KR101072193B1 - 발광소자, 발광소자 제조방법, 및 발광소자 패키지 - Google Patents

발광소자, 발광소자 제조방법, 및 발광소자 패키지 Download PDF

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Abstract

실시 예에 따른 발광소자는, 제1도전형 반도체층, 제2도전형 반도체층, 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 개재된 제1활성층을 포함하는 제1발광 구조물; 상기 제1도전형 반도체층에 연결된 제1전극; 상기 제2도전형 반도체층 아래에 제1반사 전극층; 및 상기 제1반사 전극층 아래에 제1본딩층을 포함하는 제1칩 구조체; 및 제3도전형 반도체층, 제4도전형 반도체층, 상기 제3도전형 반도체층과 상기 제4도전형 반도체층 사이에 개재된 제2활성층을 포함하는 제2발광 구조물; 상기 제3도전형 반도체층 위에 상기 제1본딩층과 접합되는 제2본딩층; 상기 제2본딩층과 상기 제4도전형 반도체층 아래에 제3반사 전극층을 포함하는 제2칩 구조체를 포함한다.

Description

발광소자, 발광소자 제조방법, 및 발광소자 패키지{LIGHT EMITTING DEVICE, FABRICATION METHOD THEREOF, AND LIGHT EMITTING DEVICE PACKAGE}
실시 예는 발광소자, 그 제조방법 및 발광 소자 패키지에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 복수의 칩 구조체 간을 접합을 통해 광 추출 효율을 개선시킨 발광소자 및 그 제조방법을 제공한다.
실시 예는 복수의 칩 구조체 내의 반사 전극층을 이용하여 광 추출 방향을 조절할 수 있도록 한 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 발광소자는, 제1도전형 반도체층, 제2도전형 반도체층, 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 개재된 제1활성층을 포함하는 제1발광 구조물; 상기 제1도전형 반도체층에 연결된 제1전극; 상기 제1발광 구조물 아래에 제1반사 전극층; 및 상기 제1반사 전극층 아래에 제1본딩층을 포함하는 제1칩 구조체; 및 제3도전형 반도체층, 제4도전형 반도체층, 상기 제3도전형 반도체층과 상기 제4도전형 반도체층 사이에 개재된 제2활성층을 포함하는 제2발광 구조물; 상기 제2발광 구조물 위에 상기 제1본딩층과 접합되는 제2본딩층; 상기 제2발광 구조물 아래에 제2반사 전극층 및 전도성 지지부재를 포함하는 제2칩 구조체를 포함한다.
실시 예에 따른 발광 소자 제조방법은, 제1도전형 반도체층, 제1활성층 및 제2도전형 반도체층을 포함하는 제1발광 구조물을 형성하는 단계; 상기 제1발광 구조물 위에 제1본딩층을 형성하는 단계를 포함하는 제1칩 구조체 형성 단계; 제3도전형 반도체층, 제2활성층 및 제4도전형 반도체층을 포함하는 제2발광 구조물을 형성하는 단계, 상기 제2발광구조물 위에 전도성 지지부재를 형성하는 단계, 상기 제1발광 구조물 아래에 제2본딩층을 형성하는 단계를 포함하는 제2칩 구조체 형성 단계; 상기 제2칩 구조체의 제2본딩층 위에 상기 제1칩 구조체의 제1본딩층을 본딩하는 단계; 및 상기 제1발광 구조물의 제1도전형 반도체층에 제1전극을 형성하는 단계를 포함한다.
실시 예에 따른 발광소자 패키지는, 패키지 몸체; 상기 패키지 몸체 위에 복수의 리드 전극; 상기 복수의 리드 전극 위에 연결된 상기의 발광소자; 및 상기 발광소자를 몰딩하는 몰딩 부재를 포함한다.
실시 예는 광 추출 효율을 개선시켜 줄 수 있다.
실시 예는 복수의 LED 칩을 수직으로 접합시켜 주어, 칩 수율을 개선시켜 줄 수 있다.
실시 예는 각 칩 구조체의 적어도 일측에 전극층을 배치하여, 광 추출 효율을 개선시켜 줄 수 있다.
실시 예는 복수의 칩 구조체를 서로 병렬로 연결되어, 발광 효율을 개선시켜 줄 수 있다.
실시 예는 복수의 칩 구조체를 병렬로 연결해 줌으로써, 하나의 칩 구조체가 불량이더라도 사용할 수 있는 효과가 있다.
실시 예는 복수의 칩 구조체를 서로 연결해 줌으로써, 칩 구조체를 효율적으로 구동할 수 있다.
도 1은 실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 2는 도 1의 제2절연층에서 제3 및 제4비아를 나타낸 평면도이다.
도 3은 도1의 발광 예를 나타낸 도면이다.
도 4 내지 도 23는 실시 예에 따른 발광소자 제조과정을 나타낸 도면이다.
도 24는 실시 예에 따른 발광 소자 패키지를 나타낸 도면이다.
도 25는 실시 예에 따른 표시 장치를 나타낸 도면이다.
도 26은 실시 예에 따른 표시 장치의 다른 예를 나타낸 도면이다.
도 27은 실시 예에 따른 조명 장치를 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 설명하면 다음과 같다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 이하, 실시 예를 설명함에 있어서, 각 층의 위 또는 아래는 도면을 참조하여 설명하기로 하며, 각 도면의 구성 요소에 대한 두께는 일 예이며, 도면의 두께로 한정하지는 않는다.
도 1은 실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 1을 참조하면, 발광소자(100)는 적어도 두 개의 칩 구조체(110,130)를 포함하며, 예컨대 제1칩 구조체(110)와 그 아래에 제2칩 구조체(130)의 접합 구조를 포함한다. 이하, 실시 예에서는 제1칩 구조체(110)와 상기 제2칩 구조체(130)의 적층 구조를 예로 설명하기로 한다.
상기 발광소자(100)의 제1칩 구조체(110)는 소자 상부에 배치되고 제1전극(107)을 구비하며, 상기 제2칩 구조체(130)는 상기 제1칩 구조체(110)의 아래에 배치되며 전도성 지지부재(136)를 구비한다.
상기 제1칩 구조체(110)는 제1발광 구조물(111,112,113), 제1투광성 전극층(114), 제1절연층(108), 제1비아(115), 제2비아(116), 제1반사전극층(117), 및 제1본딩층(119)을 포함한다.
상기 제2칩 구조체(130)는 전도성 지지부재(136), 제2반사전극층(135), 제2투광성 전극층(134), 제2발광 구조물(131,132,133), 제3투광성 전극층(140), 제3비아(139), 제4비아(142), 제5비아(138), 제3반사전극층(143), 제2절연층(141), 및 제2본딩층(145)을 포함한다.
상기 제1발광 구조물(111,112,113)은 제1도전형 반도체층(111), 제1활성층(112), 제2도전형 반도체층(113)을 포함하며, 상기 제1활성층(112)은 상기 제1도전형 반도체층(111)과 상기 제2도전형 반도체층(113) 사이에 개재된다.
상기 제1도전형 반도체층(111)은 제1 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체, 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등으로 이루어진 군에서 선택될 수 있다. 상기 제1 도전형 반도체층(111)이 n형 반도체층인 경우, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 또한, 상기 제1 도전형 반도체층(111)은 단층 또는 다층으로 형성될 수 있다.
상기 제1활성층(112)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자 선(wire) 구조, 양자 점(dot) 구조 중에서 선택적으로 형성될 수 있다. 상기 제2활성층(132)은 3족-5족우물층/장벽층의 주기로 형성될 수 있으며, InGaN/GaN 구조, InGaN/AlGaN 구조, InGaN/InGaN 구조 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2 도전형 반도체층(113)은 제2 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2 도전형 반도체층(113)이 p형 반도체층인 경우, 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함할 수 있다. 또한, 상기 제2 도전형 반도체층(113)은 단층 또는 다층으로 형성될 수 있다.
상기 제1발광 구조물(111,112,113)의 제1도전형 반도체층(111)의 상면에는 러프니스(111A)가 형성될 수 있으며, 상기 러프니스(111A)는 삼각형 형상의 패턴이거나, 별도의 다각형 패턴 등을 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(111)의 상면에는 제3절연층(109)이 형성될 수 있으며, 상기 제3절연층(109)은 소자의 상면뿐만 아니라, 측면에도 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1도전형 반도체층(111)의 상면에는 투광성 전극층 또는/및 제1전극(107)이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(111)의 상부에는 제1전극(107)이 연결되며, 상기 제1전극(107)은 상기 제1도전형 반도체층(111)의 상부에 적어도 하나가 배치될 수 있다. 상기 제1전극(107)은 패드이거나 패드와 이에 연결된 암(arm) 전극을 포함할 수 있다. 상기 제1도전형 반도체층(111) 위에 투광성 물질이 배치된 경우 상기 제1전극(107)과 전기적으로 연결될 수 있다.
상기 제2도전형 반도체층(113)의 아래에는 제1투광성 전극층(114)이 형성될 수 있으며, 상기 제1투광성 전극층(114)은 전도성 산화물 또는 전도성 질화물 계열 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminium zinc oxide), ATO(antimony tin oxide), IZON(IZO Nitride),ZnO, IrOx, RuOx, NiO 중에서 선택적으로 형성될 수 있다. 또한 상기 제1투광성 전극층(114)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성될 수 있다.
상기 제1투광성 전극층(114)의 아래에는 제1절연층(108)이 형성되며, 상기 제1절연층(108)은 SiO2, Si3N4, Al2O3, TiO2 등의 투광성 절연 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1투광성 전극층(114)은 러프니스를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1절연층(108)은 광의 방출을 위해 소정의 두께로 형성될 수 있으며, 이러한 두께는 소자 내부의 광이 외부로 추출될 수 있는 공간을 제공하게 된다.
상기 제1절연층(108)에는 제1비아(115) 및 제2비아(116)가 형성되며, 상기 제1비아(115) 및 상기 제2비아(116)는 Pt, Ni, Rh, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au 중에서 하나 또는 복수의 합금으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 설명된 비아는 층과 층 사이를 수직하게 연결되는 전도성 연결 부재를 정의한 것이며, 상기 전도성 연결 부재는 관통 전극, 비아 전극, 쓰루 홀 등으로 설명될 수 있으며, 이하 설명의 편의를 위해 비아로 설명하기로 한다.
상기 제1비아(115)의 위치 및 개수는 전류 공급을 위해 단일개 또는 복수개로 형성되거나, 라인 구조 또는 루프 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1비아(115)는 상기 제2도전형 반도체층(113)의 아래에 적어도 하나가 형성될 수 있으며, 예를 들면, 제2비아(116)로부터 복수개가 이격되어 배치될 수 있다. 상기 제1비아(115)는 상기 제1절연층(108)에 관통되게 형성된다.
상기 제2비아(116)은 상기 제1도전형 반도체층(111)의 하부에 연결되며 상기 제1절연층(108)에 관통되게 형성된다. 상기 제2비아(116)의 위치는 상기 제1전극(107)의 위치에 대응되거나 어긋나게 배치될 수 있다. 상기 제2비아(116)의 직경, 그 개수 등은 변경될 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 제1절연층(108)의 일부(108A)는 상기 제2도전형 반도체층(113) 및 상기 제1활성층(112)을 통해 상기 제1도전형 반도체층(111)을 노출하는 홈에 형성되어, 상기 제2비아(116)의 둘레를 절연시켜 준다.
상기 제1비아(115)는 상기 제2도전형 반도체층(113)과 상기 제1본딩층(119)의 제1본딩 비아(120)의 사이를 전기적으로 연결해 준다. 상기 제2비아(116)는 상기 제1도전형 반도체층(111)과 상기 제1본딩층(119)의 제2본딩 비아(118)를 전기적으로 연결해 준다.
상기 제1비아(115)는 상기 제1투광성 전극층(114)에 접촉되며, 상기 제1투광성 전극층(114)은 상기 제1비아(115)를 통해 인가되는 전류를 확산시켜 주게 된다.
상기 제1절연층(108)의 아래에는 제1본딩층(119) 및 제1반사 전극층(117)이 형성된다. 상기 제1반사 전극층(117)은 상기 제1절연층(108)을 통해 입사되는 광을 반사시켜 주며, 광 추출을 위해 러프니스가 형성될 수 있다.
상기 제1반사 전극층(117)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 단층 또는 다층으로 형성될 수 있다. 상기 제1반사 전극층(117)은 상기 제1본딩층(119)의 상부에 임베디드되도록 형성될 수 있다.
상기 제1본딩층(119)에는 제1본딩 비아(120) 및 제2본딩 비아(118)가 배치된다. 상기 제1본딩 비아(120)는 상기 제1비아(115)에 대응되며, 그 직경은 상호간의 접촉을 위해 상기 제1비아(115)의 직경보다 크게 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제2본딩 비아(118)는 상기 제2비아(116)에 대응되며, 그 직경은 상호간의 접촉을 위해 상기 제2비아(116)의 직경보다 크게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1본딩 비아(120) 및 상기 제2본딩 비아(118)의 둘레에는 절연물질(122,121)이 형성된다. 상기 절연물질(122,121)은 상기 제1절연층(108)의 물질 중에서 선택적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1본딩층(119)은 단층 또는 다층의 유테틱 공정용 금속(이하, 유테틱 금속)을 이용하여 본딩될 수 있다. 상기 유테틱 금속은 Au/Sn, SnPb 과 Pb-free 솔더와 같은 합금을 유테틱 공정을 통해 본딩시켜 줄 수 있다.
상기 제1본딩층(119)은 상기 제2칩 구조체(130)의 제2본딩층(145) 위에 본딩된다.
상기 제2본딩층(145)은 단층 또는 다층의 유테틱 공정용 금속(이하, 유테틱 금속)을 이용하여 본딩될 수 있다. 상기 유테틱 금속은 Au/Sn, SnPb 과 Pb-free 솔더와 같은 합금을 유테틱 공정을 통해 본딩시켜 줄 수 있다.
상기 제2본딩층(145)에는 제3본딩 비아(146)와 제4본딩 비아(144)가 형성된다. 상기 제3본딩 비아(146)는 상기 제2본딩층(145)의 제1본딩 비아(120)와 대응되며 서로 접촉된다. 상기 제4본딩 비아(144)는 상기 제1본딩층(119)의 제2본딩 비아(118)와 대응하며 서로 접촉된다.
상기 제3본딩 비아(146) 및 상기 제4본딩 비아(144)의 둘레에는 절연물질(151,149)이 형성된다. 상기 절연물질(151,149)은 상기 제1절연층(108)의 물질 중에서 선택적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2본딩층(145)의 아래에는 제3반사전극층(143)이 형성되며, 상기 제3반사 전극층(143)은 상기 제1반사전극층(117)의 물질 중에서 선택될 수 있다. 상기 제3반사전극층(143)은 상기 제2본딩층(145)의 하부에 임베디드되며, 광 반사를 위해 본딩 비아(144,146)를 제외한 영역에 형성될 수 있다.
상기 제2본딩층(145) 및 상기 제3반사전극층(143)의 아래에는 제2절연층(141)이 형성될 수 있다. 상기 제2절연층(141)은 상기 제1절연층(108)의 물질 중에서 선택될 수 있다.
상기 제2절연층(141)은 소정 두께로 형성되어, 제2발광 구조물(131,132,133)의 위로 방출되는 광이 수평 방향으로 방출될 수 있는 공간을 제공해 줄 수 있다. 상기 제2절연층(141)은 상기 제2발광 구조물(131,132,133)과 상기 제2본딩층(145) 사이의 공간을 확보할 수 있는 두께로 형성되어, 상기 제2발광 구조물(131,132,133)로부터 방출된 광이 외부로 효율적으로 방출되도록 한다.
상기 제2절연층(141)에는 제3비아(139) 및 제4비아(142)를 포함하며, 상기 제3비아(139) 및 상기 제4비아(142)는 Pt, Ni, Rh, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au 중에서 하나 또는 복수의 합금으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 설명된 비아는 층과 층 사이를 전기적으로 연결하는 부재를 정의한 것이며, 연결전극, 관통 전극, 비아 전극, 쓰루 홀 등의 구조로 정의될 수 있으며, 이하 설명의 편의를 위해 비아로 설명하기로 한다.
상기 제3비아(139)는 상기 제2본딩층(145)의 제3본딩 비아(146)와 전기적으로 접촉되며, 상기 제4비아(142)는 상기 제2본딩층(145)의 제4본딩 비아(144)와 전기적으로 접촉된다.
상기 제5비아(138) 및 상기 제4비아(142)의 위치 및 그 직경은 상기 제3본딩 비아(146) 및 상기 제4본딩 비아(144)에 각각 접촉되는 정도를 고려하여 형성될 수 있다.
상기 제2절연층(141)의 아래에는 제3투광성 전극층(140)이 형성되며, 상기 제3투광성 전극층(140)은 제2발광 구조물(131,132,133)의 제1도전형 반도체층(131)과 오믹 접촉될 수 있다. 상기 제3투광성 전극층(140)은 상기 제4비아(142)에 접촉되며, 상기 제4비아(142)로부터 인가되는 전류를 확산시켜 주게 된다. 상기 제3투광성 전극층(140)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. 또한 상기 제3투광성 전극층(140) 또는 상기 제3반사전극층(143)에는 광 추출 구조인 러프니스 또는 소정 패턴이 형성될 수 있다.
상기 제2발광 구조물(131,132,133)은 상기 제3투광성 전극층(140)의 아래에 형성되며, 3족-5족 화합물 반도체를 이용한 복수의 반도체층 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2발광 구조물(131,132,133)은 제3도전형 반도체층(131), 제4도전형 반도체층(133), 및 상기 제3도전형 반도체층(131) 및 상기 제4도전형 반도체층(133) 사이에 제2활성층(132)이 개재된 구성을 포함한다.
상기 제2활성층(132)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자 선 구조, 양자 점 구조 중에서 선택적으로 형성될 수 있다. 상기 제2활성층(132)은 우물층/장벽층의 주기로 형성될 수 있으며, InGaN/GaN 구조, InGaN/AlGaN 구조, InGaN/InGaN 구조 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 제3도전형은 N형 반도체, 상기 제4도전형은 P형 반도체일 수 있다. 또한 상기 제4도전형 반도체층(133) 아래에는 N형 반도체층 또는 P형 반도체층을 포함할 수 있다. 이에 따라 상기 제2발광 구조물(131,132,133)은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 어느 하나로 구현될 수 있으며, 상기 각 층 사이에 다른 층이 더 추가될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제4도전형 반도체층(133)의 아래에는 제2투광성 전극층(134)이 형성될 수 있으며, 상기 제2투광성 전극층(134)은 상기에 개시된 투명전극 물질을 이용하여 선택적으로 형성될 수 있다. 상기 제2투광성 전극층(134)은 상기 제4도전형 반도체층(133)의 하면에 오믹 접촉될 수 있으며 전류 확산층으로 기능할 수 있다. 상기 제2투광성 전극층(134)의 하면은 러프니스 형태로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2투광성 전극층(134)의 아래에는 제2반사전극층(135)이 형성되며, 상기 제2반사전극층(135)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 단층 또는 다층으로 형성될 수 있다. 상기 제2반사전극층(135)은 러프니스 형태로 형성될 수 있고, 반사 효율을 증가시켜 주기 위해 상기 제2투광성 전극층(134)의 하면보다 더 넓은 면적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2발광 구조물(131,132,133)에는 제5비아(138)가 형성되며, 상기 제5비아(138)는 상기 제3비아(139)의 대응 위치에 형성되어, 상기 제3비아(139)와 전기적으로 접촉된다. 상기 제5비아(138)는 상기에 개시된 비아 물질 중에서 선택적으로 형성될 수 있으며, 그 개수 및 직경은 상기 제3비아(139)와의 접촉 면적 및 전기적인 특성을 고려하여 형성될 수 있다.
상기 제5비아(138)는 상기 제2발광 구조물(131,132,133)을 관통하는 형태로 형성되며, 그 외주면에는 절연물질(137)이 형성된다. 상기 절연물질(137)은 다른 층(예: 131,132,133)과의 전기적인 쇼트를 차단시켜 준다. 상기 절연물질(137)은 상기 제4도전형 반도체층(133)의 하면까지 연장될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제5비아(138)는 상기 제4도전형 반도체층(133), 제3투광성 전극층(134), 제2반사전극층(135), 또는 전도성 지지부재(136) 중 적어도 하나와 전기적으로 연결될 수 있다.
상기 제3반사전극층(135)의 아래에는 전도성 지지부재(136)가 형성되며, 상기 전도성 지지부재(136)는 소자 베이스 측에 배치되며, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, Sic 등) 등으로 구현될 수 있다. 상기 전도성 지지부재(136)는 전해 도금 방식 또는 시트 형태로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 전도성 지지부재(136)는 제2극성의 전원을 공급해 주는 경로로 이용될 수 있다.
상기 제1칩 구조체(110)의 제1전극(107)에는 제1극성의 전원이 공급되고, 상기 제2칩 구조체(130)의 전도성 지지부재(136)에는 제2극성의 전원이 공급된다.
상기 제1극성의 전원은 상기 제1도전형 반도체층(111)과 상기 제2비아(116), 제2본딩 비아(118), 제4본딩 비아(144), 및 제4비아(142)를 통해 제3도전형 반도체층(131)에 공급될 수 있다.
상기 제2극성의 전원은 상기 전도성 지지부재(136)에 공급되고, 제5비아(146), 제3비아(139), 제2본딩층(145)의 제3본딩 비아(146), 제1본딩층(119)의 제1본딩 비아(120)를 통해 제1비아(115)를 거쳐 제2도전형 반도체층(113)에 공급된다. 이에 따라 상기 제1 및 제2활성층(112,132)은 각각 발광할 수 있다.
상기 제1칩 구조체(110)의 제1발광 구조물(111,112,113)은 상기 제2칩 구조체(130)의 제2발광 구조물(131,132,133)과 병렬로 연결될 수 있으며, 광 효율을 개선시켜 줄 수 있다. 또한 상기 제1칩 구조체(110)과 상기 제2칩 구조체(130)이 병렬로 연결되기 때문에, 어느 한 발광 구조물이 불량이더라도, 다른 발광 구조물은 정상적으로 동작할 수 있다. 실시 예는 제1칩 구조체(110)는 상기 제2칩 구조체(130)에 직렬로 연결될 수 있으며, 이 경우 N-P-N-P 접합 방식으로 연결될 수 있다.
상기 제1발광 구조물(111,112,113)은 제1광을 발광하며, 상기 제2발광 구조물(131,132,133)은 제1광 또는 상기 제1광과 다른 제2광을 발광할 수 있다. 예컨대, 제1광은 청색, 녹색, 적색, UV 파장의 광 중에서 선택되며, 제2광은 청색, 황색, 보라색, 녹색, 적색, UV 등을 포함할 수 있다.
도 2는 도 1의 제2절연층의 횡 단면의 평면도이다.
도 2를 참조하면, 상기 제2절연층(141)에는 복수의 제3비아(139)가 모서리 영역에 배치되며, 센터 부분에는 제4비아(142)가 배치된다. 상기 제3비아(139)는 원 또는 다각형 형상을 갖으로 형성될 수 있으며, 고리 형상 즉, 오픈 루프 또는 폐 루프 형상으로 형성될 수 있다.
상기 제4비아(142)는 원형, 다각형 및 분기 구조를 선택적으로 포함하며, 적어도 하나가 구비될 수 있다.
도 3은 도 1의 광 방출 예를 나타낸 도면이다.
도 3을 참조하면, 상기 제1칩 구조체(110)와 상기 제2칩 구조체(130)는 병렬 회로로 연결되어 있으며, 거의 동시에 구동될 수 있다.
상기 제1발광 구조물(111,112,113)은 제1광(L1)을 방출하며, 상기 제1광(L1)은 하 방향을 제외한 전 방향으로 방출된다. 이때 상기 제1광(L1)의 일부는 상기 제1반사 전극층(117)에 의해 측 방향 및 상 방향으로 반사되어 방출될 수 있다.
상기 제2칩 구조체(130)는 상기 제2발광 구조물(131,132,133)로부터 방출된 제2광(L2)을 측 방향으로 방출할 수 있다. 상기 제2칩 구조체(130)의 제3반사전극층(143) 및 제2반사전극층(135)은 상기 제2활성층(132)로부터 방출된 제2광(L2)을 반사하게 되어, 광 추출 효율을 개선시켜 줄 수 있다.
상기 발광소자(100)는 백색 광을 발광할 수 있으며, 예컨대 상기 제2칩 구조체(130)를 통해 레드 또는 그린 컬러의 광을 방출하고, 상기 제1칩 구조체(110)를 통해 블루 컬러의 광을 방출함으로써, 복수의 컬러의 혼색을 통해 백색 광을 구현할 수 있다. 이러한 백색 광을 구현함으로써, 패키지 상에서 발광소자 칩을 밀봉하는 몰드 부재에 형광체를 별도로 첨가하지 않아도 되는 효과가 있다. 실시 예는 두 개의 활성층(112,132)이 서로 다른 파장의 광 또는 서로 동일 파장의 광을 방출할 수 있으며, 이에 대해 한정하지는 않는다.
실시 예는 도 1의 발광소자(100)를 구비한 패키지를 제공할 수 있으며, 상기 패키지는 도 1의 발광소자가 블루 컬러를 방출할 때, 적어도 한 종류의 형광체를 첨가할 수 있으며, 이 경우는 광도가 다른 동일 크기의 다른 칩보다 1.5배 이상이 될 수 있다. 또한 도 1의 발광소자가 복수의 컬러를 방출한 경우, 패키지 상에서 복수의 컬러를 통해 타켓 광(예: 백색)을 구현할 수 있으며, 몰드 부재에 별도의 형광체를 첨가하지 않거나, 형광체 종류를 줄여줄 수 있다.
도 4내지 도 23은 실시 예에 따른 발광소자의 제조과정을 나타낸 도면이다. 제1칩 구조체의 제조과정은 도 4 내지 도 7을 참조하기로 한다.
도 4 및 도 5를 참조하면, 제1성장 기판(160)은 성장 장비에 로딩되고, 그 위에는 복수의 화합물 반도체를 이용한 제1발광구조물(111,112,113)이 형성된다. 상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 제1성장 기판(160)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs, Ga2O3 등으로 이루어진 군에서 선택될 수 있다. 상기 제1성장 기판(160) 위에는 러프니스(미도시)가 형성될 수 있으며, 상기 러프니스는 렌즈 형상 또는 스트라이프 형상 등으로 형성될 수 있다.
상기 제1성장 기판(160) 위에는 상기 제1발광 구조물(111,112,113)의 형성 전에 다른 반도체 예컨대, 2족 내지 6족 원소의 화합물 반도체(예: ZnO, GaN)를 이용하여 격자 상수 차이를 개선하거나 광 추출 효율을 개선시켜 주기 위한 층 또는 구조물(예: 요철 패턴, 러프니스 형상 등)이 형성될 수 있다.
또한 상기 제1성장 기판(160) 위에는 버퍼층 또는/및 언도프드(undoped) 반도체층이 형성될 수 있으며, 상기 버퍼층은 3족-5족 화합물 반도체를 이용한 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 언도프드 반도체층(미도시)은 GaN계 반도체층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1발광 구조물(111,112,113)은 예컨대, 제1도전형 반도체층(111), 제1활성층(112) 및 제2도전형 반도체층(113)을 포함한다. 상기 제 1도전형 반도체층(111)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형 반도체층(111)이 N형 반도체층인 경우, N형 도펀트로서, Si, Ge, Sn, Se, Te 등을 포함한다. 상기 제1활성층(112)은 상기 제1도전형 반도체층(111) 위에 3족-5족 원소의 화합물 반도체를 이용하여 단일 양자 우물 구조, 다중 양자 우물 구조, 양자점 구조, 또는 양자 선 구조로 형성될 수 있으며, 예를 들면 InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다. 상기 우물층은 상기 장벽층의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 제1활성층(112) 위에는 제2도전형 반도체층(113)이 형성된다. 상기 제2도전형 반도체층(113)은 제2도전형 도펀트가 도핑된 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(113)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제1발광 구조물(111,112,113)에 있어서, 제1도전형은 N형, 제2도전형은 P형 반도체로 구현되거나, 이의 역 구조로 형성될 수 있다. 또한 상기 제2도전형 반도체층(113) 위에 제2도전형과 반대의 극성을 갖는 반도체층을 형성할 수 있다. 이에 따라 상기 제2발광 구조물(111,112,113)은 N-P 접합, P-N 접합, N-P-N 접합, 또는 P-N-P 접합 구조 중 어느 하나를 포함할 수 있다.
상기 제2도전형 반도체층(113) 위에는 제1투광성 전극층(114)이 형성될 수 있으며, 상기 제1투광성 전극층(114)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminium zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO 중에서 선택될 수 있다.
상기 제1투광성 전극층(114)는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성될 수 있다.
상기 제1투광성 전극층(114)은 마스크 패턴에 의해 마스킹한 다음, 마스크 패턴이 형성되지 않는 영역에 형성될 수 있다. 상기 제1투광성 전극층(114) 사이에는 적어도 하나의 제1비아 홀(163)이 형성된다.
상기 제1발광 구조물(111,112,113)에 대해 메사 에칭을 수행하여 상기 제1도전형 반도체층(111)의 일부를 노출시켜 준다. 이러한 메사 에칭에 의해 제1비아 홀(161)이 형성되며, 상기 제2비아 홀(161)은 제2칩 구조체의 제2비아(도 5의 116)에 대응되는 위치에 형성될 수 있다. 상기 메사 에칭은 마스크 패턴에 의해 마스킹한 다음, 원하는 영역에 대해 상기 제1도전형 반도체층(111)이 노출되는 정도까지 메사 에칭할 수 있다. 여기서, 상기 메사 에칭 과정과 상기 제1투광성 전극층(114)의 형성 과정은 서로 바뀔 수 있으며, 이에 대해 한정하지는 않는다.
도 5 및 도 6을 참조하면, 상기 제1투광성 전극층(114)의 위에는 제1절연층(108)을 형성시켜 준다. 상기 제1절연층(108)은 SiO2, Si3N4, Al2O3, TiO2 등의 절연 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1절연층(108)을 형성함에 있어서, 제1비아 홀(163) 및 제2비아 홀(161)은 마스크 패턴(예: photo resist pattern)으로 마스킹한 다음 형성할 수 있다.
상기 제1비아 홀(163) 및 제2비아 홀(161)에는 제1비아(115) 및 제2비아(116)가 형성된다. 상기 제1비아(115)는 상기 제2도전형 반도체층(113)에 전기적으로 접촉되며, 상기 제1투광성 전극층(114)과 전기적으로 접촉될 수 있다. 상기 제2비아(116)는 상기 제2도전형 반도체층(113)에 전기적으로 접촉되며, 상기 제1절연층(108)에 의해 다른 층과의 접촉이 차단된다. 상기 비아(115,116)와 상기 제1절연층(108)의 형성 순서는 서로 변경될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1비아(115)와 상기 제2비아(116)는 Pt, Ni, Rh, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au 중에서 하나 또는 복수의 합금으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기에 정의된 비아 구조는 층과 층 사이를 전기적으로 연결되는 부재를 정의한 것이며, 연결 전극, 관통 전극, 비아 전극, 쓰루 홀 구조 등으로 형성될 수 있으며, 이하 설명의 편의를 위해 비아로 설명하기로 한다.
상기 제1비아(115) 및 상기 제2비아(116)의 형상 및 그 개수는 실시 예의 기술적 범위 내에서 다양하게 변경될 수 있으며, 이러한 구조에 대해 한정하지는 않는다. 여기서, 상기 비아(115,116)는 복수로 형성되거나 분기 구조로 형성하여 전류 공급 효율은 개선시켜 줄 수 있으며, 또한 광 추출 측면을 고려하여 적정한 크기로 형성할 수 있다.
도 6 및 도 7을 참조하면, 상기 제1절연층(108) 위에 제1반사전극층(117)을 형성하고, 상기 제1반사전극층(117) 위에 제1본딩층(119)을 형성하게 된다. 상기 제1반사전극층(117)은 상기에 개시된 반사물질을 이용하여 선택적으로 형성될 수 있고, 상기 제1비아(115) 및 제2비아(116)로부터 전기적으로 이격될 수 있다.
상기 제1본딩층(119) 내에는 제1본딩 비아(120) 및 제2본딩 비아(118)가 배치되며, 상기 제1본딩 비아(120) 및 상기 제2본딩 비아(118)는 그 둘레에 절연물질(121,122)을 구비하여 다른 물질과 전기적으로 이격된다.
상기 제1본딩층(119)은 단층 또는 다층의 유테틱 공정용 금속(이하, 유테틱 금속)을 이용하여 본딩될 수 있다. 상기 유테틱 금속은 Au/Sn, SnPb 과 Pb-free 솔더와 같은 합금을 유테틱 공정을 통해 본딩시켜 줄 수 있다.
상기 제1본딩층(119)의 제1본딩 비아(120)는 상기 제1비아(115)에 전기적으로 연결되고, 상기 제2본딩 비아(118)는 상기 제2비아(116)에 전기적으로 연결된다. 이러한 방식으로 제1광을 발광하는 제1칩 구조체(110A)를 형성하게 된다. 상기 제1칩 구조체(110A)를 형성함에 있어서, 상기 비아 및 본딩 비아의 형성 과정은 레이저나 드릴 등의 공정을 통해 홀을 형성한 후 절연 물질로 절연한 다음 비아를 형성할 수도 있으며, 이러한 비아 형성 과정에 대해 한정하지는 않는다.
도 8 내지 16은 제2칩 구조체의 형성 과정을 나타낸 도면이다.
도 8 및 도 9를 참조하면, 제2성장 기판(150)은 성장 장비에 로딩되고, 그 위에는 복수의 화합물 반도체를 이용한 제2발광 구조물(131,132,133)을 형성하게 된다. 상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 제2성장 기판(150)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, GaAs, 그리고 Ga2O3 등으로 이루어진 군에서 선택될 수 있다. 상기 제2성장 기판(150) 위에는 러프니스(미도시)가 형성될 수 있으며, 상기 러프니스는 도트 형상의 렌즈 형상의 패턴 또는 복수의 스트라이프 형상의 패턴 등으로 형성될 수 있다.
상기 제2성장 기판(150) 위에는 상기 제2발광 구조물(131,132,133)의 형성 전에 다른 반도체 예컨대, 2족 내지 6족 원소의 화합물 반도체(예: ZnO, GaN)를 이용하여 결정 구조 개선, 광 추출 효율을 개선시켜 주기 위한 구조물(예: 요철 패턴, 러프니스 형상 등)이 형성될 수 있다.
또한 상기 제2성장 기판(150) 위에는 버퍼층 또는/및 언도프드 반도체층이 형성될 수 있으며, 상기 버퍼층은 예컨대, 3족-5족 화합물 반도체를 이용한 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 언도프드 반도체층(미도시)은 GaN계 반도체층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2발광 구조물(131,132,133)은, 예컨대 제3도전형 반도체층(131), 제2활성층(132) 및 제4도전형 반도체층(133)을 포함한다. 상기 제 3도전형 반도체층(131)은 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제3도전형 반도체층(131)이 N형 반도체층인 경우, N형 도펀트로서, Si, Ge, Sn, Se, Te를 포함한다.
상기 제2활성층(132)은 상기 제3도전형 반도체층(131) 위에 3족-5족 원소의 화합물 반도체를 이용한 단일 양자 우물 구조, 다중 양자 우물 구조, 양자 선 구조 또는 양자 점 구조로 형성될 수 있다. 상기 제2활성층(132)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있으며, 상기 우물층은 상기 장벽층의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 제2활성층(132) 위에는 제4도전형 반도체층(133)이 형성된다. 상기 제4도전형 반도체층(133)은 도전형 도펀트가 도핑된 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제4도전형 반도체층(133)이 P형 반도체층인 경우, P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제2발광 구조물(131,132,133)의 제3도전형은 N형, 제4도전형은 P형 반도체로 구현되거나, 이의 역 구조로 형성될 수 있다. 또한 상기 제4도전형 반도체층(133) 위에 상기 제4도전형과 반대의 극성을 갖는 반도체 예컨대, N형 반도체층이 더 형성될 수 있다. 이에 따라 상기 제2발광 구조물(131,132,133)은 N-P 접합, P-N 접합, N-P-N 접합, 또는 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 제2발광 구조물(131,132,133)에는 적어도 하나의 제5비아 홀(137B)이 형성되며, 상기 제5비아 홀(137B)은 상기 제2발광구조물(131,132,133)을 통과하여 상기 제1성장기판(150)이 노출되는 깊이 또는 상기 제4도전형 반도체층(133)이 에칭되는 깊이로 형성될 수 있다.
상기 제5비아 홀(137B)에는 절연물질(137)이 형성되며, 상기 절연물질(137)은 SiO2, Si3N4, Al2O3, TiO2 등의 절연 재료로 형성될 수 있으며, 이 재료로 한정하지는 않는다. 상기 절연물질(137)은 증착 또는 스퍼터링 장비를 이용하여 형성할 수 있다.
상기 절연물질(137)에는 제5비아 홀(137B)이 형성되며, 상기 제5비아 홀(137B)은 상기 절연물질(137)의 형성 전 또는 후에 마스크층 또는 에칭 방식을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 절연물질(137)의 상단은 상기 제4도전형 반도체층(133)의 구멍 둘레에 연장되어 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 9 및 도 10을 참조하면, 상기 제4도전형 반도체층(133) 위에는 제2투광성 전극층(134)이 형성되며, 상기 제2투광성 전극층(134)은 ITO(Indium Tin Oxide), IZO(Indium zinc oxide), AZO(Aluminum Zinc Oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO 중에서 선택될 수 있다. 또한 상기 제2투광성 전극층(134)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성될 수 있다.
상기 제2투광성 전극층(134)은 복수의 패턴 또는 층으로 형성될 수 있으며, 상기 제4도전형 반도체층(133)과 오믹 접촉될 수 있다. 이러한 제2투광성 전극층(134)은 형성하지 않을 수 있다.
상기 제5비아 홀(137B)에는 제5비아(138)가 형성되며, 상기 제5비아(138)는 Pt, Ni, Rh, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au 중에서 하나 또는 복수의 합금으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제5비아(138)은 비아 형성 후 절연층을 형성할 수 있으며, 이에 대해 한정하지는 않는다.
도 10 및 도 11을 참조하면, 상기 제1투광성 전극층(134)의 위에는 제2반사전극층(135)이 형성되며, 상기 제2반사전극층(135)의 위에는 전도성 지지부재(136)가 형성된다.
상기 제2반사전극층(135)은 반사 물질 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 적어도 하나를 포함하며, 이에 대해 한정하지는 않는다. 상기 제2반사전극층(135)은 상기 상기 절연물질(137) 및 상기 제5비아(138)의 위에까지 연장되어 형성될 수 있다.
상기 제2반사 전극층(135)은 제2극성의 전원을 공급하고 입사되는 광을 반사시켜 준다. 상기 전도성 지지부재(136)는 상기 제2반사전극층(134), 상기 절연물질(137), 및 상기 제5비아(138)의 위에 형성될 수 있다.
상기 전도성 지지부재(136)는 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaN, GaAs, ZnO, SiC, SiGe 등) 등으로 구현될 수 있다. 상기 전도성 지지부재(136)는 도금 방식 또는 판 형태로 접착될 수 있으며, 이에 대해 한정하지는 않는다.
도 11 및 도 12를 참조하면, 상기 전도성 지지부재(136) 위에는 소거 기판(152)이 형성된다. 상기 소거 기판(152)은 그립(Grip) 기판으로서, 유리와 사파이어 기판 등과 같이 LLO(Laser Lift Off)가 가능한 기판 재료를 사용할 수 있다. 상기 소거 기판(152)은 부착하거나 별도로 증착시켜 줄 수 있으며, 이에 대해 한정하지는 않는다.
도 12 및 도 13을 참조하면, 상기의 제2칩 구조체를 뒤집은 다음, 상기 소거 기판(152)을 베이스에 위치시키고, 상기 제2성장 기판(150)을 제거한다. 상기 제2성장 기판(150)의 제거 방식은 상기 제2성장 기판(150)에 일정 파장의 레이저를 조사하여 상기 제2성장 기판(150)을 제거하거나(LLO 방식), 또는 습식 에칭 방식으로 상기 제2성장 기판(150)을 제거할 수 있으며, 이에 대해 한정하지는 않는다.
도 13 및 도 14를 참조하면, 상기 제2성장 기판(150)이 제거되면, 상기 제2발광 구조물(131,132,133)의 제3도전형 반도체층(131) 상에 제3투광성 전극층(140)이 형성되며, 상기 제3투광성 전극층(140) 위에는 제2절연층(141)이 형성된다.
상기 제3투광성 전극층(140)은 마스크층을 이용하여 비아 홀 이외의 영역에 층 또는 복수의 패턴으로 구현될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2절연층(141)은 상기 제3투광성 전극층(140) 및 상기 발광 구조물 위에, 상기 SiO2, Si3N4, Al2O3, TiO2 등의 절연 재료로 형성될 수 있으며, 이 재료로 한정하지는 않는다.
상기 제2절연층(141) 위에는 제3반사전극층(143)이 형성되며, 상기 제3반사 전극층(143)은 상기 제2절연층(141)을 투과하는 광에 대해 반사시켜 줄 수 있다. 상기 제2절연층(141)의 상면에는 러프니스(미도시)가 형성될 수 있으며, 상기 러프니스는 상기 제3반사전극층(143)의 표면을 러프니스로 형성해 주어, 광의 추출 효율을 개선시켜 줄 수 있다.
상기 제2절연층(141)은 상기 제2발광 구조물(131,132,133)로부터 방출된 광이 수평 방향으로 효과적으로 방출될 수 있는 공간을 형성해 줄 수 있다. 상기 제2절연층(141)은 인접한 매질들의 굴절률 차이를 이용하여 칩 내부에서 소멸될 수 있는 광을 수평으로 방출시켜 주는 역할을 한다.
상기 제2절연층(141)에는 제3 및 제4비아 홀(153,154)이 형성되며, 상기 제3비아 홀(153)은 상기 제5비아(138) 위에 대응하여 형성되며, 상기 제4비아 홀(154)은 상기 제3도전형 반도체층(131)이 노출되도록 형성될 수 있다. 상기 제4비아 홀(154)에는 상기 제3투광성 전극층(140)의 상면이 더 노출되도록 형성될 수 있으며, 이에 대해 한정하지 않는다.
상기 제3비아 홀(153)은 적어도 하나가 소자 둘레에 배치될 수 있고, 상기 제4비아 홀(154)은 적어도 하나가 소자 센터에 배치될 수 있으며, 이러한 두 비아 홀의 위치는 서로 변경되거나, 다양한 배치 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한 상기 제3 및 제4비아 홀(153,154)의 형성 방법은 상기 제2절연층(141)의 형성 후에 에칭을 통해 형성하거나, 상기 제2절연층(141)의 형성 전에 형성할 수 있다.
상기 제3반사 전극층(143)의 형성은 상기 제3및 제4비아 홀(153,154)의 형성 전 또는 후에 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 15는 도 14에서 제3반사전극층의 형성 전의 평면도이다.
도 15를 참조하면, 상기 제2절연층에 형성된 상기 제3 및 제4비아 홀(153,154)은 그 크기(예: 직경)나 개수가 동일하거나 다를 수 있으며, 이에 대해 한정하지는 않는다.
상기 제3비아 홀(153)은 고리 형상 예컨대, 폐 루프 또는 오픈 루프 형상으로 형성될 수 있으며, 다양한 암 형태, 여러 개의 암 구조 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 14 및 도 16을 참조하면, 상기 제3비아 홀(153)에는 제3비아(139)가 형성되고, 상기 제4비아 홀(154)에는 제4비아(142)가 형성된다. 상기 제3비아(139) 및 상기 제4비아(142)는 마스크 패턴을 이용하여 마스킹하고 전극 물질로 동일한 공정으로 또는 각각 별도의 공정으로 형성될 수 있다.
상기 제3비아(139) 및 상기 제4비아(142)는 상기 제2절연층(141)의 두께 정도 또는 상기 제2절연층(141)의 두께보다 두껍게 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제4비아(142)의 하부 직경은 상부 직경보다 작게 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제4비아(142)는 상기 제3투광성 전극층(140)에 접촉될 수 있으며, 이에 따라 전류는 상기 제3투광성 전극층(140)을 통해 확산될 수 있다.
상기 제2절연층(141) 위에는 제2본딩층(145)이 형성된다. 상기 제2본딩층(145)은 유테틱 공정용 금속 예컨대, Au/Sn, SnPb 과 Pb-free 솔더와 같은 합금속을 형성시켜 줄 수 있다. 이에 따라 제2칩 구조체(130A)가 완성될 수 있다. 상기 제2칩 구조체(130A)를 형성함에 있어서, 상기 비아 및 본딩 비아의 형성 과정은 레이저나 드릴 등의 공정을 통해 홀을 형성한 후 절연 물질로 절연한 다음 비아를 형성할 수도 있으며, 이러한 비아 형성 과정에 대해 한정하지는 않는다.
상기 제2본딩층(145)을 형성함에 있어서, 마스크 패턴을 이용하여 상기 제2본딩층(145)에 제3본딩 비아(146) 및 제4본딩 비아(144)를 형성시켜 줄 수 있다. 또는 상기 제2본딩층(145)에 미리 형성된 제3본딩 비아(146) 및 제4본딩 비아(144)를 제공할 수 있다.
상기 제3본딩 비아(146)의 아래는 상기 제3비아(139)에 전기적으로 접촉되고, 상기 제4본딩 비아(144)의 아래는 상기 제4비아(142)에 전기적으로 접촉된다.
상기 제2본딩층(145)은 제3 및 제4본딩 비아(146,144)가 전기적으로 이격된 구조로 형성될 수 있으며, 상기 전기적으로 이격된 구조는 제3비아(139)와 상기 제4비아(142)의 위치에 따라 달라질 수 있다. 상기 제3본딩 비아(146) 및 상기 제4본딩 비아(144)는 절연물질(151,149)에 의해 제2본딩층(145)으로부터 절연되며, 불필요한 쇼트를 차단시켜 주게 된다.
상기 제3본딩 비아(146) 및 상기 제4본딩 비아(144)는 상기 제2본딩층(145)의 형성 후 드릴이나 레이저 등을 이용하여 형성할 수 있다.
도 17 내지 도 23은 복수의 칩 구조체의 접합을 통해 발광소자를 제조하는 과정을 나타낸 도면이다.
도 17을 참조하면, 상기 제2칩 구조체(130A) 위에 제1칩 구조체(110A)를 배치한 후, 상기 제2본딩층(145)과 상기 제1본딩층(119)을 서로 접합시켜 준다. 상기 제2본딩층(145)와 상기 제1본딩층(119)의 접합 방식은 두 층을 얼라인시킨 후, 상기 제1본딩 비아(120)와 상기 제3본딩 비아(146), 상기 제2본딩 비아(118)와 상기 제4본딩 비아(144)를 서로 대응시켜 준다.
상기 제2본딩층(145)과 상기 제1본딩층(119)은 상기와 같이 얼라인시킨 다음 유테틱 본딩 공정으로 접합할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2본딩층(145)과 상기 제1본딩층(119)이 서로 접합되면, 상기 제2본딩층(145)의 제3본딩 비아(146)는 상기 제1본딩층(119)의 제1본딩 비아(120)에 접촉되며, 상기 제2본딩층(145)의 제4본딩 비아(144)는 상기 제1본딩층(119)의 제2본딩 비아(118)에 접촉된다.
도 17 내지 도 19를 참조하면, 상기 제1칩 구조체(110A) 상의 제1성장 기판(160)을 제거하게 된다. 상기 제1성장 기판(160)은 물리적 또는/및 화학적 방법으로 제거할 수 있으며, 상기 물리적 방법은 LLO 방식으로 제거할 수 있고, 상기 화학적 방법은 상기 제1성장기판(160)과 상기 제1발광 구조물(111,112,113)의 제1도전형 반도체층(111) 사이의 층(예: 버퍼층, ZnO)에 습식 에칭액을 주입시켜 제거할 수 있다.
도 19 및 도 20을 참조하면, 상기 제1칩 구조체(110A)의 제1성장 기판(160)이 제거되면, 상기 제1발광 구조물(111,112,113)의 제1도전형 반도체층(111)의 상면에 러프니스(111A)을 형성시켜 주어, 외부 양자 효율을 개선시켜 줄 수 있는 구조를 형성시켜 준다.
상기 제1칩 구조체(110)의 제1도전형 반도체층(111)의 상면에는 제3절연층(109)이 형성될 수 있다. 상기 제3절연층(109)은 제1전극(107)의 영역을 제외한 상면에 형성될 수 있으며, 이에 대해 한정하지는 않는다. 여기서, 상기 제3절연층(109)은 발광소자의 상면뿐만 아니라, 그 둘레에 형성될 수 있으며, 이 경우 상기 제1발광 구조물(111,112,113)과, 상기 제2발광 구조물(131,132,133)의 층간 절연을 차단시켜 줄 수 있다. 또한 제3절연층(109)은 외부로부터 습기가 침투하는 것을 방지할 수 있다.
상기 제1칩 구조체(110)의 제1도전형 반도체층(111) 위에 제1전극(107)을 형성하고, 상기 제1전극(107)은 단일개 또는 복수개로 배치되거나, 소정의 암 형태의 패턴으로 형성될 수 있으며, 그 상면에는 러프니스가 형성될 수 있다. 여기서, 상기 제1도전형 반도체층(111)의 표면에는 투광성 전극층(미도시)이 형성될 수 있으며, 이러한 전극층은 전류를 전 표면에 균일한 분포로 확산시켜 줄 수 있다.
도 21 내지 도 23을 참조하면, 상기 제2칩 구조체(130)의 베이스측에 놓인 상기 소거 기판(152)은 예컨대, 디본딩(Debonding) 방식으로 제거하게 된다. 상기 소거 기판(152)이 제거되면, 상기 제2칩 구조체(130)의 베이스측에는 전도성 지지부재(136)가 배치된다.
상기 제2칩 구조체(130) 위에 상기 제1칩 구조체(110)가 일체로 본딩 접합됨으로써, 복수의 칩 구조체(110,130)를 갖는 발광소자(100)를 제공할 수 있다.
상기 제1칩 구조체(110)의 제1전극(107)에는 제1극성의 전원이 공급되고, 상기 제2칩 구조체(130)의 전도성 지지부재(136)에는 제2극성의 전원이 공급된다.
상기 제1극성의 전원은 제1도전형 반도체층(111)로 공급되고, 상기 제2비아(116), 제2본딩 비아(118), 제4본딩 비아(144), 제4비아(142)를 통해 상기 제2칩 구조체(130)의 제3도전형 반도체층(131)에 공급된다.
상기 제2극성의 전원은 상기 전도성 지지부재(136)를 통해 제4도전형 반도체층(133)에 공급되고, 제5비아(138), 제3비아(139), 제2본딩층(145)의 제3본딩 비아(146), 제1본딩층(119)의 제1본딩 비아(120)를 통해 제1비아(115)를 거쳐 제2도전형 반도체층(113)에 공급된다. 이에 따라 상기 각 구조체(110,130)의 활성층(112,132)은 발광할 수 있다.
상기 제1칩 구조체(110)와 상기 제2칩 구조체(130)는 내부에 제1발광 구조물(111,112,113)과 제2발광 구조물(131,132,133)의 병렬 연결 구조를 통해 병렬 구동하여, 광 추출 효율을 개선시켜 줄 수 있다. 또한 상기 병렬 연결 구조로 인해 어느 한 발광 구조물이 불량이더라도, 다른 발광 구조물은 정상적으로 동작할 수 있다. 다른 실시 예로서, 상기 제1칩 구조체(110)과 상기 제2칩 구조체(130)의 내부 층들은 직렬로 연결될 수 있으며, 예컨대, N-P-N-P 접합 구조 또는 P-N-P-N 접합 구조를 갖는 직렬로 연결될 수 있다.
상기 발광소자(100)는 제2칩 구조체(130)를 통해 측 방향으로의 광을 방출시키고, 상기 제1칩 구조체(110)를 통해 측 방향 및 상 방향으로 광을 방출시켜 줄 수 있다.
또한 상기 제2칩 구조체(130)는 레드, 그린, 블루 등과 같은 유색의 광 또는 UV 광을 방출할 수 있으며, 상기 제1칩 구조체(110)는 레드, 그린, 블루 등과 같은 유색의 광 또는 UV 광을 방출하게 제조할 수 있다. 이에 따라 상기 제2칩 구조체(130)와 상기 제1칩 구조체(110)는 동일 컬러의 광을 발광하거나 서로 다른 컬러의 광을 발광할 수 있다. 일 예로, 하나의 발광소자(100)를 통해 복수의 컬러를 방출하고 이들 광의 혼색을 통해 백색 광을 구현할 수 있다. 이러한 백색 광을 구현함으로써, 패키지 상에서 발광소자 칩을 밀봉하는 몰드 부재에 형광체를 별도로 첨가하지 않아도 되는 효과가 있다.
실시 예는 도 1의 발광소자(100)를 구비한 패키지를 제조할 수 있으며, 상기 패키지는 캐비티 또는/및 렌즈를 구비할 수 있다. 상기 패키지는 도 1의 발광소자의 모든 칩 구조체가 블루 컬러를 방출할 때, 적어도 한 종류의 형광체를 첨가할 수 있으며, 이 경우는 광도가 다른 동일 크기의 다른 칩보다 1.5배 이상이 될 수 있다. 또한 도 1의 발광소자가 복수의 컬러를 방출한 경우, 패키지 상에서 복수의 컬러를 통해 타켓 광(예: 백색)을 구현할 수 있으며, 몰드 부재에 별도의 형광체를 첨가하지 않거나, 형광체 종류를 줄여줄 수 있다.
또한 실시 예는 제2칩 구조체(130) 위에 서로 이격된 복수의 제1칩 구조체(110)를 배치할 수 있으며, 상기 복수의 제1칩 구조체(110)는 상기 제2칩 구조체(130)와 상기와 같은 비아 구조를 통해 전기적으로 연결(예: 병렬 또는/및 직렬)될 수 있으며, 서로 다른 광 또는 동일 컬러의 광을 발광할 수 있다.
도 24는 실시 예에 개시된 발광소자를 갖는 발광 소자 패키지의 단면도이다.
도 24를 참조하면, 발광 소자 패키지(10)는 몸체(11)와, 상기 몸체(11)에 설치된 제1리드전극(12) 및 제2리드전극(13)과, 상기 몸체(11)에 설치되어 상기 제1리드전극(12) 및 제2리드전극(13)과 전기적으로 연결되는 실시 예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩 부재(17)를 포함한다.
상기 몸체(11)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상부가 개방된 캐비티 구조를 갖고 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1리드 전극(12) 및 제2리드 전극(13)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1리드 전극(12) 및 제2 리드 전극(13)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다. 상기 제1리드전극(12,13)은 리드 프레임 구조, 쓰루 홀 구조, 도금층 중 적어도 하나를 포함하여 구현할 수 있다.
상기 발광 소자(100)는 도 1과 같이 복수의 칩 구조체를 구비하며, 상기 몸체(11) 상에 설치되거나 상기 제1 리드전극(12) 또는 제2리드 전극(13) 상에 설치될 수 있다.
상기 발광 소자(100)의 제1전극은 와이어(16)를 통해 상기 제2리드 전극(13)과 전기적으로 연결되며, 제1리드 전극(12)와는 다이 본딩 형태로 연결될 수 있다.
상기 몰딩부재(17)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(117)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
실시 예에 따른 발광소자 또는 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자로부터 방출된 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광 소자 패키지를 포함하는 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.
상기 실시 예(들)에 따른 반도체 발광소자는 수지 재질이나 실리콘과 같은 반도체 기판, 절연 기판, 세라믹 기판 등에 패키징되고, 지시 장치, 조명 장치, 표시 장치 등의 광원으로 사용될 수 있다. 또한 상기 각 실시 예는 각 실시 예로 한정되지 않고, 상기에 개시된 다른 실시 예에 선택적으로 적용될 수 있으며, 각 실시 예로 한정하지는 않는다.
실시예에 따른 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광 소자 또는 발광 소자 패키지가 어레이된 구조를 포함하며, 도 25 및 도 26에 도시된 표시 장치, 도 27에 도시된 조명 장치를 포함하고, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.
도 25는 실시 예에 따른 표시 장치의 분해 사시도이다.
도 25를 참조하면, 실시예에 따른 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)와, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.
상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.
상기 도광판(1041)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.
상기 발광모듈(1031)은 적어도 하나를 포함하며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 기판(1033)과 상기에 개시된 실시 예에 따른 발광 소자 또는 발광 소자 패키지(10)를 포함하며, 상기 발광 소자 또는 발광 소자 패키지(10)는 상기 기판(1033) 상에 소정 간격으로 어레이될 수 있다. 즉, 상기 기판(1033) 위에는 발광 소자가 칩 또는 패키지 형태로 어레이될 수 있다.
상기 기판(1033)은 회로패턴(미도시)을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 기판(1033)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(10)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 상에 탑재될 경우, 상기 기판(1033)은 제거될 수 있다. 여기서, 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다.
그리고, 상기 다수의 발광 소자 패키지(10)는 상기 기판(1033) 상에 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(10)는 상기 도광판(1041)의 일측면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.
상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 상기 라이트 유닛(1050)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버와 결합될 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제 1 및 제 2기판, 그리고 제 1 및 제 2기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 광학 시트(1051)를 통과한 광에 의해 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비젼 등에 적용될 수 있다.
상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041), 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 26은 실시 예에 따른 표시 장치를 나타낸 도면이다.
도 26을 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광 소자 또는 발광 소자 패키지(10)가 어레이된 기판(1120), 광학 부재(1154), 및 표시 패널(1155)을 포함한다.
상기 기판(1120)과 상기 발광 소자 패키지(10)는 발광 모듈(1060)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 발광 모듈(1060), 광학 부재(1154)는 라이트 유닛으로 정의될 수 있다. 상기 기판(1120) 위에는 발광 소자가 칩 또는 패키지 형태로 어레이될 수 있다.
상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다.
도 27은 실시 예에 따른 조명 장치의 사시도이다.
도 27을 참조하면, 조명 장치(1500)는 케이스(1510)와, 상기 케이스(1510)에 설치된 발광모듈(1530)과, 상기 케이스(1510)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1520)를 포함할 수 있다.
상기 케이스(1510)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광 모듈(1530)은 기판(1532)과, 상기 기판(1532)에 탑재되는 실시 예에 따른 발광소자 또는 발광 소자 패키지(200)를 포함할 수 있다. 상기 발광 소자 패키지(10)는 복수개가 매트릭스 형태 또는 소정 간격으로 이격되어 어레이될 수 있다. 상기 기판(1532) 위에는 발광 소자가 칩 또는 패키지 형태로 어레이될 수 있다.
상기 기판(1532)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.
또한, 상기 기판(1532)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등의 코팅층될 수 있다.
상기 기판(1532) 상에는 적어도 하나의 발광소자 패키지(10)가 탑재될 수 있다. 상기 발광소자 패키지(10) 각각은 적어도 하나의 LED(LED: Light Emitting Diode) 칩을 포함할 수 있다. 상기 LED 칩은 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
상기 발광모듈(1530)은 색감 및 휘도를 얻기 위해 다양한 발광소자 패키지(10)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.
상기 연결 단자(1520)는 상기 발광모듈(1530)과 전기적으로 연결되어 전원을 공급할 수 있다. 상기 연결 단자(1520)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1520)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
상기의 실시 예를 설명함에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자, 110:제1칩 구조체, 130: 제2칩 구조체, 107:제1전극, 111:제1도전형 반도체층, 112:제1활성층, 113:제2도전형 반도체층, 114:제1투광성 전극층, 108:제1절연층, 115:제1비아, 116:제2비아, 117:제1반사전극층, 119:제1본딩층, 135:제2반사전극층, 134:제2투광성 전극층, 131:제3도전형 반도체층, 132:제2활성층, 133:제4도전형 반도체층, 136:전도성 지지부재, 140:제3투광성 전극층, 109:제3절연층, 143: 제3반사전극층, 141: 제2절연층, 145:제2본딩층

Claims (25)

  1. 제1도전형 반도체층, 상기 제1도전형 반도체층의 아래에 제2도전형 반도체층, 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 배치된 제1활성층을 포함하는 제1발광 구조물;
    상기 제1도전형 반도체층에 연결된 제1전극;
    상기 제1발광 구조물 아래에 제1반사 전극층;
    상기 제1반사 전극층 아래에 배치되며, 제3도전형 반도체층, 상기 제3도전형 반도체층 아래에 제4도전형 반도체층, 상기 제3도전형 반도체층과 상기 제4도전형 반도체층 사이에 배치된 제2활성층을 포함하는 제2발광 구조물;
    상기 제2발광 구조물 아래에 제2반사 전극층;
    상기 제2발광 구조물과 상기 제1반사 전극층 사이에 본딩층;
    상기 제1발광 구조물의 제1도전형 반도체층과 상기 제2발광 구조물의 제3도전형 반도체층을 서로 연결해 주는 제1연결 부재; 및
    상기 제1발광 구조물의 제2도전형 반도체층과 상기 제2발광 구조물의 제4도전형 반도체층을 서로 연결해 주는 제2연결 부재를 포함하는 발광소자.
  2. 제1항에 있어서,상기 제2반사 전극층 아래에 전도성의 지지 부재를 포함하며,
    상기 전도성의 지지부재는 상기 제2연결 부재 및 상기 제2반사 전극층과 전기적으로 연결되는 발광 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제1도전형 반도체층 및 제3도전형 반도체층은 N형 반도체층이며,
    상기 제2도전형 반도체층 및 상기 제4도전형 반도체층은 P형 반도체층인 발광소자.
  4. 제1항 또는 제2항에 있어서,
    상기 제1발광 구조물과 상기 본딩층 사이에 제1절연층; 및
    상기 제2발광 구조물과 상기 본딩층 사이에 제2절연층을 포함하는 발광소자.
  5. 제4항에 있어서,
    상기 제2연결 부재는 상기 제1절연층, 상기 본딩층, 상기 제2절연층 및 상기 제2발광 구조물의 내부를 관통하여 상기 제2도전형 반도체층과 상기 제2반사 전극층 사이를 연결해 주며,
    상기 제1연결 부재는 상기 제1절연층, 상기 본딩층, 상기 제2절연층의 내부를 관통하여 상기 제1도전형 반도체층과 상기 제3도전형 반도체층을 연결해 주는 발광소자.
  6. 제5항에 있어서,
    상기 제1연결 부재 및 상기 제2연결 부재의 둘레에 형성되어 다른 층과의 접촉을 차단하는 절연 물질을 포함하는 발광소자.
  7. 제5항에 있어서,
    상기 제2도전형 반도체층과 상기 제1절연층 사이에 배치되며 상기 제1연결 부재에 연결된 제1투광성 전극층; 상기 제3도전형 반도체층과 상기 제2절연층 사이에 배치되며 상기 제2연결 부재에 연결된 제2투광성 전극층; 및 상기 제4도전형 반도체층과 상기 제2반사 전극층 사이에 제3투광성 전극층 중 적어도 하나를 포함하는 발광소자.
  8. 제7항에 있어서, 상기 제1투광성 전극층 내지 제3투광성 전극층은 ITO(Indium Tin Oxide), IZO(Indium zinc oxide), AZO(Aluminum Zinc Oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO 중 적어도 하나를 포함하는 발광 소자.
  9. 제5항에 있어서,
    상기 본딩층은 상기 제1절연층 아래에 배치된 제1본딩층; 및 상기 제2절연층과 상기 제1본딩층 사이에 배치되며 상기 제1본딩층과 접합된 제2본딩층을 포함하는 발광 소자.
  10. 제1항 또는 제2항에 있어서,
    상기 제1발광 구조물은 그린, 블루, 레드, 엘로우, 및 UV(ultraviolet)의 광 중 어느 하나를 발광하며,
    상기 제2발광 구조물은 그린, 블루, 레드, 엘로우, 및 UV의 광 중 어느 하나를 발광하는 발광소자.
  11. 제1항 또는 제2항에 있어서, 상기 제1발광 구조물과 상기 제2발광 구조물은 서로 다른 컬러의 광을 방출하는 발광소자.
  12. 제5항에 있어서, 상기 제1연결부재 및 상기 제2연결 부재 중 적어도 하나는 복수인 발광 소자.
  13. 제4항에 있어서, 상기 본딩층과 상기 제2절연층 사이에 제3반사 전극층을 포함하는 발광소자.
  14. 제1항 또는 제2항에 있어서, 상기 제1반사 전극층 및 상기 제2반사 전극층의 적어도 일부는 상기 본딩층 내에 임베디드되는 발광소자.
  15. 제1항 또는 제2항에 있어서, 상기 제1발광 구조물과 상기 제2발광 구조물 중 적어도 한 층의 표면에 러프니스를 포함하는 발광소자.
  16. 제1도전형 반도체층, 제1활성층 및 제2도전형 반도체층을 포함하는 제1발광 구조물을 형성하는 단계; 상기 제1발광 구조물 위에 제1본딩층을 형성하는 단계를 포함하는 제1칩 구조체 형성 단계;
    제3도전형 반도체층, 제2활성층 및 제4도전형 반도체층을 포함하는 제2발광 구조물을 형성하는 단계;
    상기 제2발광구조물 위에 전도성 지지부재를 형성하는 단계, 상기 제2발광 구조물 아래에 제2본딩층을 형성하는 단계를 포함하는 제2칩 구조체 형성 단계;
    상기 제2칩 구조체의 제2본딩층 위에 상기 제1칩 구조체의 제1본딩층을 본딩하는 단계; 및
    상기 제1발광 구조물의 제1도전형 반도체층에 제1전극을 형성하는 단계를 포함하는 발광소자 제조방법.
  17. 제16항에 있어서, 상기 제1칩 구조체 형성 단계는,
    상기 제2도전형 반도체층 위에 제1절연층을 형성하는 단계, 상기 제1절연층과 상기 제1본딩층 사이에 제1반사 전극층을 형성하는 단계; 및 상기 제1본딩층과 전기적으로 절연되며 상기 제1본딩층에 관통되어 상기 제2도전형 반도체층 및 상기 제1도전형 반도체층에 연결되는 제1연결 부재 및 제2연결 부재를 형성하는 단계를 포함하는 발광소자 제조방법.
  18. 제17항에 있어서, 상기 제2칩 구조체 형성 단계는,
    상기 제3도전형 반도체층과 상기 제2본딩층 사이에 제2절연층을 형성하는 단계; 및 상기 제2본딩층과 전기적으로 절연되며 상기 제2본딩층에 관통되어 상기 전도성 지지부재 및 상기 제3도전형 반도체층에 연결되는 제3연결 부재 및 제4연결 부재를 형성하는 단계를 포함하는 발광소자 제조방법.
  19. 제18항에 있어서, 상기 제1본딩층과 상기 제2본딩층의 본딩 단계는, 상기 제1연결 부재와 제3연결 부재, 및 상기 제2연결 부재와 상기 제4연결 부재를 서로 연결해 주는 발광소자 제조방법.
  20. 제16항에 있어서, 제1성장 기판 위에 상기 제1발광 구조물을 성장시키고 상기 제1본딩층 형성 후 분리되는 단계; 및
    제2성장 기판 위에 상기 제2발광 구조물을 성장시키고 상기 전도성 지지부재 형성 후 분리되는 단계를 포함하는 발광소자 제조방법.
  21. 제18항에 있어서,
    상기 제2도전형 반도체층과 상기 제1절연층 사이에 상기 제1연결 부재에 전기적으로 연결된 제1투광성 전극층을 형성하는 단계; 및 상기 제3도전형 반도체층과 제2절연층 사이에 상기 제2연결 부재에 전기적으로 연결된 제2투광성 전극층을 형성하는 단계를 포함하는 발광소자 제조방법.
  22. 제18항에 있어서,
    상기 발광 구조물의 제4도전형 반도체층과 전도성 지지부재 사이에 제2반사 전극층을 형성하는 단계; 상기 제2반사 전극층과 상기 제4도전형 반도체층 사이에 제3투광성 전극층; 및 상기 제2절연층과 상기 제2본딩층 사이에 제3반사 전극층을 형성하는 단계를 포함하는 발광소자 제조방법.
  23. 제18항에 있어서,
    상기 제1발광 구조물의 제1도전형 반도체층의 상면에 러프니스를 형성해 주는 발광소자 제조방법.
  24. 제18항에 있어서,
    상기 제1 내지 제4연결 부재의 형성 전 또는 후, 상기 제1내지 제4연결 부재의 둘레에 절연 물질을 형성하여 다른 층과의 접촉을 차단하는 발광 소자 제조방법.
  25. 패키지 몸체;
    상기 패키지 몸체 위에 복수의 리드 전극;
    상기 복수의 리드 전극 위에 연결된 발광소자; 및
    상기 발광소자를 몰딩하는 몰딩 부재를 포함하며,
    상기 발광소자는 제1항 또는 제2항의 발광 소자를 포함하는 발광소자 패키지.
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