KR101125335B1 - 발광소자, 발광소자 제조방법 및 발광소자 패키지 - Google Patents

발광소자, 발광소자 제조방법 및 발광소자 패키지 Download PDF

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Abstract

실시 예는 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 발광소자는, 기판; 상기 기판 위에 일부가 노출된 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 활성층, 상기 활성층 위에 제2도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 위에 제2전극부; 및 상기 제1도전형 반도체층의 노출된 상면부터 상기 기판의 하면까지 전기적으로 연결된 적어도 하나의 제1전극을 포함한다.

Description

발광소자, 발광소자 제조방법 및 발광소자 패키지{LIGHT EMITTING DEVICE, FABRICATION METHOD OF SEMICONDUCTOR LIGHT EMITTING DEVICE, AND LIGHT EMITTING DEVICE PACKAGE}
실시 예는 발광소자, 발광 소자 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 새로운 수직형 구조를 갖는 발광소자, 발광소자 제조방법, 및 발광소자 패키지를 제공한다.
실시 예는 성장 기판을 물리적으로 분리하지 않고 수직을 칩의 위/아래에 배치한 발광소자, 발광소자 제조방법, 및 발광소자 패키지를 제공한다.
실시 예에 따른 발광소자는, 기판; 상기 기판 위에 일부가 노출된 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 활성층, 상기 활성층 위에 제2도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 위에 제2전극부; 및 상기 제1도전형 반도체층의 노출된 상면부터 상기 기판의 하면까지 전기적으로 연결된 적어도 하나의 제1전극을 포함한다.
실시 예에 따른 발광소자 제조방법은, 기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 복수의 화합물 반도체층을 형성하는 단계; 제1에칭 프로세스에 의해 상기 제1도전형 반도체층의 일부를 노출시키는 단계; 상기 노출된 제1도전형 반도체층부터 상기 기판의 하면까지 관통되는 적어도 하나의 홀을 형성하는 단계; 및 상기 적어도 하나의 홀에 적어도 하나의 제1전극을 형성하여, 상기 기판 하면부터 상기 제1도전형 반도체층의 일부까지 상기 전극을 통하여 전기적으로 연결하는 단계를 포함한다.
실시 예에 따른 발광소자 패키지는, 몸체; 상기 몸체 위에 제1 및 제2리드 전극을 포함하는 복수의 리드 전극; 상기 제1리드 전극 위에 탑재되고 상기 제2리드 전극에 전기적으로 연결된 상기의 발광 소자; 및 상기 발광 소자를 커버하는 몰딩부재를 포함한다.
실시 예는 제1패드를 형성하기 위한 영역을 구비하지 않아도 되는 효과가 있다.
실시 예는 수평형 칩에서의 발광 면적의 감소를 개선시켜 줄 수 있다.
실시 예는 칩과 칩 사이의 분리된 영역에 제1전극을 형성해 줌으로써, 발광 영역이 감소되는 것을 개선시켜 줄 수 있다.
실시 예는 광 효율을 개선시켜 줄 수 있다.
실시 예는 발광소자의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 2는 도 1의 평면도이다.
도 3은 도 1의 배면도이다.
도 4는 도 1의 홀의 예를 나타낸 도면이다.
도 5 내지 도 10은 도 1의 발광소자의 제조과정을 나타낸 도면이다.
도 11 내지 도 13은 실시 예에 있어서, 채널 영역에서의 제1전극 또는 홀 형성 예를 나타낸 도면이다.
도 14는 제2실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 15는 제3실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 16 및 도 17은 제4실시 예에 따른 발광소자를 나타낸 측 단면도 및 그 평면도이다.
도 18은 제5실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 19는 제6실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 20은 제7실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 21은 제8실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 22는 제9실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 23은 제10실시 예에 따른 발광소자 패키지를 나타낸 측 단면도이다.
도 24는 실시 예에 따른 표시장치를 나타낸 도면이다.
도 25는 실시 예에 따른 표시장치의 다른 예를 나타낸 도면이다.
도 26은 실시 예에 따른 조명 장치를 나타낸 도면이다.
상기의 실시 예를 설명함에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 각 실시 예의 기술적 특징은 각 실시 예로 한정하지 않고 다른 실시 예에 선택적으로 적용될 수 있다.
이하, 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 제1실시 예에 따른 발광소자를 나타낸 단면도이다.
도 1을 참조하면, 발광소자(100)는 기판(101), 화합물 반도체층(105), 제1도전형 반도체층(110), 활성층(115), 제2도전형 반도체층(120), 제2전극부(150,152), 및 제1전극(160)을 포함한다.
상기 발광소자(100)는 복수의 화합물 반도체층 예컨대, 3족-5족 원소의 화합물 반도체층을 이용한 LED를 포함하며, 상기 LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 UV LED일 수 있다. 상기 LED의 방출 광은 실시 예의 기술적 범위 내에서 다양한 반도체를 이용하여 구현될 수 있다.
상기 기판(101)은 화합물 반도체가 성장될 수 있는 절연 재질 또는 전도성 재질의 성장 기판이다. 상기 기판은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이하, 실시 예에서는 상기 기판으로서 사파이어와 같은 절연 기판을 그 예로 설명하기로 한다.
상기 기판(101) 위에는 화합물 반도체층(105)이 형성될 수 있다. 상기 화합물 반도체층(105)은 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴으로 형성될 수 있으며, 그 재질은 ZnO, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등으로 형성될 수 있다. 상기 화합물 반도체층(105)은 예컨대, 버퍼층 또는 언도프드 반도체층으로 형성될 수 있으며, 상기 버퍼층은 기판과의 격자 상수의 차이를 줄여주게 된다. 상기 언도프드 반도체층(미도시)은 예컨대, 도핑하지 않는 GaN계 반도체로 형성될 수 있다.
또한 상기 화합물 반도체층(105)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, SiO2, SiOx, SiN2, SiNx, Si0xNy 또는 금속 물질로 이루어진 군에서 선택된 물질을 이용하여 한 층 또는 이종 접합된 초격자 구조로 형성될 수 있으며, 이러한 반도체층은 요철 형상을 포함할 수 있다. 또한 상기 화합물 반도체층(105)은 서로 다른 굴절률을 갖는 반도체층을 적층하여 반사층으로 형성할 수 있으며, 예컨대, GaN/AlN을 적어도 1주기로 적층하여 DBR(Distributed Bragg Reflectors)로 형성할 수 있다.
상기 화합물 반도체층(105) 위에는 제 1도전형 반도체층(110)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 활성층(115)이 형성되며, 상기 활성층(115) 위에는 제 2도전형 반도체층(120)이 형성된다. 상기 각 층의 위 또는 아래에는 다른 반도체층 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110)의 상층(113)은 활성층(115)과 동일한 면적 또는 그 이상으로 형성될 수 있으며, 하층(112)은 상기 상층(113)보다 크게 형성되며 외측에 노출된다. 즉, 상기 제1도전형 반도체층(110)의 하층(112)의 상면(111)은 탑측에서 볼 때 상기 제2도전형 반도체층(120)의 외부에 노출된다. 상기 제1도전형 반도체층(110)의 하층(112)의 노출 영역은 칩 외벽 또는 하층(112)의 외측을 기준으로 1~50㎛의 폭으로 형성될 수 있다.
상기 제1도전형 반도체층(110) 위에는 활성층(115)이 형성되며, 상기 활성층(115)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(115)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다.
상기 활성층(115)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 GaN계 반도체로 형성될 수 있다.
상기 활성층(115) 위에는 상기 제2도전형 반도체층(120)이 형성되며, 상기 제 2도전형 반도체층(120)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(120)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110), 상기 활성층(115) 및 상기 제2도전형 반도체층(120)은 발광 구조물(125)로 정의될 수 있다. 또한 상기 제2도전형 반도체층(120) 위에는 제3도전형 반도체층 예컨대, 제2도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물(125)은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나가 형성될 수 있다. 이하의 설명에서는 발광 구조물의 상층에는 제2도전형 반도체층(120)이 배치된 구조를 일 예로 설명하기로 한다.
상기 제2도전형 반도체층(120) 위에는 제2전극부(150,152)가 형성되며, 상기 제2전극부(150,152)는 패드(150) 및 상기 패드(150)에 전기적으로 연결된 제2전극(152)을 포함한다. 상기 제2전극부(150,152)는 Ti, Al, Al alloy, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru 및 Au 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다. 상기 제2전극부(150,152)의 상기 패드(150)는 적어도 하나가 형성될 수 있으며, 상기 제2전극(152)은 상기 패드(150)에 전기적으로 연결되고 적어도 한 가지(branch) 또는 암(Arm) 형상으로 연결된다. 상기 제2전극(152)의 암 형상은 상기 복수의 제1전극(160)과 근접한 위치에 루프(loop) 형태로 형성될 수 있다.
상기 제2전극부(150,152)와 상기 제2도전형 반도체층(120) 사이에는 전류 확산층 또는 투광성 물질이 형성될 수 있으며, 상기 전류 확산층은 투명한 재질의 산화물 또는 질화물을 포함하며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide) 중에서 선택적으로 형성될 수 있다. 이러한 전류 확산층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(160)은 발광소자(100)의 채널 영역(M1)에 형성될 수 있다. 상기 기판(101), 상기 화합물 반도체층(105) 및 상기 제1도전형 반도체층(110)의 하층(112)에는 적어도 하나의 홀(165)이 형성되어, 상기 홀(165)에는 금속 물질이 도금 공정을 통해 제1전극(160)으로 형성될 수 있다.
상기 제1전극(160)은 Cu, Ti, Cr, Ta, Al, In, Pd, Co, Ni, Ge, Ag, 및 Au 중 어느 하나 또는 복수의 물질을 혼합한 금속으로 형성되거나, 비 금속의 도전성 물질을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(160)은 상기 제1도전형 반도체층(110)의 하층 상면(111)과 상기 기판(101)의 아래까지 전기적으로 연결시켜 준다. 상기 제1전극(160)은 상기 제1도전형 반도체층(110)의 하층(112)과 상기 기판(101)을 관통하는 비아 형태로 형성될 수 있다. 상기 비아 형태는 상기 기판(101)의 바닥면에 대해 수직한 직선 형태이거나 비 직선 형태로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(160)은 상부 직경이 하부 직경보다 크게 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(160)은 1~50㎛ 범위로 형성될 수 있으며, 상기 직경은 상부 직경 또는 하부 직경일 수 있다.
상기 제1전극(160)은 복수개가 서로 이격되어 형성될 수 있다. 복수의 제1전극(160)은 일정한 간격, 랜덤한 간격, 불규칙한 간격 등으로 배열될 수 있으며, 이에 대해 한정하지는 않는다. 이러한 제1전극(160)의 간격은 전류의 효율과 제2전극부(150)의 패턴에 따라 달라질 수 있다.
상기 제1전극(160) 중 적어도 하나 또는 적어도 한 측면에 배치된 전극은 소자 내부에 배치되거나, 소자 외벽에 노출될 수 있다.
상기 제1전극(160)은 상기 기판(101)의 아래에 노출되며, 상기 기판(101) 아래에는 소정의 패턴 또는 층을 이용하여 상기 복수의 제1전극(160)을 서로 연결시켜 줄 수 있다.
상기 기판(101)의 하면부터 상기 제1도전형 반도체층(110)의 하층(112) 사이의 두께(T1)는 기판 두께보다 2~3㎛ 정도 더 두꺼운 두께를 갖고 있으며, 상기 기판 두께는 100~400㎛ 정도이며 기판은 그 하면에 대해 래핑 또는/및 폴리싱할 수 있다.
도 2는 도 1의 탑측에서 본 평면도이며, 도 3은 도 2의 배면도이다.
도 2 및 도 3을 참조하면, 제2전극부(150,152)는 상대적으로 넓은 영역을 갖는 패드(150)와 상기 패드(150)를 기점으로 분기된 제2전극(152)을 포함한다. 상기 패드(150)는 상기 제2전극(152)의 일부일 수 있으며, 이에 대해 한정하지는 않는다.
상기 패드(150)는 칩 탑측에서 볼 때, 센터 측에 배치될 수 있으며, 이러한 배치 위치는 실시 예의 기술적 범위 내에서 변경될 수 있다. 상기 제2전극(152)은 상기 패드(150)를 기점으로 루프 형상으로 분기될 수 있으며, 예컨대 폐 루프 형상이거나 오픈 루프 형상일 수 있다. 상기 제2전극(152)의 형상은 일 예이며, 방사형 패턴, 적어도 한 가지형 패턴, 곡선형 패턴, 직선형 패턴, 다각형 패턴, 원형 패턴 등 중 어느 하나이거나 복수 패턴을 선택적으로 혼합할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(160)은 상기 제1도전형 반도체층(110)의 하층 상면에 일정 간격(D1)으로 배치되며, 상기 제2전극부(150,152)의 제2전극(152)을 따라 대응되게 배치된다. 상기 제1전극(160)의 상단은 도 2와 같이 상기 제2전극부(150,152)의 제2전극(152)과 일정 거리 이내에 배치되고, 하단은 도 3과 같이 기판(101)의 하면(101A) 둘레를 따라 배치될 수 있다.
상기 제2전극부(150,152)의 제2전극(152)을 따라 배치되므로, 전류는 칩의 전 영역으로 균일한 분포로 공급될 수 있다.
도 4는 도 1의 홀의 형상을 나타낸 도면이다.
도 4를 참조하면, (A)와 같이 홀(165)은 사다리꼴 형상이거나 (B)와 같이 하부 직경이 큰 홀(165A) 형상으로 형성될 수 있다. 상기 홀(165)의 하부 직경(D3)은 0.5㎛~50㎛ 정도이며, 상부 직경(D2)은 0.5㎛~20㎛ 정도이며, 여기서 D3>D2인 조건으로 형성될 수 있으며, 이러한 직경은 디바이스의 크기에 따라 달라질 수 있다. 또한 상기 홀(165)의 경사 각도(θ1)는 수직한 가상 축에 대해 0<θ1<30°로 형성될 수 있다. 상기와 같은 홀의 형상은 제1전극의 형상과 거의 동일하므로, 제1전극의 형상에 대해서는 상기 홀을 참조하기로 한다.
도 5 내지 도 10은 도 1의 발광소자의 제조과정을 나타낸 도면이다.
도 5를 참조하면, 기판(101)은 성장 장비에 로딩되고, 그 위에 2족 내지 6족 원소의 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(101)은 도전성 기판 또는 절연성 기판 등을 포함할 수 있으며, 예컨대, 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 기판(101)의 상면에는 렌즈 형상 또는 스트라이프 형상의 요철 구조가 형성될 수 있으며, 상기 요철 구조는 패턴 또는 러프니스로 형성될 수 있다. 또한 상기 기판(101) 위에는 화합물 반도체층(105)이 형성되며, 상기 화합물 반도체층(105)은 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴으로 형성될 수 있으며, 예컨대, ZnO층(미도시), 버퍼층(미도시), 언도프드 반도체층(미도시) 중 적어도 한 층이 형성될 수 있다. 상기 버퍼층 또는 언도프드 반도체층은 예컨대, 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 상기 버퍼층은 상기 기판과의 격자 상수의 차이를 줄여주게 되며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있다.
또한 상기 화합물 반도체층(105)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, SiO2, SiOx, SiN2, SiNx, Si0xNy 또는 금속 물질로 이루어진 군에서 선택된 물질을 이용하여 한 층 또는 이종 접합된 초격자 구조로 형성될 수 있으며, 이러한 반도체층은 요철 형상을 포함할 수 있다. 즉, 상기 화합물 반도체층(105)은 반사층으로 기능할 수 있으며, 서로 다른 굴절률을 갖는 DBR(distributed Bragg reflectors) 구조 등을 포함할 수 있다. 또는 상기의 반사층 구조는 별도의 층으로서, 상기 버퍼층 또는 언도프드 반도체층의 위 또는 아래에 배치될 수 있다.
도 5 및 도 6을 참조하면, 상기 화합물 반도체층(105) 위에는 제 1도전형 반도체층(110)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 활성층(115)이 형성되며, 상기 활성층(115) 위에는 제 2도전형 반도체층(120)이 형성된다. 상기 각 층의 위 또는 아래에는 다른 층이 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110) 위에는 활성층(115)이 형성되며, 상기 활성층(115)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(115)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다.
상기 활성층(115)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 GaN계 반도체 또는 상기 활성층보다 밴드 갭이 높은 물질로 형성될 수 있다.
상기 활성층(115) 위에는 상기 제2도전형 반도체층(120)이 형성되며, 상기 제 2도전형 반도체층(120)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(120)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110), 상기 활성층(115) 및 상기 제2도전형 반도체층(120)은 발광 구조물(125)로 정의될 수 있다. 또한 상기 제2도전형 반도체층(120) 위에는 제3도전형 반도체층 예컨대, 제2도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물(125)은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나가 형성될 수 있다. 이하의 설명에서는 발광 구조물(125)의 상층에는 제2도전형 반도체층(120)이 배치된 구조를 일 예로 설명하기로 한다.
도 7을 참조하면, 제2도전형 반도체층(120)의 상측부터 소정 깊이로 에칭을 수행한다. 상기 에칭 과정은 칩 크기의 둘레 즉, 채널 영역에 형성된다. 상기 에칭은 칩과 칩을 구분하기 위한 아이솔레이션 에칭 또는/및 제1도전형 반도체층(110)의 하층(112)을 노출하는 메사 에칭일 수 있다. 실시 예는 1번의 에칭 또는 2번의 에칭을 수행할 수 있으며, 1번의 에칭은 메사 에칭과 아이솔레이션 에칭을 한 에칭 공정을 통해 수행하는 것이며, 2번의 에칭은 아이솔레이션 에칭 후 메사 에칭 또는 메사 에칭 후 아이솔레이션 에칭을 수행할 수 있다.
상기의 에칭 과정에 의해 상기 제1도전형 반도체층(110)의 일부 예컨대, 하층(112)은 노출된다. 상기 제1도전형 반도체층(110)은 에칭된 상층(113)과 에칭되지 않는 하층(112)으로 구분될 수 있다.
상기 에칭 과정에 의해 칩과 칩 사이의 경계 즉, 채널 영역(M1)이 노출되며, 상기 채널 영역(M1)에는 홀(165)이 각각 형성된다. 상기 홀(165)은 예컨대, 레이저를 이용하여 상기 제1도전형 반도체층(110)의 하층(112)부터 상기 기판(101) 아래에까지 관통되게 형성될 수 있다.
상기 홀(165)은 도 2 및 도 3과 같이 형성될 수 있으며, 도 4와 같이 상단부의 직경이 작고, 하단부의 직경이 큰 구조로 형성될 수 있다.
상기 홀(165)은 상기 개별 칩의 둘레를 따라 형성되며, 그 상기 홀(165)들의 어레이 간격(D1)은 일정한 간격, 불규칙한 간격, 랜덤한 간격 등으로 형성할 수 있다. 또한 상기 홀(165)은 예컨대, 각 칩의 네 측벽 중 적어도 한 측벽을 따라 형성되거나, 양 측벽 또는 모든 측벽을 따라 형성될 수 있다.
상기 제2도전형 반도체층(120)에는 제2전극부(150,152)가 형성되고, 상기 제1도전형 반도체층(110)의 외측 영역 홀(165)에는 제1전극(160)이 각각 형성된다. 상기 제1전극(160)은 씨드층을 먼저 형성한 후 도금 공정으로 형성되거나, 충진하는 공정으로 형성하거나, 또는 실시 예의 기술적 범위 내에서 다양한 방법으로 형성할 수 있다.
상기 제1전극(160)은 Cu, Ti, Cr, Ta, Al, In, Pd, Co, Ni, Ge, Ag, 및 Au 중 어느 하나 또는 복수의 물질을 혼합한 금속으로 형성되거나, 비 금속의 도전성 물질을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2전극부(150,152)는 패드(150) 및 제2전극(152)을 포함한다. 상기 제2전극부(150,152)는 Ti, Al, Al alloy, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru 및 Au 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다. 상기 제2전극부(150,52)의 패드(150)는 적어도 하나가 형성될 수 있으며, 상기 제2전극(152)은 상기 패드(150)에 전기적으로 연결되고 적어도 한 가지 형상 예컨대, 루프 형상, 직선 형상, 곡선 형상, 다각형 형상, 원형 형상 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2전극부(150,152)과 상기 제2도전형 반도체층(120) 사이에는 전류 확산층이 형성될 수 있다. 상기 제2도전형 반도체층(120) 위에는 전류 확산층이 형성될 수 있으며, 상기 전류 확산층의 형성 과정은 메사 에칭의 전 또는 후에 진행될 수 있으며, 이에 대해 한정하지는 않는다. 상기 전류 확산층은 투명한 재질의 산화물 또는 질화물을 포함하며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide) 중에서 선택적으로 형성될 수 있다. 이러한 전류 확산층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
이후, 상기 칩과 칩 사이의 경계 라인(C1)을 따라 커팅하거나 브레이킹 공정을 통해 개별 칩으로 분리된다.
실시 예는 기판(101)의 하면 둘레에 복수의 제1전극(160)을 배치하고, 상기 제1전극(160)을 통해 제1도전형 반도체층(110)에 제1극성의 전원을 공급하게 된다. 또한 제2전극부(150,152)의 패드(150)로 공급된 제2극성의 전원을 상기 패드(150) 및 제2전극(152)을 통해 제2도전형 반도체층(120)에 제2극성의 전원을 공급하게 된다. 이에 따라 발광소자(100)는 전 영역에 균일한 전원이 공급될 수 있어, 내부 양자 효율을 개선시켜 줄 수 있다.
도 11 내지 도 13은 발광소자의 채널 영역에서의 홀 또는 제1전극 형성 예를 나타낸 도면이다.
도 11을 참조하면, 인접한 두 칩(A1,A2) 사이의 채널 영역에 복수의 홀(165)이 커팅 라인(C1)의 양측에 형성될 때, 상기 각 칩(A1,A2)의 채널 영역에는 커팅 라인(C1)을 기준으로 상기 홀(165)들이 각각 할당될 수 있다. 제1전극(160A)은 상기 홀(165) 내부 및 그 표면에 도전 패턴으로 확장되어, 각 칩(A1,A2)과 전기적으로 연결될 수 있다. 여기서, 상기 도전 패턴은 그 폭이 커팅 라인(C1)부터 칩 방향으로 증가되는 형태로 형성될 수 있다.
여기서, 인접한 두 칩 사이의 폭은 5~100㎛ 이내로서, 기판상에서 칩과 칩 사이의 채널 영역이 될 수 있다.
도 12를 참조하면, 인접한 두 칩(A1,A2) 사이의 채널 영역에 복수의 홀(165)이 커팅 라인(C1)의 양측에 형성될 때, 상기 각 칩(A1,A2)의 채널 영역에는 상기 홀(165)들이 각각 할당될 수 있다. 상기 제1전극(160B)은 상기 홀(165)의 내부 및 그 표면에 도전 패턴으로 확장되어 각 칩(A1,A2)과 전기적으로 연결될 수 있다.
도 13을 참조하면, 인접한 두 칩(A1,A2) 사이의 채널 영역에 복수의 홀(165)이 커팅 라인(C1)에 형성될 때, 상기 각 칩(A1,A2)의 채널 영역에는 상기 홀(165)들이 각각 공유하게 될 수 있다. 상기 제1전극(160C)은 상기 홀(165)의 내부 및 그 표면에 도전 패턴으로 확장되어, 각 칩(A1,A2)과 전기적으로 연결될 수 있다. 여기서, 상기 도전 패턴은 커팅 라인(C1)부터 각 칩(A1,A2)의 반도체층(예: 110)에 전기적으로 연결될 수 있으며, 이 경우 상기 제1전극(160C)의 외 측면은 칩 외측에 노출될 수 있다.
도 14는 제2실시 예에 따른 발광소자를 나타낸 측 단면도이다. 제2실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 14를 참조하면, 발광소자(100A)는 발광 구조물(125: 110,115,120)의 둘레(S1)가 경사지며, 상기 제1도전형 반도체층(110)의 하층(112)과 상층(113)에는 제1전극(160)의 상단에 연결된 제1전도층(161)이 형성된 구조이다. 상기 제1전도층(161)은 상기 제1전극 물질과 동일한 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전도층(161)은 적어도 2개 또는 인접한 일정 개의 제1전극(160)의 상단을 서로 연결해 주어, 제1극성의 전원을 보다 안정적으로 공급하고 전류를 확산시켜 공급하는 역할을 하게 된다. 상기 제1전도층(161)은 일정 폭을 갖고 폐 루프 형상 또는 오프 루프 형상으로 형성될 수 있다.
상기 제1전극(160)의 하단(163)은 개별적으로 배치되거나, 복수개가 한 그룹으로 연결될 수 있다.
또한 상기 제1전극부(150)는 패드가 형성되며, 상기 패드와 상기 제2도전형 반도체층(120) 사이에는 전류 확산층(155)이 형성될 수 있다. 상기 전류 확산층(155)은 상기 제2도전형 반도체층(120) 위의 거의 전 영역에 형성될 수 있으며, 상기 전류 확산층(155)은 투명한 재질의 전도성 산화물 또는 전도성 질화물을 포함하며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide) 중에서 선택적으로 형성될 수 있다. 이러한 전류 확산층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
도 15는 제3실시 예에 따른 발광소자를 나타낸 측 단면도이다. 제3실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 15를 참조하면, 발광소자(100B)는 제1도전형 반도체층(110)의 하층(112)과 기판(101)을 관통하는 제1전극(160)이 형성된다. 상기 발광소자(100B)는 제1도전형 반도체층(110)의 하층(112)과 상기 화합물 반도체층(105) 또는 기판(101)을 각각 노출시켜 줄 수 있다.
여기서, 제2채널 영역(M2)은 상기 발광소자(100B)는 칩과 칩 사이를 분리하는 아이솔레이션 에칭 과정에 의해 상기 화합물 반도체층(105) 또는 상기 기판(101)이 노출될 수 있으며, 제1채널 영역(M1)은 제1도전형 반도체층(110)의 일부를 노출시키는 메사 에칭 과정에 의해 형성될 수 있다. 상기 제1 및 제2채널 영역(M1,M2)는 단차지게 형성되거나 수직형 평면으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(160)은 상기 제1도전형 반도체층(110)의 상면(111)에 제1전도층(161)이 연장되고, 화합물 반도체층(105)의 상면에 제2전도층(161A)이 연장된 구조이다. 상기 제1전극(160)은 상기 제1전도층(161) 및 제2전도층(161A)을 통해 확장된 패턴을 갖기 때문에, 제1도전형 반도체층(110)의 측면에 안정적으로 접촉될 수 있어, 전류를 효과적으로 공급할 수 있다.
도 16은 제4실시 예에 따른 발광소자를 나타낸 측 단면도이며, 도 17은 도 16의 평면도이다. 제4실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 16 및 도 17을 참조하면, 발광소자(100C)는 제1도전형 반도체층(110)의 상면(111)에 제1전극(160)과 전기적으로 연결된 제1전도층(161)이 배치되며, 상기 제1전도층(161)은 도 17과 같이 복수의 제1전극(160)을 서로 전기적으로 연결될 수 있다. 상기 제1전도층(161)은 하나 또는 복수로 이루어질 수 있으며, 복수인 경우 칩의 4측벽 중에서 양 측벽 또는 개별 측벽마다 배치될 수 있다.
또한 상기 기판(101)의 하부에는 전극층(170)이 형성된다. 상기 전극층(170)은 Ag, Ag alloy, Ni, Al, Al alloy, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 어느 하나 또는 합금으로 형성될 수 있으며, 반사 전극으로 기능할 수 있다. 또한 상기 전극층(170)은 다이 접합을 위한 본딩층으로 기능할 수 있다.
또는 상기 전극층(170)은 굴절률이 다른 두 물질을 적층시켜 줄 수 있으며, 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), Ag, Ag alloy, Ni, Al, Al alloy, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 2물질을 적층하여 형성될 수 있다.
또한 실시 예는 상기 전극층(170) 이외에 방열 플레이트를 배치할 수 있으며, 상기 방열 플레이트는 열 전도율이 우수한 금속 재질로 형성될 수 있으며, 상기 전극층과 연결되는 형태이거나 별도로 분리된 형태로 배치될 수 있다.
도 18은 제5실시 예에 따른 발광소자를 나타낸 측 단면도이다. 제5실시 예를 설명함에 있어서, 상기 제4실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 18을 참조하면, 발광소자(100C)는 적어도 2번의 에칭 과정을 통해 제1도전형 반도체층(110)과 화합물 반도체층(110)을 각각 노출시켜 줄 수 있다. 여기서, 두 번의 에칭 과정은 아이솔레이션 에칭 및 메사 에칭 과정을 포함하며, 상기 아이솔레이션 에칭 과정은 제2채널 영역(M2)이 노출되고, 메사 에칭 과정은 제1채널 영역(M1)이 노출될 수 있다. 이러한 채널 영역(M1,M2)은 건식 에칭 공정에 의해 진행될 수 있으며, 이에 대해 한정하지는 않는다. 상기 채널 영역(M1,M2)은 발광에 참여하지 않는 영역을 이용하여 전극 영역으로 사용할 수 있다.
상기 제1전극(160)은 상기 제1도전형 반도체층(110)의 상면(111)에 배치되며 전기적으로 접촉된 제1전도층(161)을 포함한다. 상기 화합물 반도체층(105)의 상면에는 제2전도층을 형성하지 않을 수 있다.
상기 제1전도층(161)은 도 17과 같이 복수의 제1전극(160)을 서로 전기적으로 연결될 수 있다. 상기 제1전도층(161)은 하나 또는 복수로 이루어질 수 있으며, 복수인 경우 칩의 4측벽 중에서 양 측벽 또는 개별 측벽마다 배치될 수 있다.
또한 상기 기판(101)의 하부에는 전극층(170)이 형성된다. 상기 전극층(170)은 Ag, Ag alloy, Ni, Al, Al alloy, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 어느 하나 또는 합금으로 형성될 수 있으며, 반사 전극으로 기능할 수 있다. 또한 상기 전극층(170)은 다이 접합을 위한 본딩층으로 사용될 수 있다.
또한 상기 전극층(170)은 굴절률이 다른 두 물질을 적층시켜 줄 수 있으며, 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), Ag, Ag alloy, Ni, Al, Al alloy, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 2물질을 적층하여 형성될 수 있다.
도 19는 제6실시 예에 따른 발광소자를 나타낸 측 단면도이다. 제6실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 19를 참조하면, 발광소자(100D)는 기판(101) 위에 요철 패턴(102)이 형성되며, 상기 요철 패턴(102)은 상기 활성층(115)으로부터 방출된 광을 반사시켜 줄 수 있다. 상기 기판(101)의 요철 패턴(102)은 상기 활성층(115)으로부터 기판 방향으로 진행하는 광의 임계각을 변화시켜 주어, 외부 양자 효율을 개선시켜 줄 수 있다.
도 20은 제7실시 예에 따른 발광소자를 나타낸 측 단면도이다. 제7실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 20을 참조하면, 발광소자(100E)는 기판(101) 하면에 요철 패턴(103)이 형성되며, 상기 기판 하면에는 전극층(170)이 형성된다. 상기 전극층(170)의 상기 요철 패턴(103)을 따라 형성될 수 있으며, 반사 전극 역할을 수행하게 된다.
상기 기판(101)의 하면에 형성된 요철 패턴(103)은 상기 활성층(115)으로부터 방출된 광의 임계각을 변화시켜 줄 수 있으며, 상기 전극층(170)은 입사되는 광을 반사시켜 줄 수 있다. 상기 기판(101)의 요철 패턴(103) 및 상기 전극층(170)은 상기 활성층(115)으로부터 기판 아래로 진행하는 광의 임계각을 변화시켜 주어, 외부 양자 효율을 개선시켜 줄 수 있다. 실시 예에서는 상기 기판 상면에 요철 패턴이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 21은 제8실시 예에 따른 발광소자를 나타낸 측 단면도이다. 제8실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 21을 참조하면, 발광소자(100F)는 에칭 과정에 의해 기판(101)의 상면 및 제1도전형 반도체층(110)의 상면(111)을 각각 노출시켜 준다.
상기 제1전극(160)은 상기 기판(101)에 관통되어, 상기 기판(101)의 상면 및 하면에 노출된다. 상기 제1전극(160)의 하단(163)에 배치된 제3전도층(163A)은 복수의 제1전극(160)의 하단(163)을 전기적으로 연결시켜 줄 수 있다.
상기 제1전극(160)의 상단은 제3전도층(160B)이 형성되며, 상기 제3전도층(160B)은 상기 기판(101)의 상면부터 상기 제1도전형 반도체층(110)의 상층(112)까지 연장된다. 상기 제3전도층(160B)의 하단은 상기 제1전극(160)에 접촉되고, 그 내 측면은 상기 제1도전형 반도체층(110)의 하층 외측면에 접촉된다. 이에 따라 상기 제1전극(160) 및 그 제3전도층(160B)은 제1도전형 반도체층(110)의 전 영역에 균일한 분포로 전류를 공급할 수 있다.
실시 예는 상기 기판(101)의 하부에 제3전도층(163A)을 배치하였으나, 전도성 시트 또는/및 전극층을 배치할 수 있으며, 이에 대해 한정하지는 않는다.
도 22는 제9실시 예에 따른 발광소자를 나타낸 측 단면도이다. 제9실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하며, 중복 설명은 생략하기로 한다.
도 22를 참조하면, 발광소자는 메사 에칭을 부분적으로 수행할 수 있다. 상기 부분적으로 메사 에칭된 채널 영역은 전극 형성에 필요한 영역을 에칭하고, 그 에칭된 영역에 홀을 형성하여 제1전극(160) 및 제1전도층(161)을 형성하게 된다. 여기서, 상기 메사 에칭되지 않는 영역(125)은 활성층이 에칭되지 않아 발광 영역으로 사용될 수 있어, 상기에 개시된 실시 예에 비해 발광 면적이 개선될 수 있다.
이에 따라 상기 제1도전형 반도체층(110)의 외측에는 제1전극(160) 및 제1전도층(161)에 의해 연결될 수 있다. 상기 기판(101)의 외측은 아이솔레이션 에칭에 의해 노출될 수 있다.
도 23은 제10실시 예에 따른 발광소자 패키지를 나타낸 도면이다.
도 23을 참조하면, 발광 소자 패키지는 몸체부(20)와, 상기 몸체부(20)에 설치된 제1 리드 전극(31) 및 제2리드 전극(32)과, 상기 몸체부(20)에 설치되어 상기 제1리드전극(31) 및 제2리드전극(32)과 전기적으로 연결되는 실시 예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩 부재(40)를 포함한다.
상기 몸체부(20)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1리드 전극(31) 및 제2리드 전극(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1리드 전극(31) 및 제2 리드 전극(32)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 몸체부(20) 상에 설치되거나 상기 제1 리드전극(31) 또는 제2리드 전극(32) 상에 설치될 수 있다.
상기 발광 소자(100)는 와이어를 통해 상기 제1 리드 전극(31)과 전기적으로 연결되며, 제2리드 전극(32)과는 다이 본딩 형태로 연결될 수 있다.
상기 몰딩 부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
상기 실시 예(들)에 따른 발광소자는 절연 기판 또는 성장 기판을 통해 제2리드 전극(32)에 다이 본딩된 후, 패키징되고, 지시 장치, 조명 장치, 표시 장치 등의 광원으로 사용될 수 있다. 또한 상기 각 실시 예는 각 실시 예로 한정되지 않고, 상기에 개시된 다른 실시 예에 선택적으로 적용될 수 있으며, 각 실시 예로 한정하지는 않는다.
실시예에 따른 발광 소자 또는 발광 소자 패키지는 광원으로서 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광 소자 패키지가 어레이된 구조를 포함하며, 도 24 및 도 25에 도시된 표시 장치, 도 26에 도시된 조명 장치를 포함하고, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.
도 24은 실시 예에 따른 표시 장치의 분해 사시도이다.
도 24를 참조하면, 실시예에 따른 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)와, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.
상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.
상기 도광판(1041)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.
상기 발광모듈(1031)은 적어도 하나를 포함하며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 보드(1033)과 상기에 개시된 실시 예에 따른 발광 소자 패키지(100)를 포함하며, 상기 발광 소자 또는 발광 소자 패키지(100)는 상기 보드(1033) 상에 소정 간격으로 어레이될 수 있다. 즉, 상기 보드(1033) 위에는 발광 소자가 칩 또는 패키지 형태로 어레이될 수 있다.
상기 보드(1033)은 회로패턴(미도시)을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 보드(1033)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(100)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 상에 탑재될 경우, 상기 보드(1033)은 제거될 수 있다. 여기서, 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다.
그리고, 상기 다수의 발광 소자 패키지(100)는 상기 보드(1033) 상에 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(100)는 상기 도광판(1041)의 일측면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.
상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 상기 라이트 유닛(1050)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버와 결합될 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제 1 및 제 2기판, 그리고 제 1 및 제 2기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 광학 시트(1051)를 통과한 광에 의해 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비젼 등에 적용될 수 있다.
상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041), 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 25는 실시 예에 따른 표시 장치를 나타낸 도면이다.
도 25를 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광 소자 패키지(100)가 어레이된 보드(1120), 광학 부재(1154), 및 표시 패널(1155)을 포함한다.
상기 보드(1120)와 상기 발광 소자 패키지(100)는 발광 모듈(1060)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 발광 모듈(1060, 광학 부재(1154)는 라이트 유닛으로 정의될 수 있다. 상기 보드(1129) 위에는 발광 소자가 칩 또는 패키지 형태로 어레이될 수 있다.
상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다.
도 26은 실시 예에 따른 조명 장치의 사시도이다.
도 26을 참조하면, 조명 장치(1500)는 케이스(1510)와, 상기 케이스(1510)에 설치된 발광모듈(1530)과, 상기 케이스(1510)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1520)를 포함할 수 있다.
상기 케이스(1510)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광 모듈(1530)은 보드(1532)와, 상기 보드(1532)에 탑재되는 실시 예에 따른 발광소자 또는 발광 소자 패키지(200)를 포함할 수 있다. 상기 발광 소자 패키지(200)는 복수개가 매트릭스 형태 또는 소정 간격으로 이격되어 어레이될 수 있다. 상기 보드(1532) 위에는 발광 소자가 칩 또는 패키지 형태로 어레이될 수 있다.
상기 보드(1532)는 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.
또한, 상기 보드(1532)는 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등의 코팅층될 수 있다.
상기 보드(1532) 상에는 적어도 하나의 발광소자 패키지(200)가 탑재될 수 있다. 상기 발광소자 패키지(200) 각각은 적어도 하나의 LED(LED: Light Emitting Diode) 칩을 포함할 수 있다. 상기 LED 칩은 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
상기 발광모듈(1530)은 색감 및 휘도를 얻기 위해 다양한 발광소자 패키지(200)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.
상기 연결 단자(1520)는 상기 발광모듈(1530)과 전기적으로 연결되어 전원을 공급할 수 있다. 상기 연결 단자(1520)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1520)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
상기한 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100,100A~100F: 발광소자, 101:기판, 105: 화합물 반도체층, 110: 제1도전형 반도체층, 115:활성층, 120:제2도전형 반도체층, 150,152:제2전극부, 160: 제1전극

Claims (23)

  1. 기판;
    상기 기판 위에 일부가 노출된 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 활성층, 상기 활성층 위에 제2도전형 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 위에 제2전극; 및
    상기 제1도전형 반도체층의 노출된 상면부터 상기 기판의 하면까지 전기적으로 연결된 적어도 하나의 제1전극을 포함하며,
    상기 적어도 하나의 제1전극의 하부 너비는 상기 제1전극의 상부 너비보다 더 넓고,
    상기 제2전극은 패드를 포함하며, 상기 발광 구조물의 상면에서 암(Arm) 형태로 배치되는 발광소자.
  2. 기판;
    상기 기판 위에 상면 일부가 노출된 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 활성층, 상기 활성층 위에 제2도전형 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 위에 제2전극; 및
    상기 제1도전형 반도체층의 상면 일부부터 상기 기판의 하면까지 전기적으로 연결된 복수의 제1전극을 포함하며,
    상기 기판의 상면 일부는 노출되며,
    상기 제1도전형 반도체층의 노출된 상면 일부부터 상기 기판의 하면까지 관통되며 상기 제1전극이 배치된 복수의 홀이 형성되며,
    상기 기판의 상면, 상기 제1도전형 반도체층의 상면, 및 상기 기판의 하면 중 적어도 하나에 상기 복수의 제1전극을 서로 연결해 주는 제1전도층을 포함하는 발광소자.
  3. 제1항에 있어서, 상기 제1도전형 반도체층과 상기 기판 사이에 적어도 하나의 화합물 반도체층을 포함하며,
    상기 적어도 하나의 제1전극은 상기 제1도전형 반도체층, 상기 화합물 반도체층 및 상기 기판을 관통하는 발광소자.
  4. 제1항에 있어서, 상기 제1도전형 반도체층의 노출된 상면은 상기 발광소자의 외주부에 위치하고,
    상기 적어도 하나의 제1전극의 상단은 상기 제1도전형 반도체층의 노출된 상면에 배치된 발광소자.
  5. 제1항에 있어서, 상기 제1전극은 서로 이격된 복수의 제1전극을 포함하는 발광소자.
  6. 제5항에 있어서, 상기 복수의 제1전극의 상단을 서로 연결해 주는 제1전도층을 포함하는 발광소자.
  7. 제1항에 있어서, 상기 적어도 하나의 제1전극은 직선 형태 또는 비 직선 형태로 형성되며, 그 너비는 1~50㎛ 범위를 포함하는 발광소자.
  8. 제1항 또는 제2항에 있어서, 상기 제1전극은 Cu, Ti, Cr, Ta, Al, In, Pd, Co, Ni, Ge, Ag, Au, 및 상기의 금속들의 선택적인 합금 중 적어도 하나를 포함하는 발광 소자.
  9. 제5항에 있어서, 상기 복수의 제1전극의 하단을 서로 연결해 주는 전극층 또는 제2전도층을 포함하는 발광소자.
  10. 제6항에 있어서, 상기 제1도전형 반도체층의 일부부터 상기 제2도전형 반도체층까지의 둘레는 경사지며,
    상기 제1전도층은 상기 제1도전형 반도체층의 경사진 면에 접촉되는 발광소자.
  11. 제1항 또는 제2항에 있어서, 상기 기판의 상부 및 하면 중 적어도 하나에 요철 구조를 포함하는 발광소자.
  12. 제1항에 있어서, 상기 적어도 하나의 제1전극의 상단부터 상기 제1도전형 반도체층의 일부까지 상기 제1도전형 반도체층의 외측을 따라 연장된 제3전도층을 포함하는 발광소자.
  13. 제3항에 있어서, 상기 화합물 반도체층은 2족 내지 6족 화합물 반도체를 포함하는 발광소자.
  14. 제1항에 있어서, 상기 기판의 위 또는 아래에 반사층을 포함하는 발광소자.
  15. 제2항에 있어서, 상기 제2전극은 패드를 포함하며, 상기 발광 구조물의 상면에서 암(Arm) 형태로 배치되는 발광소자.
  16. 제2항 또는 제15항에 있어서, 상기 제2전극과 상기 발광 구조물 사이에 전류 확산층을 포함하는 발광소자.
  17. 제1항 또는 제2항에 있어서, 상기 기판은 성장 기판 또는 절연 기판을 포함하는 발광소자.
  18. 제1항에 있어서, 상기 제1도전형 반도체층의 일부는 1~50㎛의 폭으로 노출된 단차진 상면을 갖는 발광소자.
  19. 제1항 또는 제2항에 있어서, 상기 발광 구조물은 상기 제2전극 아래에 상기 제2도전형 반도체층과 반대의 극성을 갖는 제3도전형 반도체층을 포함하는 발광소자.
  20. 기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 복수의 화합물 반도체층을 형성하는 단계;
    제1에칭 프로세스에 의해 상기 제1도전형 반도체층의 일부를 노출시키는 단계;
    상기 노출된 제1도전형 반도체층부터 상기 기판의 하면까지 관통되는 적어도 하나의 홀을 형성하는 단계; 및
    상기 적어도 하나의 홀에 적어도 하나의 제1전극을 형성하여, 상기 기판 하면부터 상기 제1도전형 반도체층의 일부까지 상기 전극을 통하여 전기적으로 연결하는 단계를 포함하며,
    상기 기판의 위 및 아래 중 적어도 하나에 요철 구조 및 반사층 중 적어도 하나를 형성하는 발광소자 제조방법.
  21. 제20항에 있어서, 상기 제1에칭 프로세스의 전 또는 후, 제2에칭 프로세스를 수행하며, 상기 제2에칭 프로세스에 의해 상기 기판 상면을 노출시키는 단계를 포함하며,
    상기 홀 및 상기 제1전극은 복수개이며,
    상기 기판의 상면, 상기 제1도전형 반도체층, 및 상기 기판의 하면 중 적어도 하나에 상기 복수의 제1전극을 서로 연결해 주는 제1전도층을 형성하는 발광소자 제조방법.
  22. 제20항에 있어서, 상기 제1에칭 프로세스에 의해 에칭된 영역은 상기 적어도 하나의 제1전극의 형성 영역에 각각 대응되는 발광소자 제조방법.
  23. 몸체;
    상기 몸체 위에 제1 및 제2리드 전극을 포함하는 복수의 리드 전극;
    상기 제1리드 전극 위에 탑재되고 상기 제2리드 전극에 전기적으로 연결된 제1항 또는 제2항의 발광 소자; 및
    상기 발광 소자를 커버하는 몰딩부재를 포함하는 발광소자 패키지.
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