KR20140145773A - 발광 다이오드 칩 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 광 추출 및 전기적 특성을 향상시킬 수 있을 뿐만 아니라 정전기로부터 안정적인 발광 다이오드 칩이 개시된다.
개시된 본 발명의 발광 다이오드 칩은 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층부와, 제2 도전형 반도체층 상에 위치한 적어도 2 이상의 패드들 및 패드들을 연결하는 전극 연장부를 포함하고, 제2 도전형 반도체층과 전극 연장부는 일정 간격 이격됨으로써, 이들이 접촉되는 영역을 최소화하여 광 추출을 향상시킬 수 있는 장점을 갖는다.
개시된 본 발명의 발광 다이오드 칩은 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층부와, 제2 도전형 반도체층 상에 위치한 적어도 2 이상의 패드들 및 패드들을 연결하는 전극 연장부를 포함하고, 제2 도전형 반도체층과 전극 연장부는 일정 간격 이격됨으로써, 이들이 접촉되는 영역을 최소화하여 광 추출을 향상시킬 수 있는 장점을 갖는다.
Description
본 발명은 발광 다이오드 칩에 관한 것으로, 특히 광 추출 및 전기적 특성을 향상시킬 수 있을 뿐만 아니라 정전기로부터 안정적인 발광 다이오드 칩 및 이의 제조방법에 관한 것이다.
일반적인 발광 다이오드 칩은 사파이어와 같은 기판상에 N-GaN층, 활성층 및 P-GaN층이 순차적으로 형성되고, 상기 P-GaN층 상에 p-전극이 형성되고, 상기 N-GaN층 상에 n-전극이 형성된다.
상기 n-전극은 활성층과 P-GaN층의 일부가 식각되어 노출된 N-GaN층 상에 형성된다.
일반적인 발광 다이오드 칩은 활성층으로부터의 광이 불투명 금속 물질로 이루어지는 n-전극 및 p-전극으로부터 반사 및 손실된다. 특히, 일반적인 발광 다이오드 칩은 p-GaN층 상에 위치한 p-전극에 의한 광 손실이 큰 문제가 있었다. 더욱이 상기 p-전극과 p-GaN층의 접촉면적이 점차 커지면서 접촉 저항에 의한 전기적 특성 저하의 문제가 있었다.
본 발명이 해결하고자 하는 과제는 광 추출을 향상시킬 수 있는 발광 다이오드 칩 및 이의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 외부 정전기로부터 안정적인 발광 다이오드 칩 및 이의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 발광 다이오드 칩은 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층부; 상기 제2 도전형 반도체층 상에 위치한 적어도 2 이상의 패드들; 및 상기 패드들을 연결하는 전극 연장부를 포함하고, 상기 제2 도전형 반도체층과 상기 전극 연장부는 일정 간격 이격됨으로써, 이들이 접촉되는 영역을 최소화하여 광 추출을 향상시킬 수 있는 장점을 갖는다.
상기 제2 도전형 반도체층과 상기 전극 연장부 사이에는 공기층이 형성된다.
상기 전극 연장부는 아치(arch) 형상을 갖는다.
상기 패드들 사이에 위치하고, 상기 전극 연장부를 지지하는 지지부를 더 포함한다.
상기 지지부는 하부 금속패턴 및 유전율을 갖는 지지대를 포함하고, 상기 하부 금속패턴, 상기 지지대 및 상기 전극 연장부로 구성되는 캐패시터가 집적화된다.상기 하부 금속패턴은 상기 패드들 형성시에 형성될 수 있다.
상기 패드들은, 상기 제2 도전형 반도체층의 일측 가장자리에 위치한 전극 패드; 상기 전극 패드로부터 제1 방향으로 이격된 제1 연결 패드들; 및 상기 제1 연결 패드들로부터 상기 제1 방향과 수직한 방향으로 일정 간격 이력된 제2 연결 패드들을 포함한다.
상기 전극 연장부는 상기 전극 패드와 상기 제1 연결 패드들 사이를 에어 브릿지(air bridge) 타입으로 연결한다.
상기 전극 연장부는 상기 제1 및 제2 연결 패드들 사이를 에어 브릿지 타입으로 연결한다.
본 발명의 다른 실시예에 따른 발광 다이오드 칩의 제조방법은 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층부를 형성하는 단계; 상기 제2 도전형 반도체층 상에 패드들을 형성하는 단계; 및 상기 패드들 사이를 연결하는 단계를 포함하고, 상기 패드들 사이를 연결하는 단계는 상기 제2 도전형 반도체층으로부터 일정 간격 이격된 전극 연장부가 상기 패드들 사이에 형성되는 단계를 포함한다.
상기 패드들을 형성한 후에 상기 패드들의 상면이 노출되도록 상기 제2 도전형 반도체층 상에 제1 포토 레지스트 패턴을 형성하는 단계를 포함한다.
상기 제1 포토 레지스트 패턴을 형성하는 단계는, 약 98℃에서 약 50초 동안 소프트 베이킹(soft baking)하는 단계; 약 21초 동안 노광을 진행하는 단계; 약 90초 동안 현상을 진행하는 단계; 및 약 113℃에서 약 80초 동안 베이킹하는 단계를 포함한다.
상기 제1 포토 레지스트 패턴은 슬로프 구조를 갖는다.
상기 패드들의 상면 및 상기 제1 포토 레지스트 패턴 상에 금속층을 형성하는 단계를 포함한다.
상기 금속층은 300Å이하의 Au일 수 있다.
상기 금속층 상에 제2 포토 레지스트 패턴을 형성하는 단계를 더 포함한다.
상기 제2 포토 레지스트 패턴은 상기 패드들이 형성된 영역 및 상기 패드들 사이의 영역의 상기 금속층을 노출시키는 패턴을 갖는다.
상기 제2 포토 레지스트 패턴으로부터 노출된 상기 금속층을 에칭하는 단계를 더 포함한다.
상기 패드들을 형성하는 단계는 상기 패드들 사이에 위치하여 상기 전극 연장부를 지지하는 지지부를 형성하는 단계를 더 포함한다.
상기 지지부는 하부 금속패턴 및 지지대를 더 포함하고, 상기 하부 금속패턴은 상기 패드들 형성시에 동시에 형성된다.
상기 지지대는 상기 전극 연장부의 하면과 면접촉된다.
상기 전극 연장부는 상기 제2 포토 레지스트 패턴으로부터 노출된 상기 금속층 상에 전기 도금되는 단계를 더 포함한다.
상기 제2 포토 레즈스트 패턴, 상기 제2 포토 레지스트 패턴 하부에 위치한 상기 금속층 및 상기 제1 포토 레지스트 패턴이 순차적으로 식각되는 단계를 더 포함한다.
본 발명의 실시예들에 따르면, 본 발명의 발광 다이오드 칩은 제2 도전형 반도체층 상에 아치 형상의 전극 연장부들을 형성함으로써, 상기 전극 연장부들과 상기 제2 도전형 반도체층이 접촉되는 영역을 최소화하여 광 추출을 향상시킬 수 있는 장점을 갖는다.
또한, 본 발명은 하부 금속패턴, 지지대, 제2 및 제3 전극 연결부들의 구성에 의해 상기 제2 도전형 반도체층의 표면에 금속층/절연층/금속층으로 구성되는 캐패시터 소자를 집적화할 수 있다. 즉, 본 발명의 발광 다이오드 칩은 캐패시터 용량을 증가시켜 외부 정전기로부터 안정적인 장점을 갖는다.
또한, 본 발명은 발광 다이오드 칩의 설계 변경에 의해 상기 전극 연장부들의 길이가 변경되는 경우, 상기 전극 연장부들을 지지할 수 있는 지지부가 더 구비되어 다양한 설계 변경에도 상기 전극 연장부들을 안정적으로 형성할 수 있는 장점을 갖는다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩을 개략적으로 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 4는 도 1의 Ⅲ-Ⅲ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 5 내지 도 21은 본 발명의 일 실시예에 따른 발광 다이오드 칩의 제조 방법을 도시한 도면이다.
도 22 내지 도 31은 본 발명의 다른 실시예에 따른 발광 다이오드 칩의 제조방법을 도시한 도면이다.
도 32는 본 발명의 다른 실시예에 따른 발광 다이오드 칩을 개략적으로 도시한 평면도이다.
도 33은 도 32의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 34는 도 32의 Ⅱ-Ⅱ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 35는 도 32의 Ⅲ-Ⅲ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 36은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 개략적으로 도시한 평면도이다.
도 37은 도 36의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 38은 도 36의 Ⅱ-Ⅱ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 39는 도 36의 Ⅲ-Ⅲ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 40 내지 도 54는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩의 제조 방법을 도시한 도면이다.
도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 4는 도 1의 Ⅲ-Ⅲ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 5 내지 도 21은 본 발명의 일 실시예에 따른 발광 다이오드 칩의 제조 방법을 도시한 도면이다.
도 22 내지 도 31은 본 발명의 다른 실시예에 따른 발광 다이오드 칩의 제조방법을 도시한 도면이다.
도 32는 본 발명의 다른 실시예에 따른 발광 다이오드 칩을 개략적으로 도시한 평면도이다.
도 33은 도 32의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 34는 도 32의 Ⅱ-Ⅱ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 35는 도 32의 Ⅲ-Ⅲ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 36은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 개략적으로 도시한 평면도이다.
도 37은 도 36의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 38은 도 36의 Ⅱ-Ⅱ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 39는 도 36의 Ⅲ-Ⅲ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 40 내지 도 54는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩의 제조 방법을 도시한 도면이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩을 개략적으로 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이고, 도 4는 도 1의 Ⅲ-Ⅲ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 1 내지 도 4에 도시된 바와 같이, 본 발명의 일 실시에에 따른 발광 다이오드 칩(100)은 기판(110), 버퍼층(120), 반도체 적층부, 제1 및 제2 전극을 포함한다.
상기 기판(110)은, 사파이어 기판, 스피넬 기판, 질화갈륨 기판, 탄화실리콘 기판 또는 실리콘 기판과 같이 질화갈륨계 화합물 반도체층을 성장시키기 위한 성장기판일 수 있으나, 반드시 이에 한정되는 것은 아니다.
상기 반도체 적층부는 버퍼층(120), 제1 도전형 반도체층(130), 활성층(140) 및 제2 도전형 반도체층(150)을 포함한다.
상기 버퍼층(120)은 상기 기판(110)과 상기 제1 도전형 반도체층(130) 사이의 격자 부정합 및 열 팽창 계수의 차이를 개선하는 기능을 갖는다.
상기 활성층(140)은 상기 제1 도전형 반도체층(130)과 제2 도전형 반도체층(150) 사이에 위치하며, 단일 양자우물 구조 또는 다중 양자우물 구조로 형성될 수 있다. 상기 활성층(140)은 요구되는 파장의 광, 예컨대 자외선 또는 가시광을 방출하도록 조성 원소 및 조성비가 결정된다.
상기 제1 도전형 반도체층(130)은 n형 GaN을 포함할 수 있고, 상기 제2 도전형 반도체층(150)은 p형 GaN를 포함할 수 있다. 여기서, n형 및 p형은 서로 뒤바뀔 수 있다. 상기 제1 및 제2 도전형 반도체층(130, 150)은 단일층 또는 다층으로 형성될 수 있다.
상기 활성층(140), 제1 및 제2 도전형 반도체층(130, 150)은 MOCVD 또는 MBE 기술을 사용하여 형성될 수 있다.
도면에는 도시되지 않았지만, 상기 제2 도전형 반도체층(150) 상에는 ITO, ZnO, FTO, AZO, GZO와 같은 투명 산화물 또는 Graphene,CNT, Ni/Au 등으로 형성되는 투명 전극층(미도시)이 위치할 수 있다.
상기 제1 전극은 제1 전극 패드(170) 및 제1 전극 연장부(173)를 포함한다. 상기 제1 전극은 메사(Mesa) 식각 공정으로 상부면 일부가 노출된 상기 제1 도전형 반도체층(130) 상에 형성된다.
상기 제1 전극 패드(170)는 기판(110)의 일측 가장자리에 위치한다.
상기 제1 전극 연장부(173)는 상기 제1 전극 패드(170)로부터 분기되고, 상기 제1 전극 패드(170) 형성시에 동시에 형성된다.
상기 제2 전극은 상기 제2 전극 패드(180), 제1 연장 패드들(181a), 제2 연장 패드들(181b), 제2 전극 연장부들(183a) 및 제3 전극 연장부들(183b)을 포함한다. 상기 제2 전극은 상기 제2 도전형 반도체층(150) 상에 위치한다.
상기 제2 전극 패드(180)는 상기 제1 전극 패드(170)와 대칭되는 기판(110)의 타측 가장자리에 위치한다.
상기 제1 및 제2 연장 패드들(181a, 181b)은 상기 제2 전극 패드(180)로부터 일정 간격 이격된다. 상기 제1 연장 패드들(181a)은 상기 제2 전극 패드(180)를 기준으로 제1 방향을 따라 일정 간격 이격된다. 즉, 상기 제1 연장 패드들(181a)은 상기 기판(110)의 타측 모서리에 각각 위치할 수 있다. 상기 제2 연장 패드들(181b)은 상기 기판(110)의 일측 모서리에 각각 위치할 수 있다. 즉, 상기 제1 및 제2 연장 패드들(181a, 181b)은 기판(110)의 모서리 영역들에 위치할 수 있다. 상기 제1 및 제2 연장 패드들(181a, 181b)은 상기 제2 전극 패드(180) 형성시에 동시에 형성될 수 있다.
각각의 상기 제2 전극 연장부들(183a)은 상기 제2 전극 패드(180)와 각각의 제1 연장 패드들(181a) 사이에 위치한다. 상기 제2 전극 연장부들(183a)은 상기 제2 도전형 반도체층(150)의 상면으로부터 일정 간격 이격된다. 즉, 상기 제2 전극 연장부들(183a)과 상기 제2 도전형 반도체층(150) 사이에는 공기층(185)이 형성된다. 상기 제2 전극 연장부들(183a)은 상기 제2 전극 패드(180)와 상기 제1 연장 패드들(181a)을 전기적으로 연결하되, 상기 제2 도전형 반도체층(150)으로부터 일정 간격 이격된 에어 브릿지(air bridge) 구조를 갖는다.
각각의 상기 제3 전극 연장부들(183b)은 각각의 상기 제1 연장 패드들(181a)과 각각의 제2 연장 패드들(181b) 사이에 위치한다. 상기 제3 전극 연장부들(183b)은 상기 제2 도전형 반도체층(150)의 상면으로부터 일정 간격 이격된다. 즉, 상기 제3 전극 연장부들(183b)과 상기 제2 도전형 반도체층(150) 사이에는 공기층(185)이 형성된다. 즉, 상기 제3 전극 연장부들(183b)은 상기 제1 연장 패드들(181a)과 상기 제2 연장 패드들(181b)을 전기적으로 연결하되, 상기 제2 도전형 반도체층(150)으로부터 일정 간격 이격된 에어 브릿지 구조를 갖는다.
이상에서와 같이, 본 발명의 발광 다이오드 칩(100)은 제2 도전형 반도체층(150) 상에 에어 브릿지(air bridge) 타입으로 연결하는 제2 및 제3 전극 연장부들(183a, 183b)이 구비되어 상기 제2 도전형 반도체층(150)과 제2 전극이 접촉되는 영역을 줄여 광 추출을 향상시킬 수 있을 뿐만 아니라 접촉 저항을 줄여 전기적인 특성을 향상시킬 수 있는 장점을 갖는다.
또한, 본 발명은 상기 제2 전극과 제2 도전형 반도체층(150) 사이의 접촉 면적을 최소화하여 확보된 마진으로 상기 제2 도전형 반도체층(150)의 표면에 금속층/절연층/금속층으로 구성되는 캐패시터 소자를 집적화할 수 있다. 즉, 본 발명의 발광 다이오드 칩(110)은 캐패시터 용량을 증가시켜 외부 정전기로부터 안정적인 장점을 갖는다.
본 발명의 일 실시예에서는 하나의 제1 전극 패드(170) 및 하나의 제1 전극 연장부(173)로 구성된 제1 전극과, 하나의 제2 전극 패드(180)와, 두 개의 제1 및 제2 연장 패드들(181a, 181b)과, 제2 및 제3 전극 연장부들(183a, 183b)로 구성된 제2 전극을 한정하여 설명하고 있지만, 예컨대, 제2 전극 패드(180)가 삭제되고 제1 연장 패드들(181a)가 제2 전극 패드(180) 기능을 갖는 구조와 같이, 상기 제1 및 제2 전극의 세부 구성들의 개수와 형상은 얼마든지 변경될 수 있다.
도 5 내지 도 21은 본 발명의 일 실시예에 따른 발광 다이오드 칩의 제조 방법을 도시한 도면이다.
도 5 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 발광 다이오드 칩의 제조방법 제1 단계는 기판(110) 상에 버퍼층(120), 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150)을 형성하고, 상기 제1 도전형 반도체층(130) 상에 제1 전극 패드(170) 및 제1 전극 연장부(173)를 형성하고, 상기 제2 도전형 반도체층(150) 상에 제2 전극 패드(180)와 제1 및 제2 연장 패드들(181a, 181b)을 형성한다.
구체적으로 상기 제1 단계는 메사 식각 공정으로 노출된 제1 도전형 반도체층(130) 및 제2 도전형 반도체층(150) 상에 포토 레지스트층(미도시)을 적층하고, 포토리쏘그라피 공정을 통해 포토 레지스트 패턴(미도시)을 형성한다. 그런 다음, 상기 포토 레지스트 패턴을 포함하여 기판상에 금속층(미도시)을 형성한다. 그런 다음, 리프트-오프(Lift off) 공정으로 상기 포토 레지스트 패턴을 식각하여 상기 제1 전극 패드(170), 제1 전극 연장부(173), 제2 전극 패드(180) 및 제1 및 제2 연장 패드들(181a, 181b)을 형성한다.
상기 포토 레지스트층은 포지티브(positive) 또는 네가티브(negative) 중 어느 하나일 수 있다. 여기서, 상기 포토 레지스트층은 특별히 한정되지 않으나, 예컨대, AZ5214 네가티브 포토 레지스트(nagative photo resist)일 수 있다.
도 8 내지 도 10을 참조하면, 제2 단계는 상기 제2 전극 패드(180), 제1 및 제2 연장 패드들(181a, 181b)을 포함하여 노출된 제2 도전형 반도체층(150) 상에 포토 레지스트층을 적층하고, 포토리쏘그라피 공정을 통해 제1 포토 레지스트 패턴(191)을 형성한다.
상기 포토 레지스트층은 포지티브(positive) 또는 네가티브(negative) 중 어느 하나일 수 있다. 여기서, 상기 포토 레지스트층은 특별히 한정되지는 않으나, 예컨대, AZ1518 또는 AZ9245일 수 있다.
상기 제1 포토 레지스트 패턴(191)은 슬로프(slope) 구조를 갖는다. 상기 제1 포토 레지스트 패턴(191)의 상기 슬로프 구조는 아치(arch) 형상의 제2 및 제3 전극 연장부들을 형성할 수 있는 틀을 제공한다.
예컨대, AZ1518 포토 레지스트층을 형성하고, 약 98℃에서 약 50초 동안 소프트 베이킹(soft baking)한 이후에, 약 21초 동안 노광을 진행한다. 그런 다음, 약 90초 동안 현상을 진행한 이후에, 약 113℃에서 약 80초 동안 베이킹(baking)한다. 상기 제2 단계에 의해서 상기 제1 포토 레지스트 패턴(191)은 슬로프 구조를 갖는다.
상기 제2 전극 패드(180), 제1 및 제2 연장 패드들(181a, 181b)의 상면은 상기 제1 포토 레지스트 패턴(191)으로부터 노출된다.
도 11 내지 도 13을 참조하면, 제3 단계는 상기 제2 전극 패드(180) 및 제1 및 제2 연장 패드들(181a, 181b)을 포함하여 상기 제1 포토 레지스트 패턴(191) 상에 300Å이하의 금속층(182)을 증착한다. 상기 금속층(182)은 예컨대, Au일 수 있다.
상기 금속층(182)은 E-beam 증착 또는 진공 증착 방법으로 형성할 수 있다. 상기 금속층(182)은 이후에 형성되는 제2 포토 레지스트 패턴(도15의 192)의 패터닝 공정에서 상기 제1 포토 레지스트 패턴(191)의 현상을 방지하기 위한 기능을 갖는다.
도 14 내지 도 16을 참조하면, 제4 단계는 상기 금속층(182) 상에 포토 레지스트 층을 형성하고, 소프트 베이킹, 노광, 현상, 베이킹하여 제2 포토 레지스트 패턴(192)을 형성한다. 상기 제2 포토 레지스트 패턴(192)은 상기 제2 전극 패드(180), 제1 및 제2 연장 패드들(181a, 181b)이 형성된 영역 및 이들 사이의 영역의 금속층(182)을 노출시키는 패턴을 갖는다.
도 17 및 도 18을 참조하면, 상기 제4 단계는 상기 제2 상기 제2 포토 레지스트 패턴(192)으로부터 노출된 상기 금속층(182)을 에칭하는 단계를 포함한다. 따라서, 제1 포토 레지스트 패턴(191)의 일부와 2 전극 패드(180), 제1 및 제2 연장 패드들(181a, 181b)은 상기 금속층(182)로부터 노출될 수 있다.
도 19 내지 도 21을 참조하면, 제5 단계는 노출된 제1 포토 레지스트 패턴(191), 상기 제2 전극 패드(180), 제1 및 제2 연장 패드들(181a, 181b) 상에 제2 및 제3 전극 연장부들(183a, 183b)을 형성한다.
상기 제2 및 제3 전극 연장부들(183a, 183b)은 E-Beam 증착 또는 진공 증착 형성될 수 있고, Ti/Au일 수 있다.
상기 제1 및 제2 포토 레지스트 패턴(도16의 191, 192)과, 이들 사이에 형성된 금속층(도16의 182)은 리프트-오프 공정을 통해서 모두 식각될 수 있다.
따라서, 본 발명의 발광 다이오드 칩(100)은 제2 도전형 반도체층(150) 상에 아치 형상의 제2 및 제3 전극 연장부들(183a, 183b)을 형성함으로써, 상기 제2 및 제3 전극 연장부들(183a, 183b)과 상기 제2 도전형 반도체층(150)이 접촉되는 영역을 줄여 광 추출을 향상시킬 수 있는 장점을 갖는다.
또한, 본 발명은 상기 제2 전극과 제2 도전형 반도체층(150) 사이의 접촉 면적을 최소화하여 확보된 마진으로 상기 제2 도전형 반도체층(150)의 표면에 금속층/절연층/금속층으로 구성되는 캐패시터 소자를 집적화할 수 있다. 즉, 본 발명의 발광 다이오드 칩(110)은 캐패시터 용량을 증가시켜 외부 정전기로부터 안정적인 장점을 갖는다.
도 22 내지 도 31은 본 발명의 다른 실시예에 따른 발광 다이오드 칩의 제조방법을 도시한 도면이다.
도 22 내지 도 31에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 발광 다이오드 칩의 제조방법은 본 발명의 일 실시예에 따른 발광 다이오드 칩의 제조방법의 제4 단계 및 제5 단계를 제외한 제1 내지 제3 단계는 동일하므로 상기 제1 내지 제3 단계의 상세한 설명은 생략하기로 한다.
도 22 내지 도 24를 참조하면, 제4 단계는 금속층(182) 상에 포토 레지스트 층을 형성하고, 소프트 베이킹, 노광, 현상, 베이킹하여 제2 포토 레지스트 패턴(192)을 형성한다. 상기 제2 포토 레지스트 패턴(192)으로부터 노출된 상기 금속층(182) 상에 제2 및 제3 전극 연장부들(183a, 183b)을 형성한다. 상기 제2 및 제3 전극 연장부들(183a, 183b)은 상기 제2 포토 레지스트 패턴(192)으로부터 노출된 상기 금속층(182)을 시드층으로 상기 금속층(182) 상에 전기 도금 방법으로 형성될 수 있고, Ti/Au일 수 있다.
도 25 및 도 26을 참조하면, 제5 단계는 제2 포토 레지스트 패턴(도22의 192)을 식각 공정을 통해서 제거한다. 여기서, 식각 공정은 아세톤을 이용할 수 있다.
금속층(182)은 상기 제2 포토 레지스트 패턴(도22의 192)이 식각되므로 상기 제2 포토 레지스트 패턴(192)과 대응되는 영역이 노출된다.
도 27 및 도 28을 참조하면, 제6 단계는 노출된 금속층(182)을 식각 공정을 통해 제거한다.
도 29 내지 도 31을 참조하면, 제7 단계는 제1 포토 레지스트 패턴(도27의 191)을 식각 공정을 통해 제거한다. 여기서, 식각 공정은 아세톤을 이용할 수 있다.
도 32는 본 발명의 다른 실시예에 따른 발광 다이오드 칩을 개략적으로 도시한 평면도이고, 도 33은 도 32의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 34는 도 32의 Ⅱ-Ⅱ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이고, 도 35는 도 32의 Ⅲ-Ⅲ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 32 내지 도 35에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 발광 다이오드 칩(200)은 지지대(302)를 제외하고, 도 1 내지 도 4의 본 발명의 일 실시예에 따른 발광 다이오드 칩(100)의 구성과 동일하므로 동일한 부호를 병기하고, 상세한 설명은 생략하기로 한다.
상기 지지대(302)는 제2 및 제3 전극 연장부들(183a, 183b) 각각의 하부에 위치한다. 상기 지지대(302)는 상기 제2 및 제3 전극 연장부들(183a, 183b)을 지지하는 기능을 갖는다. 상기 발광 다이오드 칩(200)의 설계에 따라 상기 제2 및 제3 전극 연장부들(183a, 183b)은 길이가 변경될 수 있다. 상기 지지대(302)는 상기 제2 및 제3 전극 연장부들(183a, 183b)의 길이 변경에 따라 적어도 하나 이상 구비되어 상기 제2 및 제3 전극 연장부들(183a, 183b)의 변형을 방지한다.
상기 지지대(302)는 특별히 한정하지 않고, 유전율이 낮은 절연물질로 이루어질 수 있다. 상기 지지대(302)의 상면은 상기 제2 및 제3 전극 연결부들(183a, 183b)의 하면과 면 접촉된다.
본 발명의 다른 실시예에 따른 발광 다이오드 칩(200)은 제2 도전형 반도체층(150) 상에 에어 브릿지 타입으로 연결하는 제2 및 제3 전극 연장부들(183a, 183b)이 구비되어 상기 제2 도전형 반도체층(150)과 제2 전극이 접촉되는 영역을 줄여 광 추출을 향상시킬 수 있을 뿐만 아니라 접촉 저항을 줄여 전기적인 특성을 향상시킬 수 있는 장점을 갖는다. 더욱이 본 발명의 다른 실시예에 따른 발광 다이오드 칩(200)은 제2 및 제3 전극 연장부들(183a, 183b)의 길이가 변경되더라도 제2 및 제3 전극 연장부들(183a, 183b)을 지지하는 지지대(302)가 구비되어 제2 및 제3 전극 연장부들(183a, 183b)의 변형을 방지할 수 있다.
도 36은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 개략적으로 도시한 평면도이고, 도 37은 도 36의 Ⅰ-Ⅰ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 38은 도 36의 Ⅱ-Ⅱ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이고, 도 39는 도 36의 Ⅲ-Ⅲ'라인을 따라 절단한 발광 다이오드 칩을 도시한 단면도이다.
도 36 내지 도 39에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(400)은 복수의 지지부(300)를 제외하고, 도 1 내지 도 4의 본 발명의 일 실시예에 따른 발광 다이오드 칩(100)의 구성과 동일하므로 동일한 부호를 병기하고, 상세한 설명은 생략하기로 한다.
상기 지지부(300)는 제2 및 제3 전극 연장부들(183a, 183b) 각각의 하부에 위치한다. 상기 지지부(300)는 상기 제2 및 제3 전극 연장부들(183a, 183b)을 지지하는 기능을 갖는다. 상기 발광 다이오드 칩(200)의 설계에 따라 상기 제2 및 제3 전극 연장부들(183a, 183b)은 길이가 변경될 수 있다. 상기 지지부(300)는 상기 제2 및 제3 전극 연장부들(183a, 183b)의 길이 변경에 따라 적어도 하나 이상 구비되어 상기 제2 및 제3 전극 연장부들(183a, 183b)의 변형을 방지한다.
상기 지지부(300)는 하부 금속패턴(301) 및 지지대(302)를 포함한다.
상기 하부 금속패턴(301)은 제1 전극 패드(170), 제1 전극 연결부(173), 제2 전극 패드(180), 제2 및 제3 전극 연결부들(181a, 181b) 형성시에 동시에 형성될 수 있다.
상기 지지대(302)는 상기 하부 금속패턴(301) 상에 위치하고, 유전율이 높은 물질로 이루어질 수 있다. 예컨대, 하프늄 다이옥사이드(HfO2), 지르코늄다이옥사이드(ZrO2) 일 수 있다.
본 발명의 또 다른 발광 다이오드 칩(400)은 하부 금속패턴(301), 지지대(302), 제2 및 제3 전극 연결부들(183a, 183b)의 구성에 의해 금속층/절연층/금속층으로 구성되는 캐패시터를 포함하므로 발광 다이오드 칩(400)에 보조 캐패시터를 집적화하여 ESD로부터 보다 안정적인 발광 다이오드 칩(400)을 구현할 수 있다.
상기 지지대(302)의 상면은 상기 제2 및 제3 전극 연결부들(183a, 183b)의 하면과 면접촉되어 상기 제2 및 제3 전극 연결부들(183a, 183b)을 지지한다.
본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(400)은 제2 도전형 반도체층(150) 상에 에어 브릿지 타입으로 연결하는 제2 및 제3 전극 연장부들(183a, 183b)이 구비되어 상기 제2 도전형 반도체층(150)과 제2 전극이 접촉되는 영역을 줄여 광 추출을 향상시킬 수 있을 뿐만 아니라 접촉 저항을 줄여 전기적인 특성을 향상시킬 수 있는 장점을 갖는다.
또한, 본 발명은 하부 금속패턴(301), 지지대(302), 제2 및 제3 전극 연결부들(183a, 183b)의 구성에 의해 상기 제2 도전형 반도체층(150)의 표면에 금속층/절연층/금속층으로 구성되는 캐패시터 소자를 집적화할 수 있다. 즉, 본 발명의 발광 다이오드 칩(110)은 캐패시터 용량을 증가시켜 외부 정전기로부터 안정적인 장점을 갖는다. 여기서, 본 발명의 발광 다이오드 칩(400)은 지지부(300)를 이용한 캐패시터를 한정하여 설명하고 있지만, 이에 한정하지 않고, 상기 제2 도전형 반도체층(150) 표면에 별도의 금속층/절연층/금속층의 캐패시터 소자를 형성할 수도 있다.
또한, 본 발명은 발광 다이오드 칩(400)의 설계에 따라 상기 제2 및 제3 전극 연장부들(183a, 183b)의 길이 변경에 따라 상기 제2 및 제3 전극 연장부들(183a, 183b)을 지지할 수 있는 지지부(300)가 더 구비되어 다양한 설계 변경이 가능한 장점을 갖는다.
도 40 내지 도 54는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩의 제조 방법을 도시한 도면이다.
도 40 내지 도 54에 도시된 바와 같이 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩의 제조방법은 지지부(300) 형성 단계를 제외하고 본 발명의 일 실시예에 따른 발광 다이오드 칩(도1 내지 도19의 100)과 동일하므로 동일한 부호를 병기하고 상세한 설명은 생략하기로 한다.
도 40 내지 도 42을 참조하면, 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩의 제조방법 제1 단계는 기판(110) 상에 버퍼층(120), 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150)을 형성하고, 상기 제1 도전형 반도체층(130) 상에 제1 전극 패드(170) 및 제1 전극 연장부(173)를 형성하고, 상기 제2 도전형 반도체층(150) 상에 제2 전극 패드(180)와 지지부(300)와 제1 및 제2 연장 패드들(181a, 181b)을 형성한다.
상기 지지부(300)는 하부 금속패턴(301) 및 지지대(302)를 포함한다.
상기 하부 금속패턴(301)은 상기 제2 전극 패드(180)와 제1 및 제2 연장 패드들(181a, 181b)의 형성시에 동시에 형성된다.
상기 지지대(302)는 상기 하부 금속패턴(301) 상에 별도의 패터닝 공정을 통해서 형성될 수 있다.
도 43 내지 도 45를 참조하면, 제2 단계는 제2 전극 패드(180), 지지부(300), 제1 및 제2 연장 패드들(181a, 181b)을 포함하여 노출된 제2 도전형 반도체층(150) 상에 포토 레지스트층을 적층하고, 포토리쏘그라피 공정을 통해 제1 포토 레지스트 패턴(191)을 형성한다.
상기 제1 포토 레지스트 패턴(191)은 슬로프(slope) 구조를 갖는다. 상기 제1 포토 레지스트 패턴(191)의 상기 슬로프 구조는 아치(arch) 형상의 제2 및 제3 전극 연장부들을 형성할 수 있는 틀을 제공한다.
예컨대, AZ1518 포토 레지스트층을 형성하고, 약 98℃에서 약 50초 동안 소프트 베이킹(soft baking)한 이후에, 약 21초 동안 노광을 진행한다. 그런 다음, 약 90초 동안 현상을 진행한 이후에, 약 113℃에서 약 80초 동안 베이킹(baking)한다. 상기 제2 단계에 의해서 상기 제1 포토 레지스트 패턴(191)은 슬로프 구조를 갖는다.
상기 제2 전극 패드(180), 지지대(302), 제1 및 제2 연장 패드들(181a, 181b)의 상면은 상기 제1 포토 레지스트 패턴(191)으로부터 노출된다.
도 46 내지 도 48을 참조하면, 제3 단계는 상기 제2 전극 패드(180), 지지부(300), 제1 및 제2 연장 패드들(181a, 181b)을 포함하여 상기 제1 포토 레지스트 패턴(191) 상에 300Å이하의 금속층(182)을 증착한다. 상기 금속층(182)은 예컨대, Au일 수 있다.
도 49 내지 도 51을 참조하면, 제4 단계는 상기 금속층(182) 상에 AZ5014 포토 레지스트 층을 형성하고, 소프트 베이킹, 노광, 현상, 베이킹하여 제2 포토 레지스트 패턴(192)을 형성한다. 상기 제2 포토 레지스트 패턴(192)은 상기 제2 전극 패드(180), 제1 및 제2 연장 패드들(181a, 181b)이 형성된 영역 및 이들 사이의 영역의 금속층(182)을 노출시키는 패턴을 갖는다. 이때, 상기 제4 단계는 상기 제2 포토 레지스트 패턴(192)으로부터 노출된 상기 금속층(182)을 에칭하는 단계를 더 포함한다.
도 52 내지 도 54를 참조하면, 제5 단계는 노출된 제1 포토 레지스트 패턴(191), 상기 제2 전극 패드(180), 상기 지지부(300), 제1 및 제2 연장 패드들(181a, 181b) 상에 제2 및 제3 전극 연장부들(183a, 183b)을 형성한다.
상기 제2 및 제3 전극 연장부들(183a, 183b)은 E-Beam 증착 또는 진공 증착 또는 전기 도금 방법으로 형성될 수 있고, Ti/Au일 수 있다.
상기 제1 및 제2 포토 레지스트 패턴(도34의 191, 192)과, 이들 사이에 형성된 금속층(도34의 182)은 리프트-오프 공정을 통해서 모두 식각될 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(400)은 제2 도전형 반도체층(150) 상에 아치 형상의 제2 및 제3 전극 연장부들(183a, 183b)을 형성함으로써, 상기 제2 및 제3 전극 연장부들(183a, 183b)과 상기 제2 도전형 반도체층(150)이 접촉되는 영역을 줄여 광 추출을 향상시킬 수 있는 장점을 갖는다.
또한, 본 발명은 하부 금속패턴(301), 지지대(302), 제2 및 제3 전극 연결부들(183a, 183b)의 구성에 의해 상기 제2 도전형 반도체층(150)의 표면에 금속층/절연층/금속층으로 구성되는 캐패시터 소자를 집적화할 수 있다. 즉, 본 발명의 발광 다이오드 칩(110)은 캐패시터 용량을 증가시켜 외부 정전기로부터 안정적인 장점을 갖는다. 여기서, 본 발명의 발광 다이오드 칩(400)은 지지부(300)를 이용한 캐패시터를 한정하여 설명하고 있지만, 이에 한정하지 않고, 상기 제2 도전형 반도체층(150) 표면에 별도의 금속층/절연층/금속층의 캐패시터 소자를 형성할 수도 있다.
또한, 본 발명은 발광 다이오드 칩(400)의 설계에 따라 상기 제2 및 제3 전극 연장부들(183a, 183b)의 길이 변경에 따라 상기 제2 및 제3 전극 연장부들(183a, 183b)을 지지할 수 있는 지지부(300)가 더 구비되어 다양한 설계 변경이 가능한 장점을 갖는다.
이상에서, 본 발명의 다양한 실시예들 및 특징들에 대해 설명하였지만, 본 발명은 위에서 설명한 실시예들 및 특징들에 한정되는 것은 아니며, 본 발명의 사상을 벗어나지 않는 범위 내에서 다양하게 변형될 수 있다.
183a: 제2 전극 연결부 183b: 제3 전극 연결부
300: 지지부 301: 하부 금속패턴
302: 지지대
300: 지지부 301: 하부 금속패턴
302: 지지대
Claims (21)
- 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층부;
상기 제2 도전형 반도체층 상에 위치한 적어도 2 이상의 패드들; 및
상기 패드들을 연결하는 전극 연장부를 포함하고,
상기 제2 도전형 반도체층과 상기 전극 연장부는 일정 간격 이격된 발광 다이오드 칩. - 청구항 1에 있어서,
상기 제2 도전형 반도체층과 상기 전극 연장부 사이에는 공기층이 형성된 발광 다이오드 칩. - 청구항 1에 있어서,
상기 전극 연장부는 아치(arch) 형상을 갖는 발광 다이오드 칩. - 청구항 1에 있어서,
상기 패드들 사이에 위치하고, 상기 전극 연장부를 지지하는 지지부를 더 포함하는 발광 다이오드 칩. - 청구항 4에 있어서,
상기 지지부는 하부 금속패턴 및 유전율을 갖는 지지대를 포함하고, 상기 하부 금속패턴, 상기 지지대 및 상기 전극 연장부로 구성되는 캐패시터가 집적화된 발광 다이오드 칩. - 청구항 1에 있어서,
상기 패드들은,
상기 제2 도전형 반도체층의 일측 가장자리에 위치한 전극 패드;
상기 전극 패드로부터 제1 방향으로 이격된 제1 연결 패드들; 및
상기 제1 연결 패드들로부터 상기 제1 방향과 수직한 방향으로 일정 간격 이력된 제2 연결 패드들을 포함하는 발광 다이오드 칩. - 청구항 6에 있어서,
상기 전극 연장부는 상기 전극 패드와 상기 제1 연결 패드들 사이를 에어 브릿지(air bridge) 타입으로 연결하는 발광 다이오드 칩. - 청구항 6에 있어서,
상기 전극 연장부는 상기 제1 및 제2 연결 패드들 사이를 에어 브릿지 타입으로 연결하는 발광 다이오드 칩. - 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층부를 형성하는 단계;
상기 제2 도전형 반도체층 상에 패드들을 형성하는 단계; 및
상기 패드들 사이를 연결하는 단계를 포함하고,
상기 패드들 사이를 연결하는 단계는 상기 제2 도전형 반도체층으로부터 일정 간격 이격된 전극 연장부가 상기 패드들 사이에 형성되는 단계를 포함하는 발광 다이오드 칩의 제조방법. - 청구항 9에 있어서,
상기 패드들을 형성한 후에 상기 패드들의 상면이 노출되도록 상기 제2 도전형 반도체층 상에 제1 포토 레지스트 패턴을 형성하는 단계를 포함하는 발광 다이오드 칩의 제조방법. - 청구항 10에 있어서,
상기 제1 포토 레지스트 패턴은 슬로프 구조를 갖는 발광 다이오드 칩의 제조방법. - 청구항 10에 있어서,
상기 패드들의 상면 및 상기 제1 포토 레지스트 패턴 상에 금속층을 형성하는 단계를 포함하는 발광 다이오드 칩의 제조방법. - 청구항 12에 있어서,
상기 금속층은 300Å이하의 Au인 발광 다이오드 칩의 제조방법. - 청구항 10에 있어서,
상기 금속층 상에 제2 포토 레지스트 패턴을 형성하는 단계를 더 포함하는 발광 다이오드 칩의 제조방법. - 청구항 14에 있어서,
상기 제2 포토 레지스트 패턴은 상기 패드들이 형성된 영역 및 상기 패드들 사이의 영역의 상기 금속층을 노출시키는 패턴을 갖는 발광 다이오드 칩의 제조방법. - 청구항 15에 있어서,
상기 제2 포토 레지스트 패턴으로부터 노출된 상기 금속층을 에칭하는 단계를 더 포함하는 발광 다이오드 칩의 제조방법. - 청구항 9 있어서,
상기 패드들을 형성하는 단계는 상기 패드들 사이에 위치하여 상기 전극 연장부를 지지하는 지지부를 형성하는 단계를 더 포함하는 발광 다이오드 칩의 제조방법. - 청구항 17 있어서,
상기 지지부는 하부 금속패턴 및 지지대를 더 포함하고, 상기 하부 금속패턴은 상기 패드들 형성시에 동시에 형성되는 발광 다이오드 칩의 제조방법. - 청구항 17 있어서,
상기 지지대는 상기 전극 연장부의 하면과 면접촉되는 발광 다이오드 칩의 제조방법. - 청구항 15에 있어서,
상기 전극 연장부는 상기 제2 포토 레지스트 패턴으로부터 노출된 상기 금속층 상에 전기 도금되는 단계를 더 포함하는 발광 다이오드 칩의 제조방법. - 청구항 20에 있어서,
상기 제2 포토 레즈스트 패턴, 상기 제2 포토 레지스트 패턴 하부에 위치한 상기 금속층 및 상기 제1 포토 레지스트 패턴이 순차적으로 식각되는 단계를 더 포함하는 발광 다이오드 칩의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130068331A KR20140145773A (ko) | 2013-06-14 | 2013-06-14 | 발광 다이오드 칩 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130068331A KR20140145773A (ko) | 2013-06-14 | 2013-06-14 | 발광 다이오드 칩 및 이의 제조방법 |
Publications (1)
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| KR20140145773A true KR20140145773A (ko) | 2014-12-24 |
Family
ID=52675410
Family Applications (1)
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| KR1020130068331A KR20140145773A (ko) | 2013-06-14 | 2013-06-14 | 발광 다이오드 칩 및 이의 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20140145773A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190124867A (ko) * | 2018-04-27 | 2019-11-06 | 삼성전자주식회사 | 반도체 발광소자 |
-
2013
- 2013-06-14 KR KR1020130068331A patent/KR20140145773A/ko not_active Application Discontinuation
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