CN111477647A - 发光元件及其制造方法 - Google Patents

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纪喨胜
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王心盈
叶慧君
沈建赋
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Abstract

本发明公开一种发光元件及其制造方法，该发光元件包含：基板，包含上表面；第一发光单元以及第二发光单元，分别位于上表面上，其中第一发光单元及第二发光单元分别包含下部半导体层以及上部半导体层；以及导电结构，电连接第一发光单元及第二发光单元；其中，第一发光单元的下部半导体层包含：第一上表面未被上部半导体层所覆盖，以及第一侧壁；其中第一侧壁包含第一子侧壁以及第二子侧壁，第一子侧壁与第一上表面的内夹角为钝角，且第二子侧壁与上表面的内夹角为钝角。

Description

发光元件及其制造方法
技术领域
本发明涉及一种发光元件，更详言之，是涉及一种具有提高发光效率的发光元件。
背景技术
固态发光元件中的发光二极管(LED)具有具低耗电量、低产热、寿命长、体积小、反应速度快以及良好光电特性，例如具有稳定的发光波长等特性，故已被广泛的应用于家用装置、照明装置、指示灯及光电产品等。随着光电技术的发展，固态发光元件在发光效率、操作寿命以及亮度方面有相当大的进步。
现有的发光二极管芯片包含一基板、一n型半导体层、一活性层及一p型半导体层形成于基板上、以及分别形成于p型/n型半导体层上的p、n-电极。当通过电极对发光二极管芯片通电，且在一特定值的顺向偏压时，来自p型半导体层的空穴及来自n型半导体层的电子在活性层内结合以放出光。
高压发光二极管芯片，是在单一基板上，将发光二极管芯片面积分割成多个发光单元之后串联而成。相较于传统单颗发光二极管芯片，在相同芯片尺寸下，高压发光二极管芯片可在低电流高电压下工作，且具有较大输出功率。高压发光二极管芯片能够依照不同输入电压的需求而决定其发光单元数量与大小等，并可针对每个发光单元加以优化，具有能操作在高电压下、体积小、对封装及光学设计具有极佳的运用弹性等优点。然而，现有技术中，单一基板上多个发光单元所发出的光，可能会被排列在相邻的发光单元或其间的各层材料所吸收，导致出光效率不佳。
发明内容
本发明公开一种发光元件，包含：一基板，包含一上表面；一第一发光单元以及一第二发光单元，分别位于上表面上，其中第一发光单元及第二发光单元分别包含一下部半导体层以及一上部半导体层；以及一导电结构，电连接第一发光单元及第二发光单元；其中，第一发光单元的下部半导体层包含：一第一上表面未被上部半导体层所覆盖，以及一第一侧壁；其中第一侧壁包含一第一子侧壁以及一第二子侧壁，第一子侧壁与第一上表面的内夹角为一钝角，且第二子侧壁与上表面的内夹角为一钝角。
本发明公开一种发光元件，包含：一基板，包含一上表面；一第一发光单元以及一第二发光单元，分别位于上表面上，其中第一发光单元及第二发光单元分别包含一下部半导体层以及一上部半导体层；以及一导电结构，电连接第一发光单元及第二发光单元；其中，第一发光单元的下部半导体层包含：一第一侧壁，位于发光元件的一周围区域；其中第一侧壁与上表面的内夹角为一钝角，且第一侧壁由侧视观之为一类平行四边形，类平行四边形包含一对对角，其中此对角包含一第一锐角以及一第二锐角。
附图说明
图1为本发明一实施例的发光元件1的上视图；
图2A至图2C为本发明一实施例的发光元件1的截面图；
图2D为本发明一实施例的发光元件1的局部上视放大图；
图3为本发明一实施例的发光元件1的扫描电子显微影像(Scanning ElectronMicroscope；SEM)图；
图4为本发明一实施例的发光元件的局部截面放大图；
图5A为本发明一实施例的发光元件1的局部立体结构示意图；
图5B为本发明一实施例的发光元件的局部立体结构示意图；
图6A至图6H为本发明一实施例的发光元件的制造方法的示意图；
图7为本发明另一实施例的发光元件的制造方法的示意图；
图8为本发明一实施例的发光元件3的上视图；
图9A至图9B为本发明一实施例的发光元件3的截面图；
图10A至图10C为本发明一实施例的发光元件3的制造方法的示意图。
符号说明
1、3 发光元件
8 保护层
10 基板
10a 上表面
12 半导体叠层
12a 上部半导体层
12b 下部半导体层
121 第一半导体层
121a 上表面
122 第二半导体层
123 活性层
13 切割线
17 激光
18 透明导电层
20 第一电极
201 第一焊盘电极
202 第一延伸电极
22、22a-22f 发光单元
23 绝缘层
23a 中间部
23b 岛状部
23c 延伸部
27 激光
28 平台区
30 第二电极
301 第二焊盘电极
302 第二延伸电极
36 沟槽
230a 第一绝缘部
230b 第二绝缘部
60 连接电极
E1 第一下边缘
E2 第二下边缘
E1’ 第一上边缘
E2’ 第二上边缘
Eax、Eay、Ebx、Eby、Ecx、Edx、Eex、Eey、Efx、Efy 外围边缘
L 延长线
P 图案化结构
S1 第一侧壁
S11 第一子侧壁
S12 第二子侧壁
S2 第二侧壁
SU 上部侧壁
SX 夹面
θ1-θ3 夹角
具体实施方式
本发明的实施例会被详细地描述，并且绘制于附图中，相同或类似的部分会以相同的标号在各附图中说明出现。
本发明一些实施例可配合附图一并理解，本发明实施例的附图也被视为本发明实施例说明的一部分。需了解的是，本发明实施例的附图并未以实际装置及元件的比例绘示。在附图中可能夸大实施例的形状与厚度以便清楚表现出本发明实施例的特征。此外，附图中的结构及装置是以示意的方式绘示，以便清楚表现出本发明实施例的特征。
图1是本发明第一实施例中所揭示的一发光元件1；图2A为图1中沿A-A’线段的截面图；图2B为图1中沿B-B’线段的截面图；图2C为图1中沿C-C’线段的截面图；以及图2D为图1中区域R的局部放大图。
发光元件1包含一基板10，以及分开设置于基板10的上表面10a的多个发光单元22(22a-22f)，彼此之间以沟槽36相隔分离，且各发光单元22分别包含一半导体叠层12。导电结构形成在相邻的发光单元22之间和各发光单元22上，且将各发光单元22电连接，以形成串联式发光单元阵列。
基板10可以是一成长基板，包括用于生长磷化镓铟(AlGaInP)的砷化镓(GaAs)基板、及磷化镓(GaP)基板，或用于生长氮化铟镓(InGaN)或氮化铝镓(AlGaN)的蓝宝石(Al2O3)基板，氮化镓(GaN)基板，碳化硅(SiC)基板、及氮化铝(AlN)基板。基板10包含一上表面10a平行于图1中的xy平面。基板10可以是一图案化基板，即，基板10在其上表面10a上具有图案化结构P。在一实施例中，图案化结构P通过机械研磨、干式蚀刻或湿式蚀刻等方式，部分蚀刻基板10的上表面所形成。在另一实施例中，图案化结构P通过在基板10的上表面10a上，形成一不同于基板10的材料层，再将此材料层图案化所形成。图案化结构P可包含：具有三角形(或多角形)底面的平台结构或角锥状结构、半球形结构、圆锥状结构或多角形结构(polygonal structure)等。从半导体叠层12发射的光可以被基板10的图案化结构P所折射，从而提高发光元件的亮度。此外，图案化结构P减缓或抑制了基板10与半导体叠层12之间因晶格不匹配而导致的错位，从而改善半导体叠层12的外延品质。在另一实施例中，图案化结构P为自基板10的上表面10a向基板内延伸的凹陷结构(图未示)，凹陷结构的图案可为角锥状、半球形、圆锥状或多角形等。
在本发明的一实施例中，可以通过有机金属化学气相沉积(MOCVD)、分子束外延法(MBE)、氢化物气相外延(HVPE)或离子镀，例如溅镀或蒸镀等方式，在基板10上形成半导体叠层12。
半导体叠层12包括依序形成在基板10上的一缓冲结构(图未示)、一第一半导体层121、一活性层123和一第二半导体层122。缓冲结构可减小上述的晶格不匹配并抑制错位，从而改善外延品质。缓冲层的材料包括GaN、AlGaN或AlN。在一实施例中，缓冲结构包括多个子层(图未示)。子层包括相同材料或不同材料。在一实施例中，缓冲结构包括两个子层，其中第一子层的生长方式为溅镀，第二子层的生长方式为MOCVD。在一实施例中，缓冲层另包含第三子层。其中第三子层的生长方式为MOCVD，第二子层的生长温度高于或低于第三子层的生长温度。在一实施例中，第一、第二及第三子层包括相同的材料，例如AlN。在本发明的一实施例中，第一半导体层121和第二半导体层122，例如为包覆层(cladding layer)或局限层(confinement layer)，具有不同的导电型态、电性、极性或用于提供电子或空穴的掺杂元素。例如，第一半导体层121是n型半导体，以及第二半导体层122是p型半导体。活性层123形成于第一半导体层121与第二半导体层122之间。电子与空穴在电流驱动下在活性层123中结合，将电能转换成光能以发光。可通过改变半导体叠层12中一个或多个层别的物理特性和化学组成，来调整发光元件1或半导体叠层12所发出的光的波长。
半导体叠层12的材料包括AlxInyGa(1-x-y)N或AlxInyGa(1-x-y)P的III-V族半导体材料，其中0≤x，y≤1；x+y≤1。根据活性层的材料，当半导体叠层12的材料是AlInGaP系列时，可以发出波长介于610nm和650nm之间的红光或波长介于550nm和570nm之间的黄光。当半导体叠层12的材料是InGaN系列时，可以发出波长介于400nm和490nm之间的蓝光或深蓝光或波长介于490nm和550nm之间的绿光。当半导体叠层12的材料是AlGaN系列时，可以发出波长介于400nm和250nm之间的UV光。活性层123可以是单异质结构(single heterostructure；SH)、双异质结构(double heterostructure；DH)、双面双异质结构(double-side doubleheterostructure；DDH)、多重量子阱(multi-quantum well；MQW)。活性层123的材料可以是i型、p型或n型半导体。
各发光单元的半导体叠层12包含一平台区28，平台区28的形成，是经由从半导体叠层12的上表面向下移除部分的第二半导体层122和活性层123，直到第一半导体层121的上表面121a露出。在后续制作工艺中，平台区28上将形成导电结构。由侧视观之，平台区28的延长线L(及延长面)以上的半导体叠层12称为一上部半导体层12a，延长线L以下的半导体叠层12称为一下部半导体层12b。上部半导体层12a包含第二半导体层122及活性层123。在一实施例中，上部半导体层12a更包含部分的第一半导体层121。下部半导体层12b包含第一半导体层121的全部或另一部分以及缓冲结构。在一实施例中，各发光单元22中部分的平台区28环绕其第二半导体层122和活性层123。
沟槽36位于任两相邻的发光单元22之间，其底部为基板10的上表面10a，其侧壁为两相邻发光单元22的半导体叠层12的侧壁。在一实施例中，当基板10为图案化基板时，图案化结构P位于沟槽10的底部；在一实施例中，当基板10为图案化基板时，图案化结构P环绕所有发光单元22的周围。
一绝缘层23设置各发光单元22上，以及在沟槽36内，并覆盖基板10的上表面10a及图案化结构P，并延伸至发光单元22的半导体叠层12的侧壁和上表面。本实施例中，绝缘层23包含在串联式阵列的末端发光单元22f的平台区28上的第一绝缘部230a，在起始发光单元22a的第二半导体层122上的第二绝缘部230b、沟槽36上的中间部23a、岛状部23b以及延伸部23c。在一实施例中，如图2A所示，中间部23a覆盖发光单元22a的下部半导体层12b侧壁S2、基板10的上表面10a以及发光单元22b半导体叠层12的侧壁S2。在另一实施例中，中间部23a覆盖部分沟槽36，且中间部23a未覆盖发光单元22a的下部半导体层12b侧壁S2或仅覆盖发光单元22a的下部半导体层12b的部分侧壁S2。岛状部23b形成于发光单元22a中第一半导体层121的上表面121a(即，平台区28)，以及延伸部23c形成于发光单元22b中第二半导体层122的上表面。如图1所示，岛状部23b可包含单一个或多个岛状；延伸部23c延伸自中间部23a。在另一实施例中，绝缘层23不具有岛状部23b。在另一实施例中，绝缘层23不具有延伸部23c。在另一实施例中，第一绝缘部230a可以省略。
绝缘层23的材料包括透明绝缘材料，例如氧化硅、氮化硅、氧氮化硅、氧化钛、氧化铝或上述材料的组合或叠层。绝缘层23可以是单层或是多层所形成的堆叠；在一实施例中，绝缘层23包含单一或多个绝缘层对的堆叠，每一绝缘层对包含两子层，两子层由两种不同绝缘材料构成，绝缘层23为分布式布拉格反射器(DBR,distributed Bragg reflector)。
在一实施例中，第一绝缘部230a、第二绝缘部230b、中间部23a、岛状部23b以及延伸部23c是在同一道制作工艺中完成。例如，形成一透明绝缘材料于发光元件1的上表面，接着例如以显影蚀刻等方式将其图案化，形成第一绝缘部230a、第二绝缘部230b、中间部23a、岛状部23b以及延伸部23c。在一实施例中，第一绝缘部230a、第二绝缘部230b、中间部23a、岛状部23b以及延伸部23c具有相同的材料、及/或大致上相同的厚度。在一实施例中，第一绝缘部230a、第二绝缘部230b、中间部23a、岛状部23b以及延伸部23c是在不同道制作工艺中完成。例如，第一绝缘部230a及第二绝缘部230b是于同一道制作工艺完成，中间部23a、岛状部23b以及延伸部23c是于另一道制作工艺完成。在一实施例中，第一绝缘部230a、第二绝缘部230b、中间部23a、岛状部23b以及延伸部23c具有不同材料，例如第一绝缘部230a、第二绝缘部230b具有相同的材料，中间部23a、岛状部23b以及延伸部23c具有另一相同的材料。在一实施例中，第一绝缘部230a、第二绝缘部230b、中间部23a、岛状部23b以及延伸部23c具有不同叠层结构，例如第一绝缘部230a、第二绝缘部230b为多层所形成的堆叠，中间部23a、岛状部23b以及延伸部23c具有单层结构。
在一实施例中，第二绝缘部230b包含一开口，暴露出发光单元22a的第二半导体层122的上表面。在另一实施例中，第二绝缘部230b包含多个分开的岛状结构(图未示)位于发光单元22a的第二半导体层122上，彼此分开的岛状结构之间即为发光单元22a的第二半导体层122的上表面。
透明导电层18覆盖各发光单元22的第二半导体层122的上表面，与第二半导体层122电性接触。本实施例中，透明导电层18同时覆盖绝缘层23的延伸部23c、以及第二绝缘部230b。透明导电层18可以是金属或是透明导电材料，其中金属可选自具有透光性的薄金属层，透明导电材料对于活性层123所发出的光线为透明，包含铟锡氧化物(ITO)、氧化铝锌(AZO)、氧化镓锌(GZO)、或铟锌氧化物(IZO)等材料。在一实施例中，透明导电层18同样具有开口，对应于第二绝缘部230b的开口。
导电结构形成在发光单元22和沟槽36上。导电结构包含发光单元上的第一电极20、第二电极30以及形成在两个相邻的发光单元22(例如，22a和22b、22b和22c、22c和22d、22d和22e，22e和22f)之间的连接电极60。导电结构的材料包含金属，例如铬(Cr)、钛(Ti)、金(Au)、铝(Al)、铜(Cu)、锡(Sn)、镍(Ni)、铑(Rh)或铂(Pt)等金属或上述材料的合金或叠层。
参照图1及图2B，在发光单元22f上，第一电极20形成在其第一半导体层121上，包含第一焊盘电极201与延伸自第一焊盘电极201的第一延伸电极202。第一电极20与第一半导体层121电连接，并位于第一绝缘部230a之上。在其他各发光单元上，同样设有第一延伸电极202与其第一半导体层121电连接。在发光单元22a上，第二电极30形成在透明导电层18上，与透明导电层18及第二半导体层122电连接，包含第二焊盘电极301与延伸自第二焊盘电极301的第二延伸电极302。在其他各发光单元上，同样设有第二延伸电极202与其第二半导体层122电连接。在本实施例中，第二焊盘电极301的位置对应于第二绝缘部230b的开口及透明导电层18的开口上，并经由这些开口，与第二半导体层122接触。连接电极60形成在绝缘层23的中间部23a上，连接一个发光单元上的第一延伸电极202和相邻发光单元上的第二延伸电极302，使发光单元22形成串联式发光单元阵列。在本实施例中，由上视观之，连接电极60的最大宽度比第一延伸电极202和第二延伸电极302的宽度大。连接电极60在与第一延伸电极202和第二延伸电极302相连接的部位，相较于连接电极60在沟槽36内的宽度，其自沟槽36向半导体叠层12的方向具有一渐缩的宽度。
在另一实施例中，连接电极60连接两相邻发光单元22上的第一延伸电极202，及/或连接电极60连接两相邻发光单元22上的第二延伸电极302，使发光单元22形成并联、串联或是串并联等不同的发光单元阵列。
发光单元22a上的第二焊盘电极301和发光单元22f上的第一焊盘电极201，在发光元件1操作上将用以打线，和外部电子元件或电源形成电连接。前述第一绝缘部230a及第二绝缘部230b的作用，是防止电流直接经过焊盘电极流入半导体叠层12，而使电流经由其上方的延伸电极202、302及透明导电层18扩散。同样地，绝缘层23的延伸部23c沿着第二延伸电极302设置，并位于第二延伸电极302下方，防止经由第二延伸电极302所传导的电流直接流入半导体叠层12，而是经由绝缘层23上方的透明导电层18扩散。因此在此实施例中，绝缘层23的延伸部23c也具有电流阻挡的作用。绝缘层23的岛状部23b沿着第一延伸电极202间隔地设置在第一延伸电极202下方，同样具有电流阻挡的作用，第一延伸电极202因此通过岛状部23b之间的间隙，间隔地与第一半导体层121接触，使电流均匀分布。
如图2A～图2C所示，各发光单元22的下部半导体层12b包含了未被连接电极60及绝缘层23所覆盖的第一侧壁S1，以及在连接电极60及绝缘层23的中间部23a下方的第二侧壁S2。各发光单元22的上部半导体层12a的侧壁，标示为上部侧壁SU。在具有串联式发光单元阵列的发光元件1中，两相邻发光单元22之间是通过沟槽36达成电性分离，再利用跨越沟槽36的导电结构，电连接彼此分离的发光单元22。然而，由于沟槽36的高深宽比使得导电结构在制造过程中不易均匀覆盖于沟槽36上，而易形成断裂造成损坏。因此，为了要确保相邻发光单元22之间电连接的可靠度，连接电极60及绝缘层中间部23a必须良好地附着及覆盖于半导体叠层12侧壁上；因此，第二侧壁S2与基板10的上表面10a的内夹角θ2为一锐角，上部侧壁SU与基板10的上表面10a的内夹角(未标示)为一锐角。在一实施例中，θ2小于80度；在另一实施例中，θ2介于20至80度。此外，如图2A～图2C所示，各发光单元22中的第一侧壁S1，与基板10的上表面10a的内夹角θ1为一钝角。在一实施例中，θ1介于100至160度。
如图1、图2A至2D所示，各发光单元22由上视观之呈矩形且分别具有四个边缘，其中多个第一侧壁S1及至少一第二侧壁S2位于四个边缘上。在一实施例中，其中一个第一侧壁S1与第二侧壁S2位于一个发光单元22中的同一边缘上，且另一或多个第一侧壁S1位于第二侧壁S2所在边缘以外的边缘上。在另一实施例中，由上视观之，以任一发光单元，第二侧壁S2沿其所在边缘延伸的长度实质上等同于其所位于的一个边缘的长度，而第一侧壁S1仅位于第二侧壁S2所在边缘以外的边缘上。
在一实施例中，由图1及图2D上视观之，第二侧壁S2沿发光单元22的所在边缘延伸的长度等于或大于绝缘层中间部23a沿发光单元22的所在边缘延伸的长度，例如，大于10μm。如此一来，可确保绝缘层23适形地附着及覆盖于半导体叠层12侧壁上。
图3显示第一实施例中，半导体叠层12侧壁的扫描电子显微影像(ScanningElectron Microscope；SEM)。基板10的上表面10a上具有图案结构P，第一侧壁S1的整体表面呈不平整。更详言之，第一侧壁S1具有凹凸起伏的不平整状。
图4是本发明第二实施例的发光元件中，半导体叠层12侧壁的截面局部放大图。第二实施例与第一实施例的发光元件1的结构相似，差别在于，第一侧壁S1包含一第一子侧壁S11，与第一半导体层121的上表面121a相连，以及一第二子侧壁S12位于第一子侧壁S11与基板10之间。第一子侧壁S11与第一半导体层121的上表面121a的内夹角θ3为一钝角，第二子侧壁S12与基板上表面10a的内夹角θ1为一钝角。在第二实施例中，具有多个子侧壁的第一侧壁S1，可让光在经过折射及/或反射后，由第一侧壁S1被摘出。
在一实施例中，第一子侧壁S11与第二子侧壁S12的内夹角(未标示)大于或等于90度。
在一实施例中，θ3大于或等于90度；在一实施例中，θ3介于100至160度。其中，由侧视观之，第二子侧壁S12的长度大于第一子侧壁S11。
在一实施例中，基板上表面10a具有图案结构P时，第二子侧壁S12的整体表面呈不平整。更详言之，第二子侧壁S12具有凹凸起伏的不平整状。在一实施例中，基板上表面10a具有图案结构P时，第二子侧壁S12的整体表面呈不平整且第一子侧壁S11的整体表面呈平整。在一实施例中，第二子侧壁S12的表面粗糙度大于第一子侧壁S11的表面粗糙度。
为了清楚表示两相邻发光单元22之间的半导体叠层12的相对关系，图5A为由图1中X1方向所显示的立体结构示意图。在图5A中，仅绘示发光单元22e和22f的半导体叠层12；图案化结构P、绝缘层23、连接电极60、第一延伸电极202、第二延伸电极302和透明导电层18等元件在本图中省略。如图5A所示，发光单元22e和22f相邻，其间以沟槽36相隔。在其面对面的边缘上，分别同时具有第一侧壁S1及第二侧壁S2。第一侧壁S1及第二侧壁S2分别具有第一下边缘E1及第二下边缘E2；其中，第二下边缘E2比第一下边缘E1更靠近其所相邻的发光单元。由上视观之时，如图2D所示，绝缘层23下方沟槽36的底宽W2为两相邻发光单元22第二侧壁S2的第二下边缘E2之间的距离。如图5A所示沟槽36其他部分的底宽W1为两相邻发光单元22第一侧壁S1的第一下边缘E1之间的距离；其中底宽W2小于底宽W1。此外，图5A所绘示的第一侧壁S1的第一上边缘E1’及第二侧壁S2的第二上边缘E2’，两者相连接且形成一直线。在另一实施例中，两者并非相接成一直线，亦即两上边缘并非切齐于同一平面，第二上边缘E2’朝y轴方向外凸，比第一上边缘E1’更靠近其所相邻的发光单元。
此外，位于两个相邻第二侧壁S2之间的图案化结构P，与基板10上其他区域的图案化结构P，具有不同的尺寸及/或不同的形貌。例如，位于两个相邻第二侧壁S2之间或绝缘层23的中间部23a正下方的图案化结构P呈圆锥状或半球状，而其他区域的图案化结构P，例如位于两相邻发光单元第一侧壁S1之间的图案化结构P呈角锥状、多角形、四面体、或具有多角形底面的平台结构等。
此外，下部半导体层12b侧壁包含一夹面Sx位于第一侧壁S1及第二侧壁S2之间的下方两侧。由侧视观之，夹面Sx呈一三角形状，三角形的底边与基板上表面10a相连。与基板上表面10a形成锐角内夹角的第二侧壁S2可确保相邻发光单元22之间电连接的可靠度；与基板上表面10a形成钝角内夹角的第一侧壁S1可降低光在半导体叠层内发生内部全反射，有利于将光从半导体叠层12摘出，提高发光元件1的光摘出效率。当连接电极60为遮光材料，例如非透明金属时，在第二侧壁S2上被连接电极60所遮蔽的光可经过反射及/或折射，从夹面Sx被摘出，增加发光元件1的光摘出效率。
当多个发光单元的间距过近时，半导体叠层12所发出的光可能会被排列在相邻的发光单元或其间的各层材料所吸收，导致出光效率不佳。因此，在一实施例中，沟槽36的最小底宽大于5μm；更详言之，两相邻发光单元中面对彼此的两第二侧壁S2的第二下边缘E2的间距W2，应大于5μm。
同样地，图5B为第二实施例的发光元件中，由X1方向所显示的立体结构示意图。与图5A的差别在于，图5B中第一侧壁S1包含第一子侧壁S11，与第一半导体层121的上表面121a相连，以及一第二子侧壁S12位于第一子侧壁S11与基板10之间。
以上实施例以图1中A-A’截面、B-B’截面以及C-C’截面来说明；然而，本发明所属技术领域中具有通常知识者可通过本发明所揭示的内容，理解各发光单元22半导体叠层侧壁结构。例如，发光单元22c与22f之间相邻的半导体叠层侧壁，以及发光单元22a与22d之间相邻的半导体叠层侧壁，因无设置任何绝缘层23及连接电极60，这两相邻半导体叠层侧壁应如图2C中所显示的相邻半导体叠层侧壁，形成有第一侧壁S1。例如，各发光单元22中靠近发光元件1外围的半导体叠层侧壁，应如图2C中所显示最左方及最右方的半导体叠层侧壁，形成有第一侧壁S1。
图6A～图6H显示本发明一实施例发光元件的制造方法。首先，如图6A所示，在基板10上形成半导体叠层12，于本实施例中，为方便表示，制造方法中的基板与最后发光元件的基板都以相同符号表示。于本制造方法中的基板10包含一晶片(wafer)或者具有一足够面积供后续制作工艺实施的一载体；基板10及形成于其上的半导体叠层12构成一半导体晶片；接着，如图6B所示，移除部分的半导体叠层12直至基板上表面10a露出，形成沟槽36，以及移除部分的半导体叠层12直至第一半导体层121的上表面121a露出，形成平台区28。沟槽36将半导体叠层12分隔成多个区域，定义出多个发光单元22。接着，在所有发光单元22、沟槽36及基板上表面10a上形成保护层8。在一实施例中，保护层8的厚度约为
Figure BDA0001956559120000121
其材料可选自氧化硅、氮化硅或其组合。保护层8可以通过化学气相沉积(CVD)、原子层沉积法(atomic layer deposition，ALD)或旋涂(spin-coating)法形成。
接着，如图6C及图6D所示，利用光刻蚀刻等方式，形成保护层开口。图6C及图6D分别显示图1中B-B’及C-C’截面的中间制作工艺步骤。保护层开口沿着各发光单元22的边缘以及沟槽36设置，除了发光单元22边缘上欲形成连接电极60及绝缘层23的部位。意即，在发光单元22边缘上欲形成连接电极60及绝缘层23的部位，不具有保护层开口。
接着，如图6E及图6F所示，实施一半导体叠层侧壁蚀刻步骤。图6E及图6F分别显示图1中B-B’及C-C’截面的中间制作工艺步骤。在一实施例中，蚀刻步骤采用湿式蚀刻，以移除保护层开口中下部半导体层12b的一部分，形成第一侧壁S1。在另一实施例中，蚀刻步骤还包含蚀刻保护层开口中基板上表面10a的图案化结构P。在一实施例中，蚀刻溶液可选自硫酸、磷酸、盐酸、氢氟酸或其组合。在一实施例中，在第一侧壁S1形成后，可对第一侧壁S1进行一粗糙化步骤。例如，以氢氧化钾蚀刻第一侧壁S1，使第一侧壁S1形成粗糙结构。在一实施例中，在蚀刻后，被保护层8所覆盖的图案化结构P，和未被保护层8所覆盖的图案化结构P具有不同的尺寸及/或不同的形貌。例如，被保护层8所覆盖的图案化结构P呈圆锥状或半球状；而在蚀刻后，未被保护层8所覆盖的图案化结构P的图案呈角锥状、多角形、四面体、或具有多角形底面的平台结构等。第一侧壁S1与基板上表面10a的内夹角θ1的角度可由蚀刻溶液的成分、蚀刻时间和温度达到控制。
接着，如图6G及图6H所示，将保护层8移除。图6G及图6H分别显示图1中B-B’及C-C’截面的中间制作工艺步骤。在保护层8移除后，再进行绝缘层、透明导电层、导电结构等制作步骤(图未示)。最后，再将各发光元件分割开，各发光元件包含多个串接而成发光单元22。例如，用激光17照射基板10的背面，使得基板10内部形成变质区(图未示)，再自变质区沿着基板晶面形成裂痕将各发光元件分割开来。各发光单元22的下部半导体层12b包含第一侧壁S1，以及在后续制作工艺中将在其上方形成连接电极60及绝缘层23的第二侧壁S2。
在一实施例中，如图7所示，保护层8并非完全移除，而是保留保护层8并对其进行光刻蚀刻等制作工艺，使其图案化并形成绝缘层23，再进行透明导电层、导电结构等制作步骤(图未示)。
在一实施例中，通过调整保护层开口的宽度及/或蚀刻前沟槽36的宽度，搭配前述不同的蚀刻条件，可得到如第一实施例中的第一侧壁S1，或是如第二实施例中具有多个子侧壁的第一侧壁S1。
图8是本发明第三实施例中所揭示的一发光元件3；图9A为图8中沿A-A’线段的截面图；图9B为图8中沿B-B’线段或C-C’线段的截面图。
第三实施例的发光元件3与第一实施例的发光元件1的结构相似，差别在于，与基板上表面10a的内夹角为钝角的第一侧壁S1，仅设置于发光元件3外围的半导体叠层12侧壁上。更详言之，第一侧壁S1仅设置于发光元件3中排列于外围的发光单元22的外围边缘上，而不设置于任两相邻发光单元22之间的相邻边缘上。以本实施例而言，发光元件3的发光单元22以3×2的二维矩阵排列，发光单元22a-22f都为外围发光单元。第一侧壁S1设置在发光单元22a-22f的外围边缘Eax、Edx、Eex、Eey、Efy、Efx、Ecx、Ebx、Eby及Eay上；与基板上表面10a的内夹角为锐角的第二侧壁S2设置于任两相邻发光单元22(22a-22f)之间的相邻边缘上。
由图9A及图9B可知，发光单元22a与发光单元22e沿A-A’的截面结构，或由图8中的Y2方向观察时，其下部半导体层12b呈一类平行四边形或平行四边形。类平行四边形包含了一对平行的对边以及一对角度不相等的锐角对角，这两个锐角对角使得类平行四边形的另一对对边不平行。如图9A所示，发光元件22a中：位于外围边缘Eay的第一侧壁S1与基板上表面10a的内夹角θ1为一钝角且与下部半导体层12b上表面的内夹角θ3为一锐角；位于外围边缘Eax的第一侧壁S1与基板上表面10a的内夹角θ1为一钝角，且由Y2方向观察时，第一侧壁S1呈类平行四边形或平行四边形；以及发光元件22a中面对发光单元22d及22b的下部半导体层12b侧壁，为与基板上表面10a的内夹角θ2为一锐角的第二侧壁S2。也就是说，第一侧壁S1设置于发光单元22a的两个外围边缘Eax和Eay上，第二侧壁S2设置于发光单元22a的其余两个边缘上。
由图8中的Y2方向观察，当θ3与θ2实质相等时，发光单元22a的下部半导体层12b呈平行四边形。当θ3与θ2不相等时，发光单元22a的下部半导体层12呈类平行四边形。在一实施例中，θ3与θ2的差值小于40度。发光单元22e的下部半导体层12b包含与发光单元22a的下部半导体层12b同样的结构。
如图9A所示，发光元件22d中：面对发光单元22a、22c及22e的下部半导体层12b的侧壁，为与基板上表面10a的内夹角为锐角的第二侧壁S2。发光单元22d与沿A-A’的截面结构，或由图8中的Y2方向观察时，其下部半导体层12b呈正梯形。正梯形的两底角的角度，即发光单元22d中两个θ2，可为相等或是不相等。发光单元22d外围边缘Edx上的第一侧壁S1，与基板上表面10a的内夹角为钝角，且由Y2方向观察时，第一侧壁S1呈正梯形。也就是说，第一侧壁S1设置于发光单元22d的外围边缘Edx上，第二侧壁S2设置于发光单元22d的其余的三个边缘上。
图9B显示图8中沿B-B’或C-C’线段的截面图。由图9B可知，发光单元22f与发光单元22e沿B-B’的截面结构，或由图8中的X1方向观察时，发光单元22f与发光单元22e的下部半导体层12呈类平行四边形或平行四边形。发光元件22f中：位于外围边缘Efx的第一侧壁S1与基板上表面10a的内夹角θ1为一钝角且与下部半导体层12b上表面的内夹角θ3为一锐角；以及与发光单元22e相邻的第二侧壁S2与基板上表面10a的内夹角θ2为一锐角。
由图8中的X1方向观察，当θ3与θ2实质相等时，发光单元22e及22f的下部半导体层12b呈平行四边形。当θ3与θ2不相等时，发光单元22e及22f的下部半导体层12呈类平行四边形。在一实施例中，θ3与θ2的差值小于40度。同样地，由X1相反方向观察发光单元22a与22b，也具有如同上述的结构，因此不再赘述。
发光单元22c的下部半导体层12b包含与发光单元22d同样的结构，发光单元22b的下部半导体层12b包含与发光单元22a同样的结构。
在一实施例中，如同前述的发光元件1，第一侧壁S1的表面为不平整状。
发光元件3的各发光单元22中，面对其相邻发光单元22的下部半导体层12b侧壁为与基板上表面10a形成锐角内夹角的第二侧壁S2，且连接电极60设置于这些第二侧壁S2上，可确保相邻发光单元22之间电连接的可靠度；位于发光元件3外围边缘的下部半导体层12b侧壁为与基板上表面10a形成钝角内夹角的第一侧壁S1，可降低光在半导体叠层内发生内部全反射，有利于将光从半导体叠层12摘出，提高发光元件3的光摘出效率。
在本实施例中，发光元件3中发光单元22的排列方式及个数并不限于3×2的二维矩阵排列。发光元件3可以包含单行的发光单元串列、2×2的发光单元矩阵，或是3×2以上的发光单元矩阵。此外，各行的发光单元个数或各列的发光单元个数可以是相等或不相等。在一实施例中，当发光元件3为单行的发光单元串列、且每个发光单元为矩形时，在串列起始端与末端的发光单元中，与基板上表面10a的内夹角为钝角的第一侧壁S1设置于发光单元的三个边缘上；与基板上表面10a的内夹角为锐角的第二侧壁S2设置于发光单元的其余的一个边缘上。在另一实施例中，当发光元件3包含3×3以上的发光单元矩阵、且每个发光单元为矩形时，其中至少有一个发光单元的四个边缘上，都为与基板上表面10a的内夹角为锐角的第二侧壁S2。
在本实施例中，第一侧壁S1也可以如图4所示，包含第一子侧壁S11，与第一半导体层121的上表面121a相连，以及第二子侧壁S12位于第一子侧壁S11与基板10之间。第一子侧壁S11与第一半导体层121的上表面121a的内夹角θ3为一钝角，第二子侧壁S12与基板上表面10a的内夹角θ1为一钝角。
图10A～图10C显示本发明一实施例发光元件3的制造方法。图10A显示图8中A-A’截面的中间制作工艺步骤。首先，如图10A所示，同前一实施利所述，在基板10上形成半导体叠层12，以形成一半导体晶片；接着，移除部分的半导体叠层12直至基板上表面10a露出，形成沟槽36，以及移除部分的半导体叠层12直至第一半导体层121的上表面121a露出，形成平台区28。沟槽36将半导体叠层12分隔成多个区域，定义出多个发光单元22。在此步骤中，半导体晶片中相邻的各发光元件3的下部半导体层12b为相连接。接着，在所有发光单元22、沟槽36及基板上表面10a上形成保护层8。在一实施例中，保护层8的厚度约为
Figure BDA0001956559120000161
其材料可选自氧化硅、氮化硅或其组合。保护层8可以通过化学气相沉积(CVD)、原子层沉积法(atomic layer deposition，ALD)或旋涂(spin-coating)法形成。
接着，实施一切割线13形成步骤。如图10B所示，由保护层8的上表面照射一激光27。激光27由保护层8的上表面往下划切半导体叠层12，形成一切割线13。由侧视观之，切割线13往下延伸直到下部半导体叠层12b内的一深度，或直到基板10内的一深度，或直到基板上表面10a。同时，切割线13在半导体晶片定义出多个发光元件3。也就是说，切割线13定义出各发光元件3的外围。在一实施例中，激光27由保护层8的上表面往下划切半导体叠层12，直到基板10内的一深度，在基板10的内部形成一粗糙区(图未示)。在一实施例中，由保护层8的上表面进行一干蚀刻步骤，例如感应耦合式等离子体(Inductively Coupled Plasma,ICP)蚀刻，往下蚀刻半导体叠层12至一深度，形成切割线13。
接着，如图10C所示，对半导体叠层12进行一蚀刻步骤。在一实施例中，蚀刻步骤采用湿式蚀刻，以移除切割线13所形成的缝隙中的下部半导体层12b的一部分，形成第一侧壁S1。在另一实施例中，蚀刻步骤还包含蚀刻切割线13下方基板上表面10a的图案化结构P。在一实施例中，蚀刻溶液包括硫酸、磷酸、盐酸、氢氟酸或其组合。在一实施例中，在第一侧壁S1形成后，可对第一侧壁S1进行一粗糙化步骤。例如，以氢氧化钾蚀刻第一侧壁S1，使第一侧壁S1形成粗糙结构(图未示)。在一实施例中，在蚀刻后，被保护层8所覆盖的图案化结构P，和未被保护层8所覆盖的图案化结构P具有不同的尺寸及/或不同的形貌。例如，被保护层8所覆盖的图案化结构P呈圆锥状或半球状，而未被保护层8所覆盖的图案化结构P，在蚀刻后的图案呈角锥状、多角形、四面体、或具有多角形底面的平台结构等。第一侧壁S1与基板上表面10a的内夹角θ1的角度可由蚀刻溶液的成分、蚀刻时间和温度达到控制。
接着，将保护层8移除。在保护层8移除后，再进行绝缘层、透明导电层、导电结构等制作步骤(图未示)。在一实施例中，保护层8并非完全移除，而是保留保护层8并对其进行光刻蚀刻等制作工艺，使其图案化并形成绝缘层23，再进行透明导电层、导电结构等制作步骤(图未示)。
最后，沿着切割线13，也就是发光元件3的周围，将半导体晶片分割形成多个发光元件3。分割方法如同前述发光元件1的制作方式，在此不加以赘述。
在一实施例中，在切割线13形成步骤中，当激光27划切半导体叠层12直到基板10内的一深度，并在基板10的内部形成一粗糙区(图未示)时，在半导体晶片被分割形成多个发光元件3后，在基板10侧壁对应形成有粗糙区，与基板上表面10a相连接。
在本发明发光元件3制造方法的另一实施例，不具有切割线13形成步骤，而是如同前述发光元1的制造方法，利用沟槽36定义出各发光元件3。其中，例如以干蚀刻，往下蚀刻半导体叠层12，直到基板上表面10a，形成沟槽36。接着，在所有发光单元22、沟槽36及基板上表面10a上形成保护层8。接着，利用光刻蚀刻等方式，形成保护层开口。与发光元件1的制造方法不同的是，保护层开口仅位于各发光元件3的周围，而并非如同前述发光元件1的制造方法，沿着各发光单元的边缘以及沟槽36设置。同样地，蚀刻步骤采用湿式蚀刻，以移除保护层开口中下部半导体层12b的一部分，形成发光元件3的周围的第一侧壁S1。
上述实施例仅为例示性说明本发明的原理及其功效，而非用于限制本发明。任何本发明所属技术领域中具有通常知识者均可在不违背本发明的技术原理及精神的情况下，对上述实施例进行修改及变化。因此本发明的保护范围应如附上的权利要求所列。

Claims (10)

1.一种发光元件，其特征在于，包含：
基板，包含上表面；
第一发光单元以及第二发光单元，分别位于该上表面上，其中该第一发光单元及该第二发光单元分别包含下部半导体层以及上部半导体层；以及
导电结构，电连接该第一发光单元及该第二发光单元；
其中，该第一发光单元的该下部半导体层包含：
第一上表面，未被该上部半导体层所覆盖，以及第一侧壁；
其中该第一侧壁包含第一子侧壁以及第二子侧壁，该第一子侧壁与该第一上表面的内夹角为钝角，且该第二子侧壁与该上表面的内夹角为钝角。
2.如权利要求1所述的发光元件，其中该第一子侧壁与该第二子侧壁相连接。
3.如权利要求1所述的发光元件，其中该第一发光单元的该下部半导体层还包含第二侧壁面对该第二发光单元，且该导电结构位于该第二侧壁上；其中该第二侧壁与该上表面的内夹角为锐角。
4.如权利要求3所述的发光元件，其中该第一侧壁与该第二侧壁都面向该第二发光单元，该第一侧壁与该第二侧壁分别包含下边缘，且该第二侧壁的该下边缘较该第一侧壁的该下边缘更靠近该第二发光单元。
5.如权利要求3所述的发光元件，其中该第一侧壁与该第二侧壁都面向该第二发光单元，该第一侧壁与该第二侧壁分别包含上边缘，且该第二侧壁的该上边缘较该第一侧壁的该上边缘更靠近该第二发光单元。
6.一种发光元件，其特征在于，包含：
基板，包含上表面；
第一发光单元以及第二发光单元，分别位于该上表面上，其中该第一发光单元及该第二发光单元分别包含下部半导体层以及上部半导体层；以及
导电结构，电连接该第一发光单元及该第二发光单元；
其中，该第一发光单元的该下部半导体层包含：
第一侧壁，位于该发光元件的周围区域；
其中该第一侧壁与该上表面的内夹角为钝角，且该第一侧壁由侧视观之为一类平行四边形，该类平行四边形包含一对对角，其中该对对角包含第一锐角以及第二锐角。
7.如权利要求6所述的发光元件，其中该第一发光单元的该下部半导体层还包含第二侧壁，不位于该发光元件的该周围区域；且该第二侧壁与该上表面的内夹角为锐角。
8.如权利要求7所述的发光元件，其中该导电结构位于该第二侧壁上。
9.如权利要求6所述的发光元件，其中该第一锐角与该第二锐角的角度差异小于40度。
10.如权利要求6所述的发光元件，其中该第二发光单元的该下部半导体层包含第三侧壁，位于该发光元件的该周围区域；其中该第三侧壁与该上表面的内夹角为一钝角，且该第三侧壁由侧视观之为一正梯形。
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