KR20140134164A

KR20140134164A - 표시 패널의 구동 방법 및 이를 수행하는 표시 장치

Info

Publication number: KR20140134164A
Application number: KR1020130053964A
Authority: KR
Inventors: 조세형; 김일곤; 황인재; 유봉현
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-05-13
Filing date: 2013-05-13
Publication date: 2014-11-21
Also published as: US20140333595A1; KR102045787B1

Abstract

표시 장치는 표시 패널, 데이터 구동부 및 게이트 구동부를 포함한다. 상기 표시 패널은 복수의 데이터 라인들, 복수의 게이트 라인들 및 복수의 화소들을 포함하고, 각 화소는 데이터 라인과 게이트 라인에 연결된 스위칭 소자를 포함한다. 상기 데이터 구동부는 상기 표시 패널에 기준 신호에 대해서 제1 극성의 데이터 신호 및 제2 극성의 데이터 신호를 제공한다. 상기 게이트 구동부는 상기 제1 극성의 데이터 신호가 인가되는 상기 스위칭 소자에 제1 극성용 게이트 신호를 제공하고, 상기 제2 극성의 데이터 신호가 인가되는 상기 스위칭 소자에 제2 극성용 게이트 신호를 제공한다. 게이트 신호를 정극성의 데이터 신호에 대응하는 정극성용 게이트 신호와 부극성의 데이터 신호에 대응하는 부극성용 게이트 신호로 이원화함으로써 RC 지연에 따른 정극성 및 부극성의 데이터 충전율 편차를 제거하여 표시 품질을 개선할 수 있다.

Description

표시 패널의 구동 방법 및 이를 수행하는 표시 장치{METHOD OF DRIVING DISPLAY PANEL AND DISPLAY APPARATUS FOR PERFORMING THE SAME}

본 발명은 표시 패널의 구동 방법 및 이를 수행하는 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 개선하기 위한 표시 패널의 구동 방법 및 이를 수행하는 표시 장치에 관한 것이다.

일반적으로 액정 표시 장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있어, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 액정 표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널, 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리 및 상기 액정 표시 패널을 구동하는 구동 회로를 포함한다.

상기 액정 표시 패널은 게이트 라인, 데이터 라인, 박막 트랜지스터 및 화소 전극을 갖는 어레이 기판, 상기 어레이 기판과 대향하며 공통 전극을 갖는 대향 기판, 및 상기 어레이 기판과 상기 대향 기판 사이에 개재된 액정층을 포함한다. 상기 구동 회로는 상기 게이트 라인을 구동하는 게이트 구동부 및 상기 데이터 라인을 구동하는 데이터 구동부를 포함한다.

최근 상기 액정 표시 패널의 대형화로 인해 상기 게이트 라인에 제공되는 게이트 신호 및 상기 데이터 라인에 제공된 데이터 신호는 RC 지연이 발생한다. 예를 들면, 상기 게이트 구동부로부터 출력된 게이트 신호는 상기 게이트 구동부의 출력단과 인접한 영역과 상대적으로 먼 영역에서의 게이트 신호는 상기 액정 표시 패널의 저항에 의해 RC 지연이 발생한다. 상기 게이트 신호는 화소의 박막트랜지스터의 턴-온 시간을 제어함에 따라서 화소에 인가되는 데이터 신호의 충전 시간을 제어한다. 이에 따라서, 상기 게이트 신호의 지연은 상기 데이터 신호의 충전율을 저하시키고 결과적으로 휘도 저하, 혼색 및 고스트 등과 같은 표시 불량을 발생한다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 게이트 신호의 지연에 의한 데이터의 충전율 편차를 개선하기 위한 표시 패널의 구동 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 패널의 구동 방법을 수행하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 제1 방향으로 연장된 복수의 데이터 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 게이트 라인들 및 복수의 화소들을 포함하고, 각 화소는 데이터 라인과 게이트 라인에 연결된 스위칭 소자를 포함하는 표시 패널의 구동 방법은 기준 신호에 대해서 제1 극성의 데이터 신호가 인가되는 상기 스위칭 소자에 제1 극성용 게이트 신호를 인가하고, 상기 기준 신호에 대해서 제2 극성의 데이터 신호가 인가되는 상기 스위칭 소자에 제2 극성용 게이트 신호를 인가한다.

일 실시예에서, 1 수평 주기 내에서 상기 제1 극성용 게이트 신호의 폴링 타이밍은 상기 제2 극성용 게이트 신호의 폴링 타이밍은 동일할 수 있다.

일 실시예에서, 상기 제1 극성용 게이트 신호는 제1 게이트 온 레벨 및 제1 게이트 오프 레벨을 갖고,

상기 제2 극성용 게이트 신호는 상기 제1 게이트 온 레벨 보다 낮은 제2 게이트 온 레벨 및 상기 제1 게이트 오프 레벨 보다 낮은 제2 게이트 오프 레벨을 가질 수 있다.

일 실시예에서, 상기 제1 극성용 게이트 신호의 게이트 온 레벨 및 게이트 오프 레벨 중 하나는 상기 제2 극성용 게이트 신호와 다를 수 있다.

일 실시예에서, 1 수평 주기 내에서 상기 제1 극성용 게이트 신호와 상기 제2 극성용 게이트 신호의 폴링 타이밍이 서로 다를 수 있다.

일 실시예에서, 상기 제1 극성용 게이트 신호의 게이트 온 레벨 및 게이트 오프 레벨은 상기 제2 극성용 게이트 신호와 같을 수 있다.

일 실시예에서, 상기 제1 극성용 게이트 신호와 상기 제2 극성용 게이트 신호의 펄스 폭은 다를 수 있다.

일 실시예에서, 상기 제1 극성용 게이트 신호와 상기 제2 극성용 게이트 신호의 펄스 폭은 동일할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 데이터 구동부 및 게이트 구동부를 포함한다. 상기 표시 패널은 복수의 데이터 라인들, 복수의 게이트 라인들 및 복수의 화소들을 포함하고, 각 화소는 데이터 라인과 게이트 라인에 연결된 스위칭 소자를 포함한다. 상기 데이터 구동부는 상기 표시 패널에 기준 신호에 대해서 제1 극성의 데이터 신호 및 제2 극성의 데이터 신호를 제공한다. 상기 게이트 구동부는 상기 제1 극성의 데이터 신호가 인가되는 상기 스위칭 소자에 제1 극성용 게이트 신호를 제공하고, 상기 제2 극성의 데이터 신호가 인가되는 상기 스위칭 소자에 제2 극성용 게이트 신호를 제공한다.

일 실시예에서, 상기 제1 극성용 게이트 신호는 제1 게이트 온 레벨 및 제1 게이트 오프 레벨을 갖고, 상기 제2 극성용 게이트 신호는 상기 제1 게이트 온 레벨 보다 낮은 제2 게이트 온 레벨 및 상기 제1 게이트 오프 레벨 보다 낮은 제2 게이트 오프 레벨을 가질 수 있다.

일 실시예에서, 상기 1 수평 주기 내에서 정극성용 게이트 신호의 폴링 타이밍은 부극성용 게이트 신호의 폴링 타이밍 보다 느릴 수 있다.

일 실시예에서, 상기 표시 패널은 상기 제1 방향으로 배열된 화소들을 포함하는 화소 열과 상기 제2 방향으로 배열된 화소들을 포함하는 화소 행을 포함하고, 하나의 게이트 라인은 인접한 두 개의 화소 행들에 포함된 화소들과 교대로 연결되고, 하나의 데이터 라인은 하나의 화소 열에 포함된 화소들과 연결되고, 홀수 번째 게이트 라인은 제1 극성용 게이트 신호가 인가되고, 짝수 번째 게이트 라인은 제2 극성용 게이트 신호가 인가될 수 있다.

일 실시예에서, 상기 화소는 상기 제1 방향으로 분할된 제1 서브 화소와 제2 서브 화소를 포함하고, 상기 제1 서브 화소는 제1 극성의 데이터 신호가 인가되는 제1 데이터 라인과 상기 제1 극성용 게이트 신호가 인가되는 제1 게이트 라인에 연결된 제1 스위칭 소자를 포함하고, 상기 제2 서브 화소는 제2 극성의 데이터 신호가 인가되는 제2 데이터 라인과 상기 제2 극성용 게이트 신호가 인가되는 제2 게이트 라인에 연결된 제2 스위칭 소자를 포함할 수 있다.

일 실시예에서, 상기 표시 패널은 상기 제1 방향으로 배열된 화소들을 포함하는 화소 열과 상기 제2 방향으로 배열된 화소들을 포함하는 화소 행을 포함하고, 하나의 게이트 라인은 인접한 두 개의 화소 행들에 포함된 화소들과 교대로 연결되고, 하나의 화소 열에 포함된 화소들은 인접한 두 개의 데이터 라인들에 교대로 연결되고, 홀수 번째 게이트 라인은 제1 극성용 게이트 신호가 인가되고, 짝수 번째 게이트 라인은 제2 극성용 게이트 신호가 인가할 수 있다.

본 발명의 실시예들에 따르면, 게이트 신호를 정극성의 데이터 신호에 대응하는 정극성용 게이트 신호와 부극성의 데이터 신호에 대응하는 부극성용 게이트 신호로 이원화함으로써 RC 지연에 따른 정극성 및 부극성의 데이터 충전율 편차를 제거하여 표시 품질을 개선할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 표시 패널의 화소 구조를 나타낸 개념도이다.
도 3은 도 1의 게이트 구동부에 대한 블록도이다.
도 4는 도 3에 도시된 게이트 구동부의 입출력신호 파형도이다.
도 5a 및 도 5b는 게이트 신호에 따른 데이터 충전율을 설명하기 위한 파형도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 패널의 화소 구조를 나타낸 개념도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 패널의 화소 구조를 나타낸 개념도이다.
도 8은 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력신호 파형도이다.
도 9는 도 8의 게이트 신호에 따른 데이터 충전율을 설명하기 위한 파형도이다.
도 10은 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력신호 파형도이다.
도 11은 도 10의 게이트 신호에 따른 데이터 충전율을 설명하기 위한 파형도이다.
도 12는 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력신호 파형도이다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 표시 패널의 화소 구조를 나타낸 개념도이다. 도 3은 도 1의 게이트 구동부에 대한 블록도이다.

도 1, 도 2 및 도 3을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 구동부(200)를 포함한다.

상기 표시 패널(100)은 복수의 데이터 라인들(DL1,..., DLm) 과 복수의 게이트 라인들(GL1,..., GLn) 및 복수의 화소들(P)을 포함한다. 각 화소(P)는 데이터 라인(DL1)와 게이트 라인(GL1)에 연결된 스위칭 소자(TR) 및 상기 스위칭 소자(TR)에 연결된 액정 커패시터(CLC)를 포함한다.

도 2에 도시된 바와 같이, 상기 화소들(P1, P2, P3,...)은 복수의 화소 행들과 복수의 화소 열들을 포함하는 매트릭스 형태로 배열된다. 상기 데이트 라인들(DL1,..., DLm)은 제1 방향(D1), 즉 열 방향으로 연장되고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2), 즉, 행 방향으로 배열된다. 각 데이터 라인은 상기 제1 방향(D1)으로 배열된 화소 열의 화소들과 전기적으로 연결된다.

상기 게이트 라인들(GL1,..., GLn)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다.

하나의 화소 행에 포함된 화소들은 인접한 두 개의 게이트 라인들, 즉, 홀수 게이트 라인과 짝수 게이트 라인에 교대로 연결된다. 예를 들면, 제1 화소 행(PL1)에 포함된 화소들(P1, P2, P3)은 제1 홀수 게이트 라인(GLo1)과 제1 짝수 게이트 라인(GLe1)에 교대로 연결되고, 제2 화소 행(PL2)에 포함된 화소들(P4, P5, P6)은 상기 제1 짝수 게이트 라인(GLe1)과 제2 홀수 게이트 라인(GLo2)에 교대로 연결되고, 제3 화소 행(PL3)에 포함된 화소들(P7, P8, P9)은 상기 제2 홀수 게이트 라인(GLo2)과 제2 짝수 게이트 라인(GLe2)에 교대로 연결된다. 여기서, 상기 제1, 제4 및 제7 화소들(P1, P4, P7)은 제1 데이터 라인(DL1)에 연결되고, 상기 제2, 제5 및 제8 화소들(P2, P5, P8)은 제2 데이터 라인(DL2)에 연결되고, 상기 제3, 제6 및 제9 화소들(P3, P6, P9)은 제3 데이터 라인(DL3)에 연결된다.

상기 표시 구동부(200)는 제어 회로부(210), 데이터 구동부(230) 및 게이트 구동부(250)를 포함한다. 상기 제어 회로부(210)는 상기 데이터 구동부(230) 및 상기 게이트 구동부(250)의 구동을 제어한다. 예를 들면, 상기 제어 회로부(210)는 상기 데이터 구동부(230)에 데이터 신호, 데이터 제어 신호를 제공한다. 상기 데이터 신호는 색 데이터 신호를 포함하고, 응답속도 향상을 위한 보정 알고리즘 및 화이트 보상을 위한 보정 알고리즘 등을 통해 보정된 데이터 신호일 수 있다. 상기 제어 회로부(210)는 상기 게이트 구동부(250)에 제1 게이트 제어 신호, 제1 게이트 온 신호, 제1 게이트 오프 신호, 제2 게이트 제어 신호, 제2 게이트 온 신호 및 제2 게이트 오프 신호를 제공한다.

상기 데이터 구동부(230)는 상기 데이터 라인들(DL1,..., DLm) 에 도트 반전 모드에 대응하는 기준 신호 대비 제1 극성 및 제2 극성의 데이터 신호를 제공한다. 상기 데이터 구동부(230)는 인접한 데이터 라인들에 서로 다른 극성의 데이터 신호를 제공하고, 1 수평 주기로 반전된 극성의 데이터 신호를 제공하고, 1 프레임 주기로 반전된 극성의 데이터 신호를 제공한다. 이에 따라서, 도 2에 도시된 바와 같이, 상기 표시 패널(100)은 1 도트 반전 모드로 구동한다.

도 3에 도시된 바와 같이, 상기 게이트 구동부(250)는 홀수 게이트 회로(251) 및 짝수 게이트 회로(252)를 포함한다. 상기 홀수 게이트 회로(251)는 복수의 홀수 번째 게이트 신호들(Go1,..., Gok)을 생성하는 복수의 홀수 쉬프트 레지스터들(OSR1,..., OSRk)을 포함한다. 상기 홀수 게이트 회로(251)는 상기 제어 회로부(210)로부터 상기 제1 게이트 제어 신호, 제1 게이트 온 신호(VON1), 제1 게이트 오프 신호(VOFF1)를 수신한다. 상기 제1 게이트 제어 신호는 제1 수직 개시 신호(STV1), 제1 클럭 신호들(CK1, CKB1), 제1 출력 인이에블 신호(OE1)를 포함한다.

상기 제1 수직 개시 신호(STV1)는 상기 홀수 게이트 회로(251)의 동작 개시 타이밍을 제어할 수 있다. 상기 제1 클럭 신호들(CK1, CKB1)은 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 라이징 타이밍을 제어할 수 있다. 상기 제1 출력 인에이블 제어신호(OE1)는 상기 홀수 번째 게이트 신호들(Go1,..., Gok) 각각의 폴링 타이밍을 제어할 수 있다.

상기 제1 게이트 온 신호(VON1)는 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 게이트 온 레벨을 제어하고, 상기 제1 게이트 오프 신호(VOFF1)는 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 게이트 오프 레벨을 제어할 수 있다.

상기 짝수 게이트 회로(252)는 복수의 짝수 번째 게이트 신호들(Ge1,..., Gek)을 생성하는 복수의 짝수 쉬프트 레지스터들(ESR1,..., ESRk)을 포함한다. 상기 짝수 게이트 회로(252)는 상기 제어 회로부(210)로부터 상기 제2 게이트 제어 신호, 제2 게이트 온 신호(VON2), 제2 게이트 오프 신호(VOFF2)를 수신한다. 상기 제2 게이트 제어 신호는 제2 수직 개시 신호(STV2), 제2 클럭 신호들(CK2, CKB2), 제2 출력 인이에블 신호(OE2)를 포함한다.

상기 제2 수직 개시 신호(STV2)는 상기 홀수 게이트 회로(251)의 동작 개시 타이밍을 제어할 수 있다. 본 실시예에 따르면, 상기 제2 수직 개시 신호(STV2)는 상기 제1 수직 개시 신호(STV1)에 대해 1 수평 주기(1H) 만큼 지연된다. 상기 제1 클럭 신호들(CK1, CKB1)은 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 라이징 타이밍을 제어할 수 있다. 상기 제2 출력 인에이블 제어신호(OE2)는 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 폴링 타이밍을 제어할 수 있다.

상기 제2 게이트 온 신호(VON2)는 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 게이트 온 레벨을 제어하고, 상기 제2 게이트 오프 신호(VOFF2)는 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 게이트 오프 레벨을 제어할 수 있다.

도 4는 도 3에 도시된 게이트 구동부의 입출력신호 파형도이다.

도 2, 도 3 및 도 4를 참조하면, 데이터 구동부는 1 수평 주기로 반전하고, 1 프레임 주기로 반전하는 데이터 신호(DATA)를 출력한다. 상기 게이트 구동부(250)는 상기 데이터 신호(DATA)의 극성에 대응하여 구동한다.

예를 들면, 도 2에 도시된 바와 같은 반전 모드로 구동되는 경우를 예로서 설명한다. 홀수 번째 프레임 구간(O_FRAME) 동안, 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 연결된 화소들에는 기준 신호(VOCM)에 대해서 정극성(+)의 데이터 신호가 인가된다.

상기 제1 게이트 온 신호(VON1)는 1 프레임 주기로 제1 하이 레벨(HL1) 및 상기 제1 하이 레벨(HL1) 보다 낮은 제2 하이 레벨(HL2)로 스윙한다. 도시된 바와 같이, 상기 제1 게이트 온 신호(VON1)는 홀수 번째 프레임 구간에는 제1 하이 레벨(HL1)을 갖고 짝수 번째 프레임 구간에는 상기 제2 하이 레벨(HL2)을 갖는다. 상기 제1 게이트 오프 신호(VOFF1)는 1 프레임 주기로 제1 로우 레벨(LL1) 및 상기 로우 레벨(LL1) 보다 낮은 제2 로우 레벨(LL2)로 스윙한다. 도시된 바와 같이, 상기 제1 게이트 오프 신호(VOFF1)는 홀수 번째 프레임 구간(O_FRAME)에는 제1 로우 레벨(LL1)을 갖고 상기 짝수 번째 프레임 구간(E_FRAME)에는 상기 제2 로우 레벨(LL2)을 갖는다.

상기 제2 게이트 온 신호(VON2)는 1 프레임 주기로 상기 제1 게이트 온 신호(VON1)에 대해서 반대로 스윙한다. 도시된 바와 같이, 상기 제2 게이트 온 신호(VON2)는 상기 홀수 번째 프레임 구간(O_FRAME)에는 제2 하이 레벨(HL2)을 갖고, 상기 짝수 번째 프레임 구간(E_FRAME)에는 상기 제1 하이 레벨(HL1)을 갖는다. 상기 제2 게이트 오프 신호(VOFF2)는 1 프레임 주기로 상기 제1 게이트 오프 신호(VOFF1)에 대해서 반대로 스윙한다. 도시된 바와 같이, 상기 제2 게이트 오프 신호(VOFF2)는 홀수 번째 프레임 구간(O_FRAME)에는 상기 제2 로우 레벨(LL2)을 갖고 상기 짝수 번째 프레임 구간(E_FRAME)에는 상기 제1 로우 레벨(LL1)을 갖는다.

상기 홀수 게이트 회로(251)는 제1 하이 레벨(HL1)을 갖는 제1 게이트 온 신호(VON1)와 제1 로우 레벨(LL1)을 갖는 제1 게이트 오프 신호(VOFF1)를 이용하여 상기 제1 하이 레벨(HL1)에 대응하는 게이트 온 레벨과 상기 제1 로우 레벨(LL1)에 대응하는 게이트 오프 레벨을 갖는 상기 홀수 번째 게이트 신호들(Go1, Go2,...)을 생성한다. 상기 홀수 번째 게이트 신호들(Go1, Go2,...)은 상기 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 2 수평 주기(2H)로 순차적으로 제공된다. 상기 홀수 번째 게이트 신호들(Go1, Go2,...) 각각의 폴링 타이밍(F1)은 상기 제1 출력 인에이블 제어신호(OE1)의 제어 구간(W)에 의해 설정된다.

상기 홀수 번째 프레임 구간(O_FRAME) 동안 상기 홀수 번째 게이트 신호들 (Go1, Go2,...) 각각은 상기 제1 하이 레벨(HL1)에 대응하는 게이트 온 레벨을 갖고, 상기 제1 로우 레벨(LL1)에 대응하는 게이트 오프 레벨을 갖는다.

한편, 홀수 번째 프레임 구간(O_FRAME) 동안, 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 연결된 화소들에는 상기 기준 신호(VOCM)에 대해서 부극성(-)의 데이터 신호가 인가된다. 상기 짝수 게이트 회로(252)는 상기 제1 하이 레벨(HL1) 보다 낮은 제2 하이 레벨(HL2)을 갖는 제2 게이트 온 신호(VON2)와 상기 제1 로우 레벨(LL1) 보다 낮은 제2 로우 레벨(LL2)을 갖는 제2 게이트 오프 신호(VOFF2)를 이용하여, 상기 제2 하이 레벨(HL2)에 대응하는 게이트 온 레벨과 상기 제2 로우 레벨(LL2)에 대응하는 게이트 오프 레벨을 갖는 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)을 생성한다. 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)은 2 수평 주기(2H)로 상기 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 순차적으로 제공된다. 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...) 각각의 폴링 타이밍(F2)은 상기 제2 출력 인에이블 제어신호(OE2)의 제어 구간(W)에 의해 설정된다. 본 실시예에 따르면, 상기 제2 출력 인에이블 제어신호(OE2)는 상기 제1 출력 인에이블 제어신호(OE1)와 실질적으로 동일한 폭의 제어 구간(W)을 포함한다.

상기 홀수 번째 프레임 구간(O_FRAME) 동안 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...) 각각은 상기 제2 하이 레벨(HL2)에 대응하는 게이트 온 레벨을 갖고, 상기 제2 로우 레벨(LL2)에 대응하는 게이트 오프 레벨을 갖는다.

이어, 짝수 번째 프레임 구간(E_FRAME)동안, 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 연결된 화소들에는 부극성(-)의 데이터 신호가 인가된다. 상기 홀수 게이트 회로(251)는 상기 제2 하이 레벨(HL2)을 갖는 제1 게이트 온 신호(VON1)와 상기 제2 로우 레벨(LL2)을 갖는 제1 게이트 오프 신호(VOFF1)를 이용하여, 상기 제2 하이 레벨(HL2)에 대응하는 게이트 온 레벨과 상기 제2 로우 레벨(LL2)에 대응하는 게이트 오프 레벨을 갖는 상기 홀수 번째 게이트 신호들(Go1, Go2,...)을 생성한다. 상기 홀수 번째 게이트 신호들(Go1, Go2,...)은 상기 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 순차적으로 제공된다.

한편, 상기 짝수 번째 프레임 구간(E_FRAME) 동안, 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 연결된 화소들에는 정극성(+)의 데이터 신호가 인가된다. 상기 짝수 게이트 회로(252)는 상기 제1 하이 레벨(HL1)을 갖는 제2 게이트 온 신호(VON2)와 상기 제1 로우 레벨(LL1)을 갖는 제2 게이트 오프 신호(VOFF2)를 이용하여, 상기 제1 하이 레벨(HL1)에 대응하는 게이트 온 레벨과 상기 제1 로우 레벨(LL1)에 대응하는 게이트 오프 레벨을 갖는 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)을 생성한다. 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)은 상기 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 순차적으로 제공된다.

이와 같이, 정극성(+)의 데이터 신호가 인가되는 화소에는 상기 제1 하이 레벨(HL1)에 대응하는 게이트 온 레벨과 상기 제1 로우 레벨(LL1)에 대응하는 게이트 오프 레벨을 갖는 정극성용 게이트 신호가 인가되고, 부극성(-)의 데이터 신호가 인가되는 화소에는 상기 제2 하이 레벨(HL2)에 대응하는 게이트 온 레벨과 상기 제2 로우 레벨(LL2)에 대응하는 게이트 오프 레벨을 갖는 부극성용 게이트 신호가 인가된다.

도 5a 및 도 5b는 게이트 신호에 따른 데이터 충전율을 설명하기 위한 파형도이다.

도 5a는 비교예에 따른 게이트 신호의 지연에 의한 데이터 충전율을 설명하한 파형도이고, 도 5b는 실시예에 따른 게이트 신호의 지연에 의한 데이터 충전율을 설명하기 위한 파형도이다.

일반적으로 출력 인에이블 제어신호는 인접한 수평 라인에 인가되는 데이터 신호의 혼선을 막기 위해 게이트 신호의 폴링 타이밍을 제어한다. 표시 패널에서 RC 지연이 가장 큰 영역은 게이트 구동부로부터 가장 멀리 떨어진 경우로서, 예를 들면 게이트 구동부가 게이트 라인의 양측 단부에 각각 배치되는 듀얼 구조의 경우 상기 표시 패널의 수평 방향에 대해 중앙 영역이다. 따라서, 상기 출력 인에이블 제어신호는 최악의 RC 지연 조건을 갖는 상기 표시 패널의 중앙 영역에서의 지연된 게이트 신호(Gd)를 고려하여 결정된다.

도 5a를 참조하면, 비교예에 따른 출력 인에이블 제어신호(OEc)는 게이트 신호(Gd)의 폴링 타이밍(Fc)을 제어하는 제어 구간(Wc)을 갖는다. 상기 제어 구간(Wc)은 정극성(+)의 데이터 신호 및 부극성(-)의 데이터 신호가 인접한 다음 라인의 데이터 신호와의 혼선을 막기 위해 최악의 경우를 기준, 즉, 부극성(-)의 데이터 신호에 기초하여 결정된다.

이에 따라서, 상기 출력 인에이블 제어신호(OEc)의 제어 구간(Wc)에 대응하는 상기 게이트 신호(Gd)에 의해 정극성(+)의 데이터 신호는 제1 충전 시간(Tc1)을 갖고, 부극성(-)의 데이터 신호는 상기 제1 충전 시간(Tc1) 보다 △t 만큼 긴 제2 충전 시간(Tc2)을 갖는다.

다시 말하면, 정극성(+)의 게이트/소스 전압(ON_Vgs1)이 부극성(-)의 게이트/소스 전압(ON_Vgs2) 보다 작다. 따라서, 게이트/소스 전압(Vgs)이 클수록 트랜지스터의 출력전류(Id)가 증가함으로써 부극성의 데이터 충전율이 정극성(+)의 데이터 충전율 보다 크다. 이러한, 정극성 및 부극성 데이터의 충전율 편차는 플리커, 잔상 등과 같은 표시 불량을 발생시킨다.

또한, 트랜지스터 전압-전류(Vgs-Id) 곡선의 트랜지스터의 턴-오프 구간에 대응하여 정극성(+)의 게이트/소스 전압(OFF_Vgs1)과 부극성(-)의 게이트/소스 전압(OFF_Vgs2)이 다르다. 이에 따라서, 정극성의 오프 영역과 부극성의 오프 영역이 서로 다름으로써 오프 누설 전류 편차가 발생한다. 이러한, 오프 누설 전류 편차는 잔상 등과 같은 표시 불량을 발생한다.

도 5b를 참조하면, 실시예에 따르면, 게이트 신호는 정극성(+)의 데이터 신호에 대응하는 정극성용 게이트 신호(P_Gd)와 부극성(-)의 데이터 신호에 대응하는 부극성용 게이트 신호(N_Gd)를 포함한다. 상기 정극성용 게이트 신호(P_Gd)는 제1 하이 레벨(HL1)의 게이트 온 레벨과 제1 로우 레벨(LL1)의 게이트 오프 레벨을 갖는다. 상기 부극성용 게이트 신호(N_Gd)는 상기 제1 하이 레벨(HL1) 보다 낮은 제2 하이 레벨(HL2)의 게이트 온 레벨과 상기 제1 로우 레벨(LL1) 보다 낮은 제2 로우 레벨(LL2)의 게이트 오프 레벨을 갖는다.

상기 정극성용 게이트 신호(P_Gd)의 게이트 온 및 오프 레벨 간의 전압차와 상기 부극성용 게이트 신호(N_Gd)의 게이트 온 및 오프 레벨 간의 전압차는 실질적으로 동일하다.

실시예에 따르면정극성용 게이트 신호와 부극성용 게이트 신호로 이원화화 됨에 따라서, 정극성(+)의 게이트/소스 전압 및 부극성(-)의 게이트/소스 전압이 서로 동일하다. 도시된 바와 같이, 상기 정극성(+)의 게이트/소스 전압(ON_Vgs1)과 부극성(-)의 게이트/소스 전압(ON_Vgs2)이 서로 동일하다. 이에 따라서, 정극성 및 부극성의 데이터 충전율 편차를 막을 수 있다. 또한, 상기 트랜지스터 전압-전류(Vgs-Id) 곡선의 트랜지스터의 턴-오프 구간에 대응하여 정극성의 게이트/소스 전압(OFF_Vgs1)과 부극성의 게이트/소스 전압(OFF_Vgs2)이 서로 동일하다. 이에 따라서, 정극성 및 부극성의 오프 누설 전류 편차를 막을 수 있다.

또한, 실시예에 따르면, 게이트 신호의 게이트 온 레벨 및 게이트 오프 레벨 정극성용 및 부극성용으로 각각 이원화함으로써 출력 인에이블 제어신호(OEe)의 제어 구간(We)은 서로 동일하게 설정할 수 있다. 또한, 실시예에 따른 출력 인에이블 제어신호(OEe)의 제어 구간(We)은 도 5b에 도시된 비교예에 따른 출력 인에이블 제어신호(OEc)의 제어 구간(Wc) 보다 작을 수 있다.

결과적으로, 실시예와 같이 게이트 신호의 게이트 온 레벨 및 게이트 오프 레벨을 정극성용 및 부극성용으로 이원화함으로써 데이터 충전율 편차 및 오프 누설 전류 편차를 제거하여 표시 품질을 향상시킬 수 있다.

도 6은 본 발명의 다른 실시예에 따른 표시 패널의 화소 구조를 나타낸 개념도이다.

도 6을 참조하면, 본 실시예에 따른 표시 패널은 복수의 데이터 라인들(DL1, DL2, DL3, DL4)과 복수의 게이트 라인들(GLo1, GLo2, GLe1, GLe2) 및 복수의 화소들(P1, P2, P3, P4)을 포함한다. 상기 화소들(P1, P2, P3, P4)은 복수의 화소 행들과 복수의 화소 열들을 포함하는 매트릭스 형태로 배열된다.

예를 들면, 제1 화소 행(PL1)은 제1 화소(P1) 및 제2 화소(P2)를 포함하고, 제2 화소 행(PL2)은 제3 화소(P3) 및 제4 화소(P4)를 포함한다. 제1 화소 열(PC1)은 상기 제1 화소(P1) 및 상기 제3 화소(P3)를 포함하고, 제2 화소 열(PC2)은 상기 제2 화소(P2) 및 상기 제4 화소(P4)를 포함한다.

상기 화소들(P1, P2, P3, P4) 각각은 상기 제1 방향으로 분할된 제1 서브 화소(H)("하이 서브 화소") 및 제2 서브 화소(L)("로우 서브 화소")를 포함한다. 예를 들면, 화소(P1)의 하이 서브 화소(H)는 제1 데이터 라인(DL1)과 제1 게이트 라인(GLe1)에 연결된 제1 스위칭 소자(TR1)를 포함하고, 상기 화소(P1)의 로우 서브 화소(L)는 제2 데이터 라인(DL2)과 제2 게이트 라인(GLo1)에 연결된 제2 스위칭 소자(TR2)를 포함한다. 상기 로우 서브 화소(L)가 상기 하이 서브 화소(H) 보다 클 수 있다. 상기 화소들(P1, P2, P3, P4) 각각의 하이 서브 화소(H)는 주변 화소의 로우 서브 화소(L)와 인접하고, 로우 서브 화소(L)는 주변 화소의 하이 서브 화소(H)와 인접하다.

도시된 바와 같이, 제1 홀수 게이트 라인(GLo1)은 상기 제1 화소(P1)의 로우 서브 화소(L) 및 상기 제2 화소(P2)의 하이 서브 화소(H)와 전기적으로 연결된다. 제1 짝수 게이트 라인(GLe1)은 상기 제1 화소(P1)의 하이 서브 화소(H) 및 상기 제2 화소(P2)의 로우 서브 화소(L)와 전기적으로 연결된다. 제2 홀수 게이트 라인(GLo2)은 상기 제3 화소(P3)의 로우 서브 화소(L) 및 상기 제4 화소(P4)의 하이 서브 화소(H)와 전기적으로 연결된다. 제2 짝수 게이트 라인(GLe2)은 상기 제3 화소(P1)의 하이 서브 화소(H) 및 상기 제2 화소(P4)의 로우 서브 화소(L)와 전기적으로 연결된다.

제1 데이터 라인(DL1)은 상기 제1 화소(P1)의 하이 서브 화소(H) 및 상기 제3 화소(P3)의 하이 서브 화소(H)와 전기적으로 연결된다. 제2 데이터 라인(DL2)은 상기 제1 화소(P1)의 로우 서브 화소(L) 및 상기 제3 화소(P3)의 로우 서브 화소(L)와 전기적으로 연결된다. 제3 데이터 라인(DL3)은 상기 제2 화소(P1)의 하이 서브 화소(H) 및 상기 제4 화소(P3)의 하이 서브 화소(H)와 전기적으로 연결된다. 제4 데이터 라인(DL4)은 상기 제2 화소(P1)의 로우 서브 화소(L) 및 상기 제4 화소(P3)의 로우 서브 화소(L)와 전기적으로 연결된다.

도 2 및 도 6을 참조하면, 반전 구동 방식에 따라서, 동일 화소 내의 상기 하이 서브 화소(H)와 상기 로우 서브 화소(L)는 서로 다른 극성의 데이터 신호가 충전된다.

예를 들면, 도 3, 도 4 및 도 6을 참조하면, 홀수 번째 프레임 구간(O_FRAME) 동안, 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 연결된 하이 및 로우 서브 화소들에는 기준 신호(VOCM)에 대해서 정극성(+)의 데이터 신호가 인가된다. 상기 홀수 게이트 회로(251)는 제1 하이 레벨(HL1)을 갖는 제1 게이트 온 신호(VON1)와 제1 로우 레벨(LL1)을 갖는 제1 게이트 오프 신호(VOFF1)를 이용하여 상기 홀수 번째 게이트 신호들(Go1, Go2,...)을 생성하고, 상기 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 2 수평 주기(2H)로 순차적으로 제공한다. 상기 홀수 번째 게이트 신호들(Go1, Go2,...)은 상기 제1 하이 레벨(HL1)에 대응하는 게이트 온 레벨을 갖고, 상기 제1 로우 레벨(LL1)에 대응하는 게이트 오프 레벨을 갖는 정극성용 게이트 신호들이다.

한편, 홀수 번째 프레임 구간(O_FRAME) 동안, 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 연결된 하이 및 로우 서브 화소들에는 상기 기준 신호(VOCM)에 대해서 부극성(-)의 데이터 신호가 인가된다. 상기 짝수 게이트 회로(252)는 상기 제1 하이 레벨(HL1) 보다 낮은 제2 하이 레벨(HL2)을 갖는 제2 게이트 온 신호(VON2)와 상기 제1 로우 레벨(LL1) 보다 낮은 제2 로우 레벨(LL2)을 갖는 제2 게이트 오프 신호(VOFF2)를 이용하여 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)을 생성하고, 상기 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 2 수평 주기(2H)로 순차적으로 제공한다. 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)은 상기 제2 하이 레벨(HL2)에 대응하는 게이트 온 레벨을 갖고, 상기 제2 로우 레벨(LL2)에 대응하는 게이트 오프 레벨을 갖는 부극성용 게이트 신호들이다.

이어, 짝수 번째 프레임 구간(E_FRAME) 동안, 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 연결된 하이 및 로우 서브 화소들에는 부극성(-)의 데이터 신호가 인가된다. 상기 홀수 게이트 회로(251)는 제2 하이 레벨(HL2)을 갖는 제2 게이트 온 신호(VON2)와 상기 제2 로우 레벨(LL2)을 갖는 제2 게이트 오프 신호(VOFF2)를 이용하여 상기 홀수 번째 게이트 신호들(Go1, Go2,...)을 생성하고, 상기 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 2 수평 주기(2H)로 순차적으로 제공한다. 상기 홀수 번째 게이트 신호들(Go1, Go2,...)은 상기 제2 하이 레벨(HL2)에 대응하는 게이트 온 레벨을 갖고, 상기 제2 로우 레벨(LL2)에 대응하는 게이트 오프 레벨을 갖는 부극성용 게이트 신호들이다.

한편, 짝수 번째 프레임 구간(E_FRAME), 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 연결된 하이 및 로우 서브 화소들에는 정극성(+)의 데이터 신호가 인가된다. 상기 짝수 게이트 회로(252)는 제1 하이 레벨(HL1)을 갖는 제1 게이트 온 신호(VON1)와 제1 로우 레벨(LL1)을 갖는 제1 게이트 오프 신호(VOFF1)를 이용하여 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)을 생성하고, 상기 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 2 수평 주기(2H)로 순차적으로 제공한다. 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)은 상기 제1 하이 레벨(HL1)에 대응하는 게이트 온 레벨을 갖고, 상기 제1 로우 레벨(LL1)에 대응하는 게이트 오프 레벨을 갖는 정극성용 게이트 신호들이다.

도 7은 본 발명의 다른 실시예에 따른 표시 패널의 화소 구조를 나타낸 개념도이다.

도 7을 참조하면, 본 실시예에 따른 표시 패널은 복수의 데이터 라인들(DL1, DL2, DL3, DL4)과 복수의 게이트 라인들(GL1, GL2, GL3, GL4) 및 복수의 화소들(P1, P2, P3, ..., P10)을 포함한다. 상기 화소들(P1, P2, P3,..., P10)은 복수의 화소 행들과 복수의 화소 열들을 포함하는 매트릭스 형태로 배열된다. 하나의 게이트 라인은 인접한 두 개의 화소 행들에 포함된 화소들과 교대로 연결되고, 하나의 화소 열에 포함된 화소들은 인접한 두 개의 데이터 라인들에 교대로 연결된다.

구체적으로, 제1 화소 행(PL1)은 제1 화소(P1) 및 제2 화소(P2)를 포함하고, 제2 화소 행(PL2)은 제3 화소(P3) 및 제4 화소(P4)를 포함하고, 제3 화소 행(PL3)은 제5 화소(P5) 및 제6 화소(P6)을 포함하고, 제4 화소 행(PL4)은 제7 화소(P7) 및 제8 화소(P8)를 포함하고, 제5 화소 행(PL5)은 제9 화소(P9) 및 제10 화소(P10)를 포함한다. 제1 화소 열(PC1)은 상기 제1, 제3, 제5 및 제7 화소들(P1, P3, P5, P7, P7)을 포함하고, 제2 화소 열(PC2)은 상기 제2, 제4, 제6 및 제8 화소들(P2, P4, P6, P8, P10)을 포함한다.

제1 게이트 라인(GL1) 및 제3 게이트 라인(GL3)은 홀수 게이트 라인(GLo1)을 통해 서로 연결된다. 제2 게이트 라인(GL2) 및 제4 게이트 라인(GL4)은 짝수 게이트 라인(GLe1)을 통해 서로 연결된다.

제1 게이트 라인(GL1)은 상기 제1 및 제4 화소들(P1, P4)과 전기적으로 연결되고, 제3 게이트 라인(GL3)은 상기 제5 및 제8 화소들(P5, P8)과 전기적으로 연결된다. 즉, 상기 제1, 제4, 제5 및 제8 화소들(P1, P4, P5, P8)은 상기 홀수 게이트 라인(GLo1)을 통해 홀수 번째 게이트 신호가 인가된다.

제2 게이트 라인(GL2)은 상기 제3 및 제6 화소들(P3, P6)과 전기적으로 연결되고, 제4 게이트 라인(GL4)은 상기 제7 및 제10 화소들(P7, P10)과 전기적으로 연결된다. 즉, 상기 제3, 제6, 제7 및 제10 화소들(P3, P6, P7, P10)은 상기 짝수 게이트 라인(GLe1)을 통해 짝수 번째 게이트 신호가 인가된다.

제1 데이터 라인(DL1)은 제1, 제5 및 제9 화소들(P1, P5, P9)과 전기적으로 연결되고, 제2 데이터 라인(DL2)은 제3 및 제7 화소들(P3, P7)과 전기적으로 연결되고, 제3 데이터 라인(DL3)은 제2, 제6 및 제10 화소들(P2, P6, P10)과 전기적으로 연결되고, 제4 데이터 라인(DL4)은 제4 및 제8 화소들(P4, P8)과 전기적으로 연결된다.

예를 들면, 도 3, 도 4 및 도 7을 참조하면, 홀수 번째 프레임 구간(O_FRAME) 동안, 홀수 번째 게이트 라인(GLo1)에 연결된 상기 제1, 제4, 제5 및 제8 화소들(P1, P4, P5, P8)은 기준 신호(VOCM)에 대해서 정극성(+)의 데이터 신호가 인가된다. 상기 홀수 게이트 회로(251)는 제1 하이 레벨(HL1)을 갖는 제1 게이트 온 신호(VON1)와 제1 로우 레벨(LL1)을 갖는 제1 게이트 오프 신호(VOFF1)를 이용하여 상기 홀수 번째 게이트 신호(Go1)를 생성한다. 상기 홀수 번째 게이트 신호(Go1)는 홀수 번째 게이트 라인(GLo1)에 인가된다. 상기 홀수 번째 게이트 신호(Go1)는 상기 제1 하이 레벨(HL1)에 대응하는 게이트 온 레벨을 갖고, 상기 제1 로우 레벨(LL1)에 대응하는 게이트 오프 레벨을 갖는 정극성용 게이트 신호이다.

한편, 홀수 번째 프레임 구간(O_FRAME) 동안, 짝수 번째 게이트 라인(GLe1)에 연결된 상기 제3, 제6, 제7 및 제10 화소들(P3, P6, P7, P10)은 상기 기준 신호(VOCM)에 대해서 부극성(-)의 데이터 신호가 인가된다. 상기 짝수 게이트 회로(252)는 상기 제1 하이 레벨(HL1) 보다 낮은 제2 하이 레벨(HL2)을 갖는 제2 게이트 온 신호(VON2)와 상기 제1 로우 레벨(LL1) 보다 낮은 제2 로우 레벨(LL2)을 갖는 제2 게이트 오프 신호(VOFF2)를 이용하여 상기 짝수 번째 게이트 신호(Ge1)를 생성한다. 상기 짝수 번째 게이트 신호(Ge1)는 상기 짝수 번째 게이트 라인(GLe1)에 인가된다. 상기 짝수 번째 게이트 신호(Ge1)는 상기 제2 하이 레벨(HL2)에 대응하는 게이트 온 레벨을 갖고, 상기 제2 로우 레벨(LL2)에 대응하는 게이트 오프 레벨을 갖는 부극성용 게이트 신호이다.

이어, 짝수 번째 프레임 구간(E_FRAME) 동안, 홀수 번째 게이트 라인(GLo1)에 연결된 상기 제1, 제4, 제5 및 제8 화소들(P1, P4, P5, P8)은 부극성(-)의 데이터 신호가 인가된다. 상기 홀수 게이트 회로(251)는 상기 제2 하이 레벨(HL2)을 갖는 제2 게이트 온 신호(VON2)와 상기 제2 로우 레벨(LL2)을 갖는 제2 게이트 오프 신호(VOFF2)를 이용하여 상기 홀수 번째 게이트 신호(Go1)를 생성하고, 상기 홀수 번째 게이트 라인(GLo1)에 제공한다. 상기 홀수 번째 게이트 신호(Go1)는 상기 제2 하이 레벨(HL2)에 대응하는 게이트 온 레벨을 갖고, 상기 제2 로우 레벨(LL2)에 대응하는 게이트 오프 레벨을 갖는 부극성용 게이트 신호이다.

한편, 짝수 번째 프레임 구간(E_FRAME), 짝수 번째 게이트 라인(GLe1)에 연결된 상기 제3, 제6, 제7 및 제10 화소들(P3, P6, P7, P10)은 정극성(+)의 데이터 신호가 인가된다. 상기 짝수 게이트 회로(252)는 제1 하이 레벨(HL1)을 갖는 제1 게이트 온 신호(VON1)와 제1 로우 레벨(LL1)을 갖는 제1 게이트 오프 신호(VOFF1)를 이용하여 상기 짝수 번째 게이트 신호(Ge1)를 생성하고, 상기 짝수 번째 게이트 라인(GLe1)에 제공한다. 상기 짝수 번째 게이트 신호(Ge1)는 상기 제1 하이 레벨(HL1)에 대응하는 게이트 온 레벨을 갖고, 상기 제1 로우 레벨(LL1)에 대응하는 게이트 오프 레벨을 갖는 정극성용 게이트 신호이다.

도 8은 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력신호 파형도이다. 이하에서는 이전 실시예에 동일한 구성 요소는 동일한 도면 부호를 부여하고, 반복되는 설명은 생략한다.

도 3 및 도 8을 참조하면, 본 실시예에 따르면, 상기 게이트 구동부(250)는 복수의 홀수 번째 게이트 신호들(Go1,..., Gok)을 생성하는 홀수 게이트 회로(251) 및 복수의 짝수 번째 게이트 신호들(Ge1,..., Gek)을 생성하는 짝수 게이트 회로(252)를 포함한다.

상기 홀수 게이트 회로(251)는 상기 제어 회로부(210)로부터 상기 제1 게이트 제어 신호, 제1 게이트 온 신호(VON1), 제1 게이트 오프 신호(VOFF1)를 수신한다. 상기 제1 게이트 제어 신호는 제1 수직 개시 신호(STV1), 제1 클럭 신호들(CK1, CKB1), 제1 출력 인이에블 신호(OE1)를 포함한다.

상기 제1 수직 개시 신호(STV1)는 상기 홀수 게이트 회로(251)의 동작 개시 타이밍을 제어한다. 상기 홀수 게이트 회로(251)는 상기 제1 수직 개시 신호(STV1)에 응답하여 제1 구간(S1)에 동작이 개시되고, 2 수평 주기로 상기 홀수 번째 게이트 신호들(Go1,..., Gok)을 순차적으로 출력한다. 상기 제1 클럭 신호들(CK1, CKB1)은 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 라이징 타이밍을 제어한다. 상기 제1 출력 인에이블 제어신호(OE1)는 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 폴링 타이밍(F1)을 제어한다.

상기 제1 게이트 온 신호(VON1)는 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 게이트 온 레벨을 제어하고, 상기 제1 게이트 오프 신호(VOFF1)는 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 게이트 오프 레벨을 제어한다.

상기 제1 게이트 온 신호(VON1)는 1 프레임 주기로 제1 하이 레벨(HL1) 및 상기 제1 하이 레벨(HL1) 보다 낮은 제2 하이 레벨(HL2)로 스윙한다. 도시된 바와 같이, 상기 제1 게이트 온 신호(VON1)는 홀수 번째 프레임 구간에는 제1 하이 레벨(HL1)을 갖고 짝수 번째 프레임 구간에는 상기 제2 하이 레벨(HL2)을 갖는다. 상기 제1 게이트 오프 신호(VOFF1)는 로우 레벨(LL)을 갖는 직류 신호이다.

상기 짝수 게이트 회로(252)는 상기 제어 회로부(210)로부터 상기 제2 게이트 제어 신호, 제2 게이트 온 신호(VON2), 제2 게이트 오프 신호(VOFF2)를 수신한다. 상기 제2 게이트 제어 신호는 제2 수직 개시 신호(STV2), 제2 클럭 신호들(CK2, CKB2), 제2 출력 인이에블 신호(OE2)를 포함한다.

상기 제2 수직 개시 신호(STV2)는 상기 짝수 게이트 회로(252)의 동작 개시 타이밍을 제어한다. 상기 짝수 게이트 회로(252)는 상기 제2 수직 개시 신호(STV2)에 응답하여 제2 구간(S2)에 동작이 개시되고, 2 수평 주기로 짝수 번째 게이트 신호들(Go1,..., Gok)을 순차적으로 출력한다. 상기 제2 수직 개시 신호(STV2)는 상기 제1 수직 개시 신호(STV1)에 대해 1 수평 주기(1H) 만큼 지연된다. 상기 제1 클럭 신호들(CK1, CKB1)은 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 라이징 타이밍을 제어한다. 상기 제2 출력 인에이블 제어신호(OE2)는 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 폴링 타이밍(F2)을 제어한다.

본 실시예에 따르면, 상기 제2 출력 인에이블 제어신호(OE2)는 상기 제1 출력 인에이블 제어신호(OE1)와 실질적으로 동일하다. 따라서, 도시된 바와 같이, 1 수평 주기(1H)에 대한 폴링 타이밍은 상기 짝수 번째 게이트 신호들(Go1,..., Gok)과 상기 홀수 번째 게이트 신호들(Go1,..., Gok)은 동일하다.

상기 제2 게이트 온 신호(VON2)는 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 게이트 온 레벨을 제어하고, 상기 제2 게이트 오프 신호(VOFF2)는 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 게이트 오프 레벨을 제어한다.

상기 제2 게이트 온 신호(VON2)는 1 프레임 주기로 상기 제1 게이트 온 신호(VON1)에 대해서 반대로 스윙한다. 도시된 바와 같이, 상기 제2 게이트 온 신호(VON2)는 상기 홀수 번째 프레임 구간(O_FRAME)에는 제2 하이 레벨(HL2)을 갖고, 상기 짝수 번째 프레임 구간(E_FRAME)에는 상기 제1 하이 레벨(HL1)을 갖는다. 상기 제2 게이트 오프 신호(VOFF2)는 상기 제1 게이트 오프 신호(VOFF1)와 동일한 상기 로우 레벨(LL)을 갖는 직류 신호이다.

예를 들면, 도 2에 도시된 바와 같은 반전 모드로 구동되는 경우를 예로서 설명한다. 홀수 번째 프레임 구간(O_FRAME) 동안, 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 연결된 화소들에는 기준 신호(VOCM)에 대해서 정극성(+)의 데이터 신호가 인가된다. 상기 홀수 게이트 회로(251)는 제1 하이 레벨(HL1)을 갖는 제1 게이트 온 신호(VON1)와 로우 레벨(LL)을 갖는 제1 게이트 오프 신호(VOFF1)를 이용하여 상기 홀수 번째 게이트 신호들(Go1, Go2,...)을 생성하고, 상기 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 제공한다. 상기 홀수 번째 프레임 구간(O_FRAME) 동안 상기 홀수 번째 게이트 신호들 (Go1, Go2,...) 각각은 상기 제1 하이 레벨(HL1)에 대응하는 게이트 온 레벨을 갖고, 상기 로우 레벨(LL)에 대응하는 게이트 오프 레벨을 갖는다.

한편, 홀수 번째 프레임 구간(O_FRAME) 동안, 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 연결된 화소들에는 상기 기준 신호(VOCM)에 대해서 부극성(-)의 데이터 신호가 인가된다. 상기 짝수 게이트 회로(252)는 상기 제1 하이 레벨(HL1) 보다 낮은 제2 하이 레벨(HL2)을 갖는 제2 게이트 온 신호(VON2)와 상기 로우 레벨(LL)을 갖는 제2 게이트 오프 신호(VOFF2)를 이용하여 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)을 생성하고, 상기 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 제공한다. 상기 홀수 번째 프레임 구간(O_FRAME) 동안 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...) 각각은 상기 제2 하이 레벨(HL2)에 대응하는 게이트 온 레벨을 갖고, 상기 로우 레벨(LL)에 대응하는 게이트 오프 레벨을 갖는다.

이어, 짝수 번째 프레임 구간(E_FRAME)동안, 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 연결된 화소들에는 부극성(-)의 데이터 신호가 인가된다. 상기 홀수 게이트 회로(251)는 상기 제2 하이 레벨(HL2)을 갖는 제1 게이트 온 신호(VON1)와 상기 로우 레벨(LL)을 갖는 제1 게이트 오프 신호(VOFF1)를 이용하여 상기 홀수 번째 게이트 신호들(Go1, Go2,...)을 생성하고, 상기 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 제공한다. 상기 짝수 번째 프레임 구간(E_FRAME) 동안 상기 홀수 번째 게이트 신호들(Go1, Go2,...) 각각은 상기 제2 하이 레벨(HL2)에 대응하는 게이트 온 레벨을 갖고, 상기 로우 레벨(LL)에 대응하는 게이트 오프 레벨을 갖는다.

한편, 상기 짝수 번째 프레임 구간(E_FRAME) 동안, 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 연결된 화소들에는 정극성(+)의 데이터 신호가 인가된다. 상기 짝수 게이트 회로(252)는 상기 제1 하이 레벨(HL1)을 갖는 제2 게이트 온 신호(VON2)와 상기 로우 레벨(LL)을 갖는 제2 게이트 오프 신호(VOFF2)를 이용하여 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)을 생성하고, 상기 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 제공한다. 상기 짝수 번째 프레임 구간(E_FRAME) 동안 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...) 각각은 상기 제1 하이 레벨(HL1)에 대응하는 게이트 온 레벨을 갖고, 상기 로우 레벨(LL)에 대응하는 게이트 오프 레벨을 갖는다.

이와 같이, 정극성의 데이터 신호가 인가되는 화소에는 상기 제1 하이 레벨(HL1)에 대응하는 게이트 온 레벨과 상기 로우 레벨(LL)에 대응하는 게이트 오프 레벨을 갖는 정극성용 게이트 신호가 인가되고, 부극성의 데이터 신호가 인가되는 화소에는 상기 제2 하이 레벨(HL2)에 대응하는 게이트 온 레벨과 상기로우 레벨(LL)에 대응하는 게이트 오프 레벨을 갖는 부극성용 게이트 신호가 인가된다.

도 9는 도 8의 게이트 신호에 따른 데이터 충전율을 설명하기 위한 파형도이다.

도 8 및 도 9를 참조하면, 실시예에 따르면, 게이트 신호는 정극성의 데이터 신호를 위한 정극성용 게이트 신호(P_Gd)와 부극성의 데이터 신호를 위한 부극성용 게이트 신호(N_Gd)를 포함한다. 상기 정극성용 게이트 신호(P_Gd)는 제1 하이 레벨(HL1)의 게이트 온 레벨과 상기 로우 레벨(LL)의 게이트 오프 레벨을 갖는다. 상기 부극성용 게이트 신호(N_Gd)는 상기 제1 하이 레벨(HL1) 보다 낮은 상기 제2 하이 레벨(HL2)의 게이트 온 레벨과 상기 로우 레벨(LL)의 게이트 오프 레벨을 갖는다.

상기 정극성용 게이트 신호(P_Gd)의 게이트 온 및 오프 레벨 간의 전압차와 상기 부극성용 게이트 신호(N_Gd)의 게이트 온 및 오프 레벨 간의 전압차는 서로 다르다.

실시예에 따르면, 정극성의 게이트/소스 전압(ON_Vgs1)과 부극성의 게이트/소스 전압(ON_Vgs2) 서로 같다. 이에 따라서, 이전 실시예에서 설명된 바와 같이, 정극성 및 부극성의 데이터 충전율 편차를 막을 수 있다.

실시예에 따르면, 상기 정극성용 게이트 신호(P_Gd) 및 부극성용 게이트 신호(N_Gd)의 피크점은 게이트 온 레벨의 이원화에 따라서 서로 동일할 수 있다. 이에 따라서, 실시예에 따른 정극성용 및 부극성용 게이트 신호들(P_Gd, N_Gd)의 출력 인에이블 제어신호(OEe1)의 제어 구간(We1)은 서로 동일하게 설정할 수 있다. 또한, 실시예에 따른 출력 인에이블 제어신호(OEe1)의 제어 구간(We1)은 도 5b에 도시된 비교예에 따른 출력 인에이블 제어신호(OEc)의 제어 구간(Wc) 보다 작다.

결과적으로, 본 실시예에 따르면 게이트 신호의 게이트 온 레벨만 정극성용 및 부극성용으로 이원화함으로써 데이터 충전율의 편차를 제거하여 표시 품질을 향상시킬 수 있다.

또한, 도시되지 않았으나, 게이트 신호의 게이트 오프 레벨만 정극성용 및 부극성용으로 이원화함으로써 오프 누설 전류 편차를 제거하여 표시 품질을 향상시킬 수 있다.

도 10은 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력신호 파형도이다.

도 3 및 도 10을 참조하면, 본 실시예에 따르면, 출력 인에이블 제어신호의 제어 구간을 제어하여 게이트 신호를 정극성용 및 부극성용으로 이원화하고, 펄스 폭이 서로 다른 정극성용 게이트 신호 및 부극성용 게이트 신호를 이용하여 정극성 및 부극성의 데이터 충전율 편차를 제거할 수 있다.

구체적으로, 상기 게이트 구동부(250)는 복수의 홀수 번째 게이트 신호들(Go1,..., Gok)을 생성하는 홀수 게이트 회로(251) 및 복수의 짝수 번째 게이트 신호들(Ge1,..., Gek)을 생성하는 짝수 게이트 회로(252)를 포함한다.

상기 홀수 게이트 회로(251)는 상기 제어 회로부(210)로부터 상기 제1 게이트 제어 신호, 제1 게이트 온 신호(VON1), 제1 게이트 오프 신호(VOFF1)를 수신한다. 상기 제1 게이트 제어 신호는 제1 수직 개시 신호(STV1), 제1 클럭 신호들(CK1, CKB1), 제1 출력 인이에블 신호(OE1)를 포함한다. 상기 제1 게이트 온 신호(VON1)는 하이 레벨(HL)을 갖는 직류 신호이고, 상기 제1 게이트 오프 신호(VOFF1)는 로우 레벨(LL)을 갖는 직류 신호이다.

상기 제1 수직 개시 신호(STV1)는 상기 홀수 게이트 회로(251)의 동작 개시 타이밍(S1)을 제어한다. 상기 제1 클럭 신호들(CK1, CKB1)은 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 라이징 타이밍을 제어한다. 상기 제1 출력 인에이블 제어신호(OE1)는 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 폴링 타이밍을 제어한다.

상기 제1 출력 인에이블 신호(OE1)는 홀수 번째 프레임에는 제1 제어 구간(W1)을 갖고, 짝수 번째 프레임에는 상기 제1 제어 구간(W1)과 다른 제2 제어 구간(W2)을 갖는다. 이에 따라서, 상기 홀수 번째 게이트 신호들(Go1,..., Gok)은 상기 홀수 번째 프레임에는 상기 제1 제어 구간(W1)에 대응하는 폴링 타이밍을 갖고, 상기 짝수 번째 프레임에는 상기 제2 제어 구간(W2)에 대응하는 폴링 타이밍을 갖는다.

상기 제1 게이트 온 신호(VON1)는 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 게이트 온 레벨은 상기 하이 레벨(HL)로 제어하고, 상기 제1 게이트 오프 신호(VOFF1)는 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 게이트 오프 레벨을 상기 로우 레벨(LL)로 제어한다.

상기 짝수 게이트 회로(252)는 상기 제어 회로부(210)로부터 상기 제2 게이트 제어 신호, 제2 게이트 온 신호(VON2), 제2 게이트 오프 신호(VOFF2)를 수신한다. 상기 제2 게이트 제어 신호는 제2 수직 개시 신호(STV2), 제2 클럭 신호들(CK2, CKB2), 제2 출력 인이에블 신호(OE2)를 포함한다. 상기 제2 게이트 온 신호(VON2)는 상기 제1 게이트 온 신호(VON1)와 동일한 하이 레벨(HL)을 갖는 직류 신호이고, 상기 제2 게이트 오프 신호(VOFF2)는 상기 제1 게이트 오프 신호(VOFF1)와 동일한 로우 레벨(LL)을 갖는 직류 신호이다.

상기 제2 수직 개시 신호(STV2)는 상기 짝수 게이트 회로(252)의 동작 개시 타이밍을 제어한다. 본 실시예에 따르면, 상기 제2 수직 개시 신호(STV2)는 상기 제1 수직 개시 신호(STV1)에 대해 1 수평 주기(1H) 만큼 지연된다. 상기 제2 클럭 신호들(CK2, CKB2)은 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 라이징 타이밍을 제어한다. 상기 제2 출력 인에이블 제어신호(OE2)는 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 폴링 타이밍을 제어한다.

상기 제2 출력 인에이블 신호(OE2)는 홀수 번째 프레임에는 상기 제2 제어 구간(W2)을 갖고, 짝수 번째 프레임에는 상기 제1 제어 구간(W1)을 갖는다. 이에 따라서, 상기 짝수 번째 게이트 신호들(Go1,..., Gok)은 상기 홀수 번째 프레임에는 상기 제2 제어 구간(W2)에 대응하는 폴링 타이밍을 갖고, 상기 짝수 번째 프레임에는 상기 제1 제어 구간(W1)에 대응하는 폴링 타이밍을 갖는다.

상기 제2 게이트 온 신호(VON2)는 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 게이트 온 레벨은 상기 하이 레벨(HL)로 제어하고, 상기 제2 게이트 오프 신호(VOFF2)는 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 게이트 오프 레벨을 상기 로우 레벨(LL)로 제어한다.

예를 들면, 도 2에 도시된 바와 같은 반전 모드로 구동되는 경우를 예로서 설명한다. 홀수 번째 프레임 구간(O_FRAME) 동안, 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 연결된 화소들에는 기준 신호(VOCM)에 대해서 정극성(+)의 데이터 신호가 인가된다. 상기 홀수 게이트 회로(251)는 하이 레벨(HL)을 갖는 제1 게이트 온 신호(VON1)와 로우 레벨(LL)을 갖는 제1 게이트 오프 신호(VOFF1)를 이용하여 상기 홀수 번째 게이트 신호들(Go1, Go2,...)을 생성하고, 상기 홀수 번째 게이트 신호들(Go1, Go2,...)은 상기 제1 출력 인에이블 제어신호(OE1)의 제1 제어 구간(W1)에 대응하는 폴링 타이밍을 갖는다. 이에 따라서, 상기 홀수 번째 게이트 신호들(Go1, Go2,...) 각각은 제1 펄스 폭(GW1)을 갖는다. 상기 홀수 번째 게이트 신호들(Go1, Go2,...)은 상기 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 제공한다.

한편, 홀수 번째 프레임 구간(O_FRAME) 동안, 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 연결된 화소들에는 상기 기준 신호(VOCM)에 대해서 부극성(-)의 데이터 신호가 인가된다. 상기 짝수 게이트 회로(252)는 상기 하이 레벨(HL)와 상기 로우 레벨(LL)을 갖는 제2 게이트 오프 신호(VOFF2)를 이용하여 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)을 생성하고, 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)은 상기 제2 출력 인에이블 제어신호(OE2)의 제2 제어 구간(W2)에 대응하는 폴링 타이밍을 갖는다. 이에 따라서, 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...) 각각은 제2 펄스 폭(GW2)을 갖는다. 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)은 상기 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 제공한다.

이어, 짝수 번째 프레임 구간(E_FRAME)동안, 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 연결된 화소들에는 부극성(-)의 데이터 신호가 인가된다. 상기 홀수 게이트 회로(251)는 상기 하이 레벨(HL)을 갖는 제1 게이트 온 신호(VON1)와 상기 로우 레벨(LL)을 갖는 제1 게이트 오프 신호(VOFF1)를 이용하여 상기 홀수 번째 게이트 신호들(Go1, Go2,...)을 생성하고, 상기 홀수 번째 게이트 신호들(Go1, Go2,...)은 상기 제2 출력 인에이블 제어신호(OE2)의 제2 제어 구간(W2)에 대응하는 폴링 타이밍을 갖는다. 이에 따라서, 상기 홀수 번째 게이트 신호들(Go1, Go2,...) 각각은 제2 펄스 폭(GW2)을 갖는다. 상기 홀수 번째 게이트 신호들(Go1, Go2,...)은 상기 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 제공한다.

한편, 상기 짝수 번째 프레임 구간(E_FRAME) 동안, 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 연결된 화소들에는 정극성(+)의 데이터 신호가 인가된다. 상기 짝수 게이트 회로(252)는 상기 하이 레벨(HL)을 갖는 제2 게이트 온 신호(VON2)와 상기 로우 레벨(LL)을 갖는 제2 게이트 오프 신호(VOFF2)를 이용하여 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)을 생성하고, 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)은 상기 제1 출력 인에이블 제어신호(OE1)의 제1 제어 구간(W1)에 대응하는 폴링 타이밍을 갖는다. 이에 따라서, 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...) 각각은 제1 펄스 폭(GW1)을 갖는다. 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)은 상기 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 제공한다.

이와 같이, 본 실시예에 따르면, 정극성의 데이터 신호가 인가되는 화소에는 상기 제1 펄스 폭(W1)을 갖는 정극성용 게이트 신호가 인가되고, 부극성의 데이터 신호가 인가되는 화소에는 상기 제1 펄스 폭(W1) 보다 좁은 제2 펄스 폭(W2)을 갖는 부극성용 게이트 신호가 인가된다. 본 실시예에 따른 정극성용 및 부극성용 게이트 신호들은 게이트 온 레벨 및 게이트 오프 레벨이 서로 동일하다.

도 11은 도 10의 게이트 신호에 따른 데이터 충전율을 설명하기 위한 파형도이다.

도 10 및 도 11을 참조하면, 본 실시예에 따른 게이트 구동부는 표시 패널의 RC 지연에 의해 정극성 및 부극성의 데이터 신호의 충전율 편차를 줄이기 위해 정극성용 게이트 신호(P_Gd)와 부극성용 게이트 신호(N_Gd)를 생성한다.

상기 정극성용 게이트 신호(P_Gd)는 상기 정극성(+)의 데이터 신호가 다음 수평 라인에 인가되는 정극성(+)의 데이터 신호와의 혼선을 최소화하고 데이터 충전율을 최대화하기 위한 제1 폴링 타이밍(F1)을 결정한다. 상기 제1 폴링 타이밍(F1)은 상기 출력 인에이블 제어신호의 제1 제어 구간(W1)에 대응한다. 상기 정극성용 게이트 신호(P_Gd)는 하이 레벨(HL)의 게이트 온 레벨과 상기 로우 레벨(LL)의 게이트 오프 레벨을 갖는다.

상기 부극성용 게이트 신호(N_Gd)는 상기 부극성(-)의 데이터 신호가 다음 수평 라인에 인가되는 부극성(-)의 데이터 신호와의 혼선을 최소화하고 데이터 충전율을 최대화하기 위한 제2 폴링 타이밍(F2)을 결정한다. 상기 제2 폴링 타이밍(F1)은 상기 출력 인에이블 제어신호(OE2)의 제2 제어 구간(W2)에 대응한다. 상기 제2 제어 구간(W2)은 상기 제1 제어 구간(W1) 보다 크다. 상기 부극성용 게이트 신호(N_Gd)는 하이 레벨(HL)의 게이트 온 레벨과 상기 로우 레벨(LL)의 게이트 오프 레벨을 갖는다.

상기 정극성용 및 부극성용 게이트 신호의 게이트 온 레벨과 게이트 오프 레벨이 서로 동일하여 정극성(+)의 게이트/소스 전압(Vgs1)이 부극성(-)의 게이트/소스 전압(Vgs2) 보다 작지만 1 수평 주기 내에서 상기 정극성(+)의 폴링 타이밍(F1)을 상기 부극성(-)의 폴링 타이밍(F2) 보다 늦음으로써 상기 정극성(+)의 데이터 충전율을 향상시킬 수 있다.

이에 따라서, 상기 정극성 및 부극성의 데이터 충전율 편차를 줄여 표시 품질을 향상시킬 수 있다.

도 12는 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력신호 파형도이다.

도 3 및 도 12를 참조하면, 본 실시예에 따르면, 출력 인에이블 제어신호의 제어 구간을 제어하여 게이트 신호를 정극성용 및 부극성용으로 이원화하고, 펄스 폭이 동일한 정극성용 게이트 신호 및 부극성용 게이트 신호를 이용하여 정극성 및 부극성의 데이터 충전율 편차를 제거할 수 있다.

상기 제1 수직 개시 신호(STV1)는 상기 홀수 게이트 회로(251)의 동작 개시 타이밍을 제어한다. 예를 들면, 홀수 번째 프레임 구간(O_FRAME)에서는 제1 구간(S1)에 상기 홀수 게이트 회로(251)의 동작을 개시하고, 짝수 번째 프레임 구간(E_FRAME)에서는 제2 구간(S2)에 상기 홀수 게이트 회로(251)의 동작을 개시한다. 상기 제1 구간(S1)과 상기 제2 구간(S2)의 지연차(d1)는 1 프레임 주기 보다 작을 수 있다. 본 실시예에 따르면, 상기 제1 수직 개시 신호(STV1)는 2 프레임 주기로 반복될 수 있다.

상기 제1 클럭 신호들(CK1, CKB1)은 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 라이징 타이밍을 제어한다.

상기 제1 출력 인에이블 제어신호(OE1)는 상기 홀수 번째 게이트 신호들(Go1,..., Gok)의 폴링 타이밍을 제어한다. 예를 들면, 상기 제1 출력 인에이블 신호(OE1)는 홀수 번째 프레임 구간(O_FRAME)에는 제1 제어 구간(W1)을 갖고, 짝수 번째 프레임 구간(E_FRAME)에는 상기 제1 제어 구간(W1)과 다른 제2 제어 구간(W2)을 갖는다. 이에 따라서, 상기 홀수 번째 게이트 신호들(Go1,..., Gok)은 상기 홀수 번째 프레임 구간(O_FRAME)에는 상기 제1 제어 구간(W1)에 대응하는 폴링 타이밍을 갖고, 상기 짝수 번째 프레임 구간(E_FRAME)에는 상기 제2 제어 구간(W2)에 대응하는 폴링 타이밍을 갖는다.

상기 제2 수직 개시 신호(STV2)는 상기 짝수 게이트 회로(252)의 동작 개시 타이밍을 제어한다. 예를 들면, 홀수 번째 프레임 구간(O_FRAME)에서는 제3 구간(S1)에 상기 짝수 게이트 회로(252)의 동작을 개시하고, 짝수 번째 프레임 구간(E_FRAME)에서는 제4 구간(S4)에 상기 짝수 게이트 회로(252)의 동작을 개시한다.상기 제3 구간(S3)과 상기 제4 구간(S4)의 지연차(d2)는 1 프레임 주기 보다 클 수 있다. 본 실시예에 따르면, 상기 제2 수직 개시 신호(STV2)는 2 프레임 주기로 반복될 수 있다.

상기 제2 클럭 신호들(CK2, CKB2)은 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 라이징 타이밍을 제어한다.

상기 제2 출력 인에이블 제어신호(OE2)는 상기 짝수 번째 게이트 신호들(Go1,..., Gok)의 폴링 타이밍을 제어한다. 예를 들면, 상기 제2 출력 인에이블 신호(OE2)는 홀수 번째 프레임 구간(O_FRAME)에는 상기 제2 제어 구간(W2)을 갖고, 짝수 번째 프레임 구간(E_FRAME)에는 상기 제1 제어 구간(W1)을 갖는다. 이에 따라서, 상기 짝수 번째 게이트 신호들(Go1,..., Gok)은 상기 홀수 번째 프레임에는 상기 제2 제어 구간(W2)에 대응하는 폴링 타이밍을 갖고, 상기 짝수 번째 프레임에는 상기 제1 제어 구간(W1)에 대응하는 폴링 타이밍을 갖는다.

예를 들면, 도 2에 도시된 바와 같은 반전 모드로 구동되는 경우를 예로서 설명한다. 홀수 번째 프레임 구간(O_FRAME) 동안, 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 연결된 화소들에는 기준 신호(VOCM)에 대해서 정극성(+)의 데이터 신호가 인가된다. 상기 홀수 게이트 회로(251)는 하이 레벨(HL)을 갖는 제1 게이트 온 신호(VON1)와 로우 레벨(LL)을 갖는 제1 게이트 오프 신호(VOFF1)를 이용하여 상기 홀수 번째 게이트 신호들(Go1, Go2,...)을 생성한다. 상기 홀수 번째 게이트 신호들(Go1, Go2,...)은 상기 제1 수직 개시 신호(STV1)에 응답하여 제1 구간(S1)에 동작 개시되어 2 수평 주기(2H)로 상기 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 순차적으로 제공된다. 상기 홀수 번째 게이트 신호들(Go1, Go2,...)은 상기 제1 출력 인에이블 제어신호(OE1)의 제1 제어 구간(W1)에 대응하는 폴링 타이밍을 갖는다. 이에 따라서, 상기 홀수 번째 게이트 신호들(Go1, Go2,...) 각각은 제1 펄스 폭(GW1)을 갖는다.

한편, 홀수 번째 프레임 구간(O_FRAME) 동안, 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 연결된 화소들에는 상기 기준 신호(VOCM)에 대해서 부극성(-)의 데이터 신호가 인가된다. 상기 짝수 게이트 회로(252)는 상기 하이 레벨(HL)와 상기 로우 레벨(LL)을 갖는 제2 게이트 오프 신호(VOFF2)를 이용하여 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)을 생성한다. 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)은 상기 제2 수직 개시 신호(STV2)에 응답하여 제3 구간(S3)에 동작 개시되어 2 수평 주기(2H)로 상기 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 순차적으로 제공된다. 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)은 상기 제2 출력 인에이블 제어신호(OE2)의 제2 제어 구간(W2)에 대응하는 폴링 타이밍을 갖는다. 이에 따라서, 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...) 각각은 상기 제1 펄스 폭(GW1)과 동일한 제2 펄스 폭(GW2)을 갖는다.

이어, 짝수 번째 프레임 구간(E_FRAME)동안, 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 연결된 화소들에는 부극성(-)의 데이터 신호가 인가된다. 상기 홀수 게이트 회로(251)는 상기 하이 레벨(HL)을 갖는 제1 게이트 온 신호(VON1)와 상기 로우 레벨(LL)을 갖는 제1 게이트 오프 신호(VOFF1)를 이용하여 상기 홀수 번째 게이트 신호들(Go1, Go2,...)을 생성한다. 상기 홀수 번째 게이트 신호들(Go1, Go2,...)은 상기 제1 수직 개시 신호(STV1)에 응답하여 제2 구간(S2)에 동작 개시되어 2 수평 주기(2H)로 상기 홀수 번째 게이트 라인들(GLo1, GLo2,...)에 순차적으로 제공된다. 상기 홀수 번째 게이트 신호들(Go1, Go2,...)은 상기 제1 출력 인에이블 제어신호(OE1)의 제2 제어 구간(W2)에 대응하는 폴링 타이밍을 갖는다. 이에 따라서, 상기 홀수 번째 게이트 신호들(Go1, Go2,...) 각각은 제1 펄스 폭(GW1)을 갖는다.

한편, 상기 짝수 번째 프레임 구간(E_FRAME) 동안, 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 연결된 화소들에는 정극성(+)의 데이터 신호가 인가된다. 상기 짝수 게이트 회로(252)는 상기 하이 레벨(HL)을 갖는 제2 게이트 온 신호(VON2)와 상기 로우 레벨(LL)을 갖는 제2 게이트 오프 신호(VOFF2)를 이용하여 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)을 생성한다. 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)은 상기 제2 수직 개시 신호(STV2)에 응답하여 제4 구간(S3)에 동작 개시되어 2 수평 주기(2H)로 상기 짝수 번째 게이트 라인들(GLe1, GLe2,...)에 순차적으로 제공된다. 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...)은 상기 제2 출력 인에이블 제어신호(OE2)의 제1 제어 구간(W1)에 대응하는 폴링 타이밍을 갖는다. 이에 따라서, 상기 짝수 번째 게이트 신호들(Ge1, Ge2,...) 각각은 상기 제1 펄스 폭(GW1)과 동일한 제2 펄스 폭(GW2)을 갖는다.

이와 같이, 상기 출력 인에이블 제어 신호의 제어 구간을 다르게 제어하여 정극성 및 부극성의 데이터 충전율 편차를 제거할 있다. 또한, 서로 다른 수직 개시 신호를 이용하여 정극성용 게이트 신호와 부극성용 게이트 신호의 펄스 폭은 동일하게 할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 표시 패널 200 : 표시 구동부
210 : 제어 회로부 230 : 데이터 구동부
250 : 게이트 구동부 251 : 짝수 게이트 회로
252 : 홀수 게이트 회로

Claims

제1 방향으로 연장된 복수의 데이터 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 게이트 라인들 및 복수의 화소들을 포함하고, 각 화소는 데이터 라인과 게이트 라인에 연결된 스위칭 소자를 포함하는 표시 패널의 구동 방법에서,
기준 신호에 대해서 제1 극성의 데이터 신호가 인가되는 상기 스위칭 소자에 제1 극성용 게이트 신호를 인가하는 단계; 및
상기 기준 신호에 대해서 제2 극성의 데이터 신호가 인가되는 상기 스위칭 소자에 제2 극성용 게이트 신호를 인가하는 단계를 인가하는 표시 패널의 구동 방법.
제1항에 있어서, 1 수평 주기 내에서 상기 제1 극성용 게이트 신호의 폴링 타이밍은 상기 제2 극성용 게이트 신호의 폴링 타이밍은 동일한 것을 특징으로 하는 표시 패널의 구동 방법.
제2항에 있어서, 상기 제1 극성용 게이트 신호는 제1 게이트 온 레벨 및 제1 게이트 오프 레벨을 갖고,
상기 제2 극성용 게이트 신호는 상기 제1 게이트 온 레벨 보다 낮은 제2 게이트 온 레벨 및 상기 제1 게이트 오프 레벨 보다 낮은 제2 게이트 오프 레벨을 갖는 것을 특징으로 하는 표시 패널의 구동 방법.
제2항에 있어서, 상기 제1 극성용 게이트 신호의 게이트 온 레벨 및 게이트 오프 레벨 중 하나는 상기 제2 극성용 게이트 신호와 다른 것을 특징으로 하는 표시 패널의 구동 방법.
제1항에 있어서, 1 수평 주기 내에서 상기 제1 극성용 게이트 신호와 상기 제2 극성용 게이트 신호의 폴링 타이밍이 서로 다른 것을 특징으로 하는 표시 패널의 구동 방법.
제5항에 있어서, 상기 제1 극성용 게이트 신호의 게이트 온 레벨 및 게이트 오프 레벨은 상기 제2 극성용 게이트 신호와 같은 것을 특징으로 하는 표시 패널의 구동 방법.
제6항에 있어서, 상기 제1 극성용 게이트 신호와 상기 제2 극성용 게이트 신호의 펄스 폭은 다른 것을 특징으로 하는 표시 패널의 구동 방법.
제6항에 있어서, 상기 제1 극성용 게이트 신호와 상기 제2 극성용 게이트 신호의 펄스 폭은 동일한 것을 특징으로 하는 표시 패널의 구동 방법.
복수의 데이터 라인들, 복수의 게이트 라인들 및 복수의 화소들을 포함하고, 각 화소는 데이터 라인과 게이트 라인에 연결된 스위칭 소자를 포함하는 표시 패널;
상기 표시 패널에 기준 신호에 대해서 제1 극성의 데이터 신호 및 제2 극성의 데이터 신호를 제공하는 데이트 구동부; 및
상기 제1 극성의 데이터 신호가 인가되는 상기 스위칭 소자에 제1 극성용 게이트 신호를 제공하고, 상기 제2 극성의 데이터 신호가 인가되는 상기 스위칭 소자에 제2 극성용 게이트 신호를 제공하는 게이트 구동부를 포함하는 표시 장치.
제9항에 있어서, 1 수평 주기 내에서 상기 제1 극성용 게이트 신호의 폴링 타이밍은 상기 제2 극성용 게이트 신호의 폴링 타이밍은 동일한 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제1 극성용 게이트 신호는 제1 게이트 온 레벨 및 제1 게이트 오프 레벨을 갖고,
상기 제2 극성용 게이트 신호는 상기 제1 게이트 온 레벨 보다 낮은 제2 게이트 온 레벨 및 상기 제1 게이트 오프 레벨 보다 낮은 제2 게이트 오프 레벨을 갖는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제1 극성용 게이트 신호의 게이트 온 레벨 및 게이트 오프 레벨 중 하나는 상기 제2 극성용 게이트 신호와 다른 것을 특징으로 하는 표시 장치.
제9항에 있어서, 1 수평 주기 내에서 상기 제1 극성용 게이트 신호와 상기 제2 극성용 게이트 신호의 폴링 타이밍이 서로 다른 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 1 수평 주기 내에서 정극성용 게이트 신호의 폴링 타이밍은 부극성용 게이트 신호의 폴링 타이밍 보다 느린 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제1 극성용 게이트 신호의 게이트 온 레벨 및 게이트 오프 레벨은 상기 제2 극성용 게이트 신호와 같은 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 제1 극성용 게이트 신호와 상기 제2 극성용 게이트 신호의 펄스 폭은 다른 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 제1 극성용 게이트 신호와 상기 제2 극성용 게이트 신호의 펄스 폭은 동일한 것을 특징으로 하는 표시 장치.
제9항에 있어서, 상기 표시 패널은 상기 제1 방향으로 배열된 화소들을 포함하는 화소 열과 상기 제2 방향으로 배열된 화소들을 포함하는 화소 행을 포함하고,
하나의 게이트 라인은 인접한 두 개의 화소 행들에 포함된 화소들과 교대로 연결되고, 하나의 데이터 라인은 하나의 화소 열에 포함된 화소들과 연결되고,
홀수 번째 게이트 라인은 제1 극성용 게이트 신호가 인가되고, 짝수 번째 게이트 라인은 제2 극성용 게이트 신호가 인가되는 것을 특징으로 하는 표시 장치.
제9항에 있어서, 상기 화소는 상기 제1 방향으로 분할된 제1 서브 화소와 제2 서브 화소를 포함하고,
상기 제1 서브 화소는 제1 극성의 데이터 신호가 인가되는 제1 데이터 라인과 상기 제1 극성용 게이트 신호가 인가되는 제1 게이트 라인에 연결된 제1 스위칭 소자를 포함하고,
상기 제2 서브 화소는 제2 극성의 데이터 신호가 인가되는 제2 데이터 라인과 상기 제2 극성용 게이트 신호가 인가되는 제2 게이트 라인에 연결된 제2 스위칭 소자를 포함하는 것을 특징으로 하는 표시 장치.
제9항에 있어서, 상기 표시 패널은 상기 제1 방향으로 배열된 화소들을 포함하는 화소 열과 상기 제2 방향으로 배열된 화소들을 포함하는 화소 행을 포함하고,
하나의 게이트 라인은 인접한 두 개의 화소 행들에 포함된 화소들과 교대로 연결되고, 하나의 화소 열에 포함된 화소들은 인접한 두 개의 데이터 라인들에 교대로 연결되고,
홀수 번째 게이트 라인은 제1 극성용 게이트 신호가 인가되고, 짝수 번째 게이트 라인은 제2 극성용 게이트 신호가 인가되는 것을 특징으로 하는 표시 장치.