KR20140133022A - 인터포저 기판의 관통전극 형성 방법 및 인터포저 기판을 포함하는 반도체 패키지 - Google Patents
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Abstract
본 발명의 실시예에 따른 인터포저 기판의 관통전극 형성 방법은 홀이 형성된 감광성 유리 기판을 마련하는 단계, 및 상기 홀에 용융금속을 충진하여 관통전극을 형성하는 단계를 포함한다.
Description
본 발명은 인터포저 기판의 관통전극 형성 방법 및 인터포저 기판을 포함하는 반도체 패키지에 관한 것이다.
최근의 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되어가고 있고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이러한 것을 가능하게 하는 중요한 기술 중의 하나가 바로 반도체 패키지 조립 기술이다. 이러한 최근의 추세에 대응하기 위하여 반도체 칩을 3차원적으로 적층시키는 3D 패키징 기술 개발이 활발하게 이루어지고 있다. 그 중에서 특히 관통전극을 포함하는 인터포저(interposer) 기판을 이용하여 반도체 칩들을 전기적으로 연결하는 적층기술은 전자제품의 고성능 및 소형화 구현에 유리한 기술로 주목받고 있다.
종래의 인터포저 기판은 주로 실리콘으로 구현되었다. 그러나 인터포저 기판으로 실리콘을 이용할 경우, 관통전극을 형성하기 위하여 많은 시간 및 비용이 소요되는 단점이 있다.
본 발명이 이루고자 하는 기술적인 과제는 감광성 유리를 이용하는 인터포저 기판의 관통전극 형성 방법 및 감광성 유리를 이용하는 인터포저 기판을 포함하는 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 인터포저 기판의 관통전극 형성 방법은 홀이 형성된 감광성 유리 기판을 마련하는 단계, 및 상기 홀에 용융금속을 충진하여 관통전극을 형성하는 단계를 포함한다.
상기 인터포저 기판의 관통전극 형성 방법은 상기 감광성 유리 기판의 전면 및 후면 중 적어도 하나를 식각하여 상기 관통전극을 돌출시키는 단계를 더 포함할 수 있다.
상기 감광성 유리 기판은 결정 상태의 감광성 유리를 포함할 수 있다.
상기 감광성 유리 기판은 자외선에 노광되고 섭씨 570도 내지 섭씨 800도에서 열처리되어 결정화될 수 있다.
상기 용융금속은 주석, 납, 은, 구리, 금, 아연 및 알루미늄을 적어도 하나 이상 포함하는 금속 또는 합금일 수 있다.
상기 용융금속의 용융 온도는 섭씨 200도 이상 섭씨 600도 이하일 수 있다.
상기 홀에 용융금속을 충진하는 단계는 상기 홀에 용융금속을 충진하기 전에, 상기 홀에 금속박막을 형성하는 단계를 더 포함할 수 있다.
상기 금속박막은 니켈, 구리, 금, 은, 주석 및 알루미늄을 적어도 하나 이상 포함하는 금속, 합금 또는 다층막일 수 있다.
상기 인터포저 기판의 관통전극 형성 방법은 상기 관통전극을 돌출시키기 전에, 상기 홀이 충진된 상기 감광성 유리 기판의 전면 및 후면 중 적어도 하나를 연마하는 단계를 더 포함할 수 있다.
상기 감광성 유리 기판의 전면 및 후면 중 적어도 하나를 식각하여 관통전극을 돌출시키는 단계는 상기 감광성 유리 기판의 전면 및 후면 중 적어도 하나를 불산 수용액으로 식각하는 단계를 포함할 수 있다.
상기 인터포저 기판의 관통전극 형성 방법은 상기 관통전극을 돌출시킨 후, 상기 관통전극에 열을 가하여 상기 관통전극의 돌출된 부분을 둥그렇게 하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 인터포저 기판의 관통전극 형성 방법은 홀이 형성된 감광성 유리 기판의 상기 홀에 금속재를 충진하여 관통전극을 형성하는 단계, 및 상기 감광성 유리 기판의 전면 및 후면 중 적어도 하나를 식각하여 관통전극을 돌출시키는 단계를 포함한다.
상기 홀에 금속재를 충진하는 단계는 상기 홀에 상기 금속재가 용융된 용융금속을 충진한 후 상기 용융금속을 냉각시키는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 볼 그리드 어레이(Ball Grid Array) 형성 방법은 상기 관통전극 형성 방법을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 패키지는 인쇄회로기판, 적어도 하나 이상의 반도체 칩, 상기 반도체 칩의 수가 복수일 경우 상기 복수의 반도체 칩 사이에 개재되거나, 또는 상기 반도체 칩 및 상기 인쇄회로기판 사이에 개재되는 인터포저 층을 포함하며, 상기 인터포저 층은 상기 인터포저 기판을 적어도 하나 이상 포함할 수 있다.
상기 인터포저 층은 상기 반도체 칩 및 상기 인쇄회로기판 사이에 개재되고, 상기 인터포저 층에 포함된 상기 인터포저 기판은 볼 그리드 어레이(Ball Grid Array)일 수 있다.
본 발명의 실시예에 따르면, 인터포저 기판으로 감광성 유리를 이용함으로써 관통전극을 보다 용이하게 형성할 수 있으며, 패키징에 소요되는 시간 및 비용을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸다.
도 2 내지 도 8은 도 1의 인터포저 기판에 관통전극을 형성하는 일 실시예를 순차적으로 나타낸 단면도들이다.
도 9 내지 도 16은 도 1의 인터포저 기판에 관통전극을 형성하는 다른 실시예를 순차적으로 나타낸 단면도들이다.
도 17은 본 발명의 실시예들에 따른 인터포저 기판의 관통전극 형성 방법을 나타낸 순서도이다.
도 18은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸다.
도 2 내지 도 8은 도 1의 인터포저 기판에 관통전극을 형성하는 일 실시예를 순차적으로 나타낸 단면도들이다.
도 9 내지 도 16은 도 1의 인터포저 기판에 관통전극을 형성하는 다른 실시예를 순차적으로 나타낸 단면도들이다.
도 17은 본 발명의 실시예들에 따른 인터포저 기판의 관통전극 형성 방법을 나타낸 순서도이다.
도 18은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 층이 다른 층 또는 기판 "상"에 있다고 언급되거나, 층이 다른 층 또는 기판과 결합 또는 접착된다고 언급되는 경우에, 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 전면, 후면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸다.
도 1을 참조하면, 반도체 패키지(1)는 제1 칩(30), 제2 칩(40) 및 인터포저 기판(10)을 포함할 수 있다.
제1 칩(30) 및 제2 칩(40)은 반도체 칩일 수 있으며, 예컨대 DRAM(Dynamic Random Access Memory), 낸드(NAND) 플래시(Flash) 메모리, 노어(NOR) 플래시 메모리, 씨모스 이미지 센서(CMOS Image Sensor; CIS), 디지털 신호 프로세서(Digital Signal Processor; DSP), 후면 수광 이미지 센서(Backside Illuminated CIS), RF(Radio Frequency) 시스템, 아날로그(Analog) 시스템, MEMS(Microelectromechanical Systems), 마이크로 프로세서 유니트(Micro Processor Unit; MPU), 주문형 반도체(Application Specific Integrated Circuit; ASIC) 등일 수 있다.
제1 칩(30) 및 제2 칩(40)은 반도체 패키지(1)의 저장 능력을 높이기 위해서 적층될 수 있다.
제1 칩(30) 및 제2 칩(40)의 크기가 서로 다를 경우, 제1 칩(30) 및 제2 칩(40)을 도전성 와이어를 이용해서 직접 연결시키기가 어렵다. 따라서 제1 칩(30) 및 제2 칩(40)을 전기적으로 연결시키기 위해, 인터포저 기판(10)이 제1 칩(30) 및 제2 칩(40) 사이에 개재될 수 있다.
인터포저 기판(10)은 감광성 유리 기판일 수 있다. 인터포저 기판(10)은 적어도 하나 이상의 관통전극(20)을 포함할 수 있다. 제1 칩(30) 및 제2 칩(40)은 관통전극(20)에 의해 전기적으로 연결될 수 있다.
도 1에서는 관통전극(20)이 인터포저 기판(10)의 전면 및 후면 방향으로 돌출되고, 관통전극(20)에 의해 인터포저 기판(10)과 제1 칩(30) 및 제2 칩(40)이 결합되도록 도시하였으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 실시예에 따라 관통전극(20)은 인터포저 기판(10)의 전면 및 후면 중 한쪽 방향으로만 돌출될 수 있으며, 다른 실시예에 따라 관통전극(20)은 전면 및 후면 방향으로 돌출되지 않을 수 있다. 인터포저 기판(10)과 제1 칩(30) 및 제2 칩(40)은 관통전극(20)과 전기적으로 연결된 범프(bump)를 통해 연결될 수 있다.
또한, 도 1에서는 인터포저 기판(10)이 제1 칩(30) 및 제2 칩(40) 사이에 개재되도록 도시하였으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 실시예에 따라 인터포저 기판은 칩과 볼 그리드 어레이(Ball Grid Array; BGA) 사이에 개재될 수 있다. 다른 실시예에 따라, 인터포저 기판은 볼 그리드 어레이로 구현되어, 칩과 인쇄회로기판(Printed Circuit Board; PCB) 사이에 개재될 수 있다.
도 2 내지 도 8은 도 1의 인터포저 기판에 관통전극을 형성하는 일 실시예를 순차적으로 나타낸 단면도들이다.
도 2를 참조하면, 적어도 하나 이상의 관통홀(110)이 형성된 감광성 유리 기판(100)이 마련된다. 감광성 유리(photosensitive glass)는 일반적으로 투명한 유리 상태(glassy state)이나, 노광 및 열처리 공정에 따라 결정 상태가 내부에 만들어지게 되어 불투명해질 수 있다. 감광성 유리 기판(100)은 유리 상태 또는 결정 상태의 감광성 유리를 포함할 수 있다.
감광성 유리 기판(100)에 관통홀(110)을 형성하는 방법은 다양할 수 있다. 실시예에 따라, 유리 상태의 감광성 유리 기판(100)에서 관통홀(110)을 형성할 영역을 노광 및 열처리하여 결정화시킨 후, 결정 영역을 제거하여 관통홀을 형성할 수 있다. 결정 영역을 제거하기 위해 플루오르화수소(hydrogen fluoride; HF)를 포함하는 불산 수용액을 이용할 수 있다.
실리콘 기판에 관통홀을 형성하는 경우를 가정하면, 실리콘은 반도체이므로 실리콘을 절연처리하여야 한다. 레이저를 이용하여 관통홀을 개별적으로 형성하여야 하므로 많은 시간이 소요되며, 고가의 공정설비를 이용하여야 한다.
본 발명은 감광성 유리 기판을 이용하므로, 관통홀을 형성할 영역을 결정화한 후 플루오르화수소(hydrogen fluoride; HF)를 포함하는 수용액을 이용하여 제거함으로써, 관통홀을 작게 형성할 수 있다. 또한 관통홀을 한번에 형성할 수 있으며 별도의 절연처리가 필요 없으므로, 패키징에 소요되는 시간 및 비용을 절감할 수 있다.
도 3을 참조하면, 감광성 유리 기판(100)을 자외선에 노광한 후 열처리하여 결정화시킬 수 있다. 상기 열처리 시의 온도는 섭씨 570도 내지 섭씨 800도일 수 있다. 섭씨 580도 부근에서 열처리하였을 때, 감광성 유리 기판(100)은 준안정(metastable)한 결정 상태가 될 수 있다. 섭씨 750도 이상에서 열처리하였을 때, 감광성 유리 기판(100)은 안정(stable)한 결정 상태가 될 수 있다.
그러나 실시예에 따라 감광성 유리 기판(100)을 결정화시키지 않고, 유리 상태의 감광성 유리 기판을 이용하여 이후 공정을 진행할 수도 있다.
도 4를 참조하면, 감광성 유리 기판(100) 표면에 금속 시드(seed)층(120)을 형성한다. 감광유리 등에 금속재를 직접 접착하기 어려우므로, 관통홀(110) 내부에 빈 공간 없이 금속재를 충진하기 위해 금속 시드층(120)을 이용한다. 실시예에 따라, 금속 시드층(120)은 니켈, 구리, 금, 은, 주석 등을 한 종류 이상 포함하는 합금 또는 다층막일 수 있다. 관통홀(110) 내부에 충진할 용융금속이 알루미늄을 포함하는 경우, 금속 시드층(120)은 알루미늄박막 또는 이를 포함하는 합금일 수 있다.
금속 시드층(120)은 물리 증착법(Physical Vapor Deposition; PVD) 또는 화학 증착법(Chemical Vapor Deposition; CVD)에 의해 형성될 수 있다.
물리 증착법은 진공 속에서 가스화한 물질을 기본 표면에 피복하는 방법으로서, 진공 증착과 스퍼터링(sputtering) 방법으로 나뉜다. 진공 증착은 고진공하에서 금속을 가열한 후 증발되는 금속 입자를 기판에 부착시켜 박막을 만드는 방식이다. 스퍼터링이란 물질에 이온 충격을 가하면 상기 물질을 구성하는 원자나 분자가 튀어나와 상기 물질 주위의 물체면에 부착하는 현상을 이용하여 물체면에 박막을 형성하는 공정을 의미한다.
화학 증착법은 제조공정에서 피복하는 기판 위에 원료가스를 흐르게 하여 외부 에너지를 가하여 화학결합, 원료가스 분해 등의 반응으로 박막을 형성하는 방법이다.
도 4 및 도 5를 참조하면, 금속 시드층(120)이 형성된 관통홀(110)에 금속재를 충진하여 관통전극(130)을 형성한다.
일 실시예에 따라, 금속재는 용융 금속일 수 있다. 용융 금속을 관통홀(110)에 충진한 후 용융 금속을 냉각시켜 관통전극(130)을 형성할 수 있다.
용융 금속의 용융 온도를 섭씨 200도 이상으로 하여, 관통전극(130)이 이후 공정에 의해 영향을 받지 않도록 할 수 있다. 한편, 용융 금속의 용융 온도를 섭씨 600도 이하로 하여, 용융 금속이 감광성 유리 기판(100)에 영향을 주지 않게 할 수 있다.
금속재는 주석, 납, 은, 구리, 금, 아연 및 알루미늄을 적어도 하나 이상 포함하는 금속 또는 합금일 수 있다. 금속재로 유텍틱(Eutectic) 합금을 이용할 경우, 낮은 용융 온도를 얻을 수 있다.
실리콘 기판에 관통전극을 형성할 경우, 실리콘 기판을 절연시키기 위하여 먼저 벽면을 산화시켜 SiO2 박막을 형성하게 된다. 이후 용융 금속을 실리콘 기판의 관통홀에 충진할 경우 상기 SiO2 박막이 벗겨지는 등의 문제가 발생할 수 있다.
본 발명에서는 실리콘 기판 대신 감광성 유리 기판(100)을 이용하므로, 용융 금속을 충진하여 관통전극을 형성하는 것이 용이하다. 따라서 관통전극 형성 비용이 절감되며, 관통전극(130)으로 다양한 금속재를 이용할 수 있는 효과가 있다.
다른 실시예에 따라 금속재는 전기 도금에 의해 관통홀(110)에 충진될 수 있다.
또 다른 실시예에 따라, 금속재는 은 도전 페이스트(silver electrical conductive pastes) 또는 솔더 페이스트(solder paste)이며, 금속재를 관통홀(110)에 충진하고 열처리하여 관통전극(130)을 형성할 수 있다.
또 다른 실시예에 따라, 금속재를 별도로 충진하지 않고 스퍼터링에 의해 관통홀(110)을 충진할 수 있다.
도 5 및 도 6을 참조하면, 관통홀(110)에 금속재를 충진하여 관통전극(130)을 형성한 후, 감광성 유리 기판(100)의 전면 및 후면을 연마하여 평탄화할 수 있다. 이에 따라 감광성 유리 기판(100)의 전면 및 후면에 형성된 금속 시드층 및 금속재 부분(140)을 제거할 수 있다.
도 6 및 도 7을 참조하면, 감광성 유리 기판(100)의 전면 및 후면 중 적어도 하나(150)를 식각하여 관통전극(130)을 돌출시킬 수 있다. 이때 돌출된 관통전극(130)은 균일한 높이를 가질 수 있다.
실시예에 따라, 감광성 유리 기판(100)의 전면 및 후면 중 적어도 하나(150)에 불산 수용액을 가하여 에칭(etching)할 수 있다.
다른 실시예에 따라, 감광성 유리 기판(100)의 전면 및 후면 중 적어도 하나(150)에 샌딩(sanding)을 할 수 있다. 샌딩은 샌드 블라스팅(Sand blasting)이라고도 하며, 압축공기에 의해 모래를 물체 표면에 고속으로 뿜어 표면의 고착물을 청소하거나 광택을 내는데 이용되는 공법이다. 금속재와 감광성 유리의 내샌딩성의 차이에 따라 감광성 유리 기판(100)이 관통전극(130)보다 빠른 속도로 식각되므로, 관통전극(130)을 돌출시킬 수 있다.
도 8을 참조하면, 관통전극(130)에 열을 가하여 관통전극(130)의 돌출부가 둥그렇게 되도록 할 수 있다. 실시예에 따라, 관통전극(130)의 돌출부를 반구형으로 만들 수 있다.
도 8의 감광성 유리 기판(100)은 도 1의 인터포저 기판(10)에 대응되고, 도 8의 관통전극(130)은 도 1의 관통전극(20)에 대응될 수 있다. 이후 공정에서 제1 칩(30) 및 제2 칩(40)을 감광성 유리 기판(100)의 상부 및 하부에 결합하고, 제1 칩(30) 및 제2 칩(40)을 관통전극(130)을 통해 전기적으로 연결시킬 수 있다.
도 9 내지 도 16은 도 1의 인터포저 기판에 관통전극을 형성하는 다른 실시예를 순차적으로 나타낸 단면도들이다.
도 9를 참조하면, 유리 상태인 감광성 유리 기판(200)이 마련될 수 있다. 감광성 유리 기판(200)에서 적어도 하나 이상의 관통전극을 형성할 부분(210)은 자외선 노광 및 열처리되어 결정화될 수 있다.
도 9 및 도 10을 참조하면, 감광성 유리 기판(200)에 홀(220)을 형성한다. 일례로 불산 수용액을 감광성 유리 기판(200)의 전면 또는 후면에 가하여 에칭할 수 있다. 이에 따라 결정화된 부분(210)이 에칭되어 감광성 유리 기판(200) 내 홀(220)이 형성될 수 있다.
도 10 및 도 11을 참조하면, 감광성 유리 기판(200)을 자외선에 노광한 후 열처리하여 결정화시킬 수 있다. 상기 열처리 시의 온도는 섭씨 570도 내지 섭씨 800도일 수 있다. 그러나 실시예에 따라 감광성 유리 기판(200)을 결정화시키지 않고 이후 공정을 진행할 수도 있다.
도 12를 참조하면, 결정화된 감광성 유리 기판(230)의 홀(220)이 형성된 면에 금속 시드층(240)을 형성한다. 실시예에 따라, 금속 시드층(240)은 니켈, 구리, 금, 은, 주석 등을 한 종류 이상 포함하는 합금 또는 다층막일 수 있다. 홀(220) 내부에 충진할 용융금속이 알루미늄을 포함하는 경우, 금속 시드층(240)은 알루미늄박막 또는 이를 포함하는 합금일 수 있다.
금속 시드층(240)은 물리 증착법(Physical Vapor Deposition; PVD) 또는 화학 증착법(Chemical Vapor Deposition; CVD)에 의해 형성될 수 있다.
도 12 및 도 13을 참조하면, 금속 시드층(240)이 형성된 홀(220)에 금속재를 충진하여 관통전극(250)을 형성한다.
일 실시예에 따라, 금속재는 용융 금속일 수 있다. 용융 금속을 홀(220)에 충진한 후 용융 금속을 냉각시켜 관통전극(250)을 형성할 수 있다.
용융 금속의 용융 온도는 섭씨 200도 이상 섭씨 600도 이하일 수 있다.
금속재는 주석, 납, 은, 구리, 금, 아연 및 알루미늄을 적어도 하나 이상 포함하는 금속 또는 합금일 수 있다. 금속재로 유텍틱(Eutectic) 합금을 이용할 경우, 낮은 용융 온도를 얻을 수 있다.
다른 실시예에 따라, 금속재는 전기 도금에 의해 홀(220)에 충진될 수 있다.
또 다른 실시예에 따라, 금속재는 은 도전 페이스트(silver electrical conductive pastes) 또는 솔더 페이스트(solder paste)이며, 금속재를 홀(220)에 충진하고 열처리하여 관통전극(250)을 형성할 수 있다.
또 다른 실시예에 따라, 금속재를 별도로 충진하지 않고 스퍼터링에 의해 홀(220)을 충진할 수 있다.
도 13 및 도 14를 참조하면, 결정화된 감광성 유리 기판(230)의 전면 및 후면을 연마하여 평탄화할 수 있다. 이때 관통전극(250)의 전면 및 후면이 외부로 노출될 수 있다.
감광성 유리 기판(230)의 전면부 및 후면부(260)는 폴리싱(polishing), 예컨대 화학기계연마(Chemical Mechanical Polishing; CMP) 공정에 의해 제거될 수 있다.
도 14 및 도 15를 참조하면, 감광성 유리 기판(230)의 전면 및 후면 중 적어도 하나(270)를 식각하여 관통전극(250)을 돌출시킬 수 있다. 이때 돌출된 관통전극(250)은 균일한 높이를 가질 수 있다.
실시예에 따라, 감광성 유리 기판(230)의 전면 및 후면 중 적어도 하나(270)에 불산 수용액을 가하여 에칭(etching)할 수 있다. 다른 실시예에 따라, 감광성 유리 기판(230)의 전면 및 후면 중 적어도 하나(270)에 샌딩(sanding)을 할 수 있다.
도 16을 참조하면, 관통전극(250)에 열을 가하여 관통전극(250)의 돌출부가 둥그렇게 되도록 할 수 있다. 실시예에 따라, 관통전극(250)의 돌출부를 반구형으로 만들 수 있다.
도 16의 감광성 유리 기판(230)은 도 1의 인터포저 기판(10)에 대응되고, 도 16의 관통전극(250)은 도 1의 관통전극(20)에 대응될 수 있다. 이후 공정에서 제1 칩(30) 및 제2 칩(40)을 감광성 유리 기판(230)의 상부 및 하부에 결합하고, 제1 칩(30) 및 제2 칩(40)을 관통전극(250)을 통해 전기적으로 연결시킬 수 있다.
도 17은 본 발명의 실시예들에 따른 인터포저 기판의 관통전극 형성 방법을 나타낸 순서도이다.
도 1 및 도 17을 참조하면, 인터포저 기판은 감광성 유리 기판(10)일 수 있다. 감광성 유리 기판(10)의 홀에 금속재를 충진하여 관통전극(20)을 형성한다(S301). 상기 홀은 감광성 유리 기판(10)을 관통하도록 형성될 수 있으나, 감광성 유리 기판(10)을 관통하지 않도록 형성될 수도 있다.
감광성 유리 기판(10)의 상면 및 하면 중 적어도 하나를 식각하여 관통전극(20)을 돌출시킨다(S303). 이후 공정에서 복수의 칩들(30, 40)을 감광성 유리 기판(10)에 결합시키고, 관통전극(20)을 통해 전기적으로 연결시킬 수 있다.
도 18은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸다. 도 18의 구성은 도 1에 도시된 것과 대부분 동일하므로, 설명의 편의를 위해 이하에서 차이점을 위주로 설명한다.
도 18을 참조하면, 반도체 패키지(400)는 제3 칩(430), PCB 기판(440) 및 볼 그리드 어레이(410)를 포함할 수 있다.
제3 칩(430)은 단일 반도체 칩일 수 있으며, 또는 복수의 반도체 칩이 적층된 결과물일 수 있다.
PCB 기판(440)은 절연물인 판 전면에 얇은 구리박으로 전자 회로가 형성된 기판일 수 있다.
볼 그리드 어레이(410)는 제3 칩(430) 및 PCB 기판(440) 사이에 개재되며, 적어도 하나 이상의 관통전극(420)을 통해 제3 칩(430) 및 PCB 기판(440)을 전기적으로 연결한다. 볼 그리드 어레이(410)는 도 8 또는 도 16에 도시된 인터포저 기판일 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸다.
도 19를 참조하면, 반도체 패키지(500)는 제4 칩(510), 제5 칩(520), 제1 인터포저 기판(530) 및 제2 인터포저 기판(550)을 포함할 수 있다.
제4 칩(510) 및 제5 칩(520) 각각은 단일 반도체 칩일 수 있으며, 또는 복수의 반도체 칩이 적층된 결과물일 수 있다. 제4 칩(510) 및 제5 칩(520) 각각의 패드(미도시)의 크기는 서로 다를 수 있다.
제1 인터포저 기판(530)은 제4 칩(510)에 결합될 수 있다. 제1 인터포저 기판(530)은 제4 칩(510)의 패드(미도시)의 크기에 상응하는 두께를 갖는 적어도 하나 이상의 관통전극(540)을 포함할 수 있다.
제2 인터포저 기판(550)은 제5 칩(520)에 결합될 수 있다. 제2 인터포저 기판(550)은 제5 칩(520)의 패드(미도시)의 크기에 상응하는 두께를 갖는 적어도 하나 이상의 관통전극(560)을 포함할 수 있다.
제1 인터포저 기판(530) 및 제2 인터포저 기판(550)은 도 8 또는 도 16에 도시된 인터포저 기판일 수 있다.
제1 인터포저 기판(530)의 한쪽 면에 연결회로부(570)가 배치될 수 있다. 연결회로부(570)는 제1 인터포저 기판(530) 및 제2 인터포저 기판(550) 각각의 관통전극(540, 560)을 전기적으로 연결할 수 있다.
따라서, 제4 칩(510) 및 제5 칩(520) 각각의 패드(미도시)는 관통전극(540, 560) 및 연결회로부(570)를 통해 전기적으로 연결될 수 있다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸다.
도 20을 참조하면, 반도체 패키지(600)는 제6 칩(610), PCB 기판(620), 제3 인터포저 기판(630) 및 제4 인터포저 기판(650)을 포함할 수 있다.
제6 칩(610)은 단일 반도체 칩일 수 있으며, 또는 복수의 반도체 칩이 적층된 결과물일 수 있다. PCB 기판(620)은 절연물인 판 전면에 얇은 구리박으로 전자 회로가 형성된 기판일 수 있다. 제6 칩(610) 및 PCB 기판(620) 각각의 패드(미도시)의 크기는 서로 다를 수 있다.
제3 인터포저 기판(630)은 제6 칩(610)에 결합될 수 있다. 제3 인터포저 기판(630)은 제6 칩(610)의 패드(미도시)의 크기에 상응하는 두께를 갖는 적어도 하나 이상의 관통전극(640)을 포함할 수 있다.
제4 인터포저 기판(650)은 PCB 기판(620)에 결합될 수 있다. 제4 인터포저 기판(650)은 PCB 기판(620)의 패드(미도시)의 크기에 상응하는 두께를 갖는 적어도 하나 이상의 관통전극(660)을 포함할 수 있다.
제3 인터포저 기판(630) 및 제4 인터포저 기판(650)은 도 8 또는 도 16에 도시된 인터포저 기판일 수 있다. 제4 인터포저 기판(650)은 볼 그리드 어레이일 수 있다.
제3 인터포저 기판(630)의 한쪽 면에 연결회로부(670)가 배치될 수 있다. 연결회로부(670)는 제3 인터포저 기판(630) 및 제4 인터포저 기판(650) 각각의 관통전극(640, 660)을 전기적으로 연결할 수 있다.
따라서, 제6 칩(610) 및 PCB 기판(620) 각각의 패드(미도시)는 관통전극(640, 660) 및 연결회로부(670)를 통해 전기적으로 연결될 수 있다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸다.
도 21을 참조하면, 반도체 패키지(700)는 제7 칩(710), 제8 칩(720), PCB 기판(730), 제5 인터포저 기판(740), 제6 인터포저 기판(760) 및 제7 인터포저 기판(790)을 포함할 수 있다.
제7 칩(710) 및 제8 칩(720)은 단일 반도체 칩일 수 있으며, 또는 복수의 반도체 칩이 적층된 결과물일 수 있다. PCB 기판(730)은 절연물인 판 전면에 얇은 구리박으로 전자 회로가 형성된 기판일 수 있다. 제7 칩(710), 제8 칩(720) 및 PCB 기판(730) 각각의 패드(미도시)의 크기는 서로 다를 수 있다.
제5 인터포저 기판(740)은 제7 칩(710)에 결합될 수 있다. 제5 인터포저 기판(740)은 제7 칩(710)의 패드(미도시)의 크기에 상응하는 두께를 갖는 적어도 하나 이상의 관통전극(750)을 포함할 수 있다.
제6 인터포저 기판(760)은 제8 칩(720)에 결합될 수 있다. 제6 인터포저 기판(760)은 제8 칩(720)의 패드(미도시)의 크기에 상응하는 두께를 갖는 적어도 하나 이상의 관통전극(770)을 포함할 수 있다.
제5 인터포저 기판(740)의 한쪽 면에 연결회로부(780)가 배치될 수 있다. 연결회로부(780)는 제5 인터포저 기판(740) 및 제6 인터포저 기판(760) 각각의 관통전극(750, 770)을 전기적으로 연결할 수 있다.
제7 인터포저 기판(790)은 제8 칩(720)및 PCB 기판(730) 사이에 개재되며, 적어도 하나 이상의 관통전극(795)을 통해 제3 칩(430) 및 PCB 기판(440)을 전기적으로 연결한다.
제5 인터포저 기판(740), 제6 인터포저 기판(760) 및 제7 인터포저 기판(790)은 도 8 또는 도 16에 도시된 인터포저 기판일 수 있다. 제7 인터포저 기판(790)은 볼 그리드 어레이일 수 있다.
따라서, 제7 칩(710), 제8 칩(720) 및 PCB 기판(730) 각각의 패드(미도시)는 관통전극(740, 760, 795) 및 연결회로부(780)를 통해 전기적으로 연결될 수 있다.
도 21에는 반도체 칩과 반도체 칩 사이에 복수의 인터포저 기판이 적층된 인터포저 층이 개재되고, 반도체 칩과 PCB 기판 사이에 하나의 인터포저 기판이 개재되는 경우를 도시하였으나, 본 발명의 실시예가 이에 한정되는 것은 아니다. 반도체 칩과 반도체 칩 사이에는 하나의 인터포저 기판 또는 복수의 인터포저 기판이 적층된 인터포저 층이 개재될 수 있다. 또한 반도체 칩과 PCB 기판 사이에도 하나의 인터포저 기판 또는 복수의 인터포저 기판이 적층된 인터포저 층이 개재될 수 있다.
이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1: 반도체 패키지 10, 100, 200: 인터포저 기판
20, 130, 250: 관통전극 30, 40: 반도체 칩
20, 130, 250: 관통전극 30, 40: 반도체 칩
Claims (15)
- 홀이 형성된 감광성 유리 기판을 마련하는 단계; 및
상기 홀에 용융금속을 충진하여 관통전극을 형성하는 단계를 포함하는 인터포저 기판의 관통전극 형성 방법. - 제 1 항에 있어서, 상기 인터포저 기판의 관통전극 형성 방법은
상기 감광성 유리 기판의 전면 및 후면 중 적어도 하나를 식각하여 상기 관통전극을 돌출시키는 단계를 더 포함하는 인터포저 기판의 관통전극 형성 방법. - 제 1 항에 있어서, 상기 감광성 유리 기판은
결정 상태의 감광성 유리를 포함하는 인터포저 기판의 관통전극 형성 방법. - 제 3 항에 있어서, 상기 감광성 유리 기판은
자외선에 노광되고 섭씨 570도 내지 섭씨 800도에서 열처리되어 결정화되는 인터포저 기판의 관통전극 형성 방법. - 제 1 항에 있어서, 상기 용융금속은
주석, 납, 은, 구리, 금, 아연 및 알루미늄을 적어도 하나 이상 포함하는 금속 또는 합금인 인터포저 기판의 관통전극 형성 방법. - 제 5 항에 있어서, 상기 용융금속의 용융 온도는
섭씨 200도 이상 섭씨 600도 이하인 인터포저 기판의 관통전극 형성 방법. - 제 1 항에 있어서, 상기 홀에 용융금속을 충진하는 단계는
상기 홀에 용융금속을 충진하기 전에, 상기 홀에 금속박막을 형성하는 단계를 더 포함하는 인터포저 기판의 관통전극 형성 방법. - 제 7 항에 있어서, 상기 금속박막은
니켈, 구리, 금, 은, 주석 및 알루미늄을 적어도 하나 이상 포함하는 금속, 합금 또는 다층막인 인터포저 기판의 관통전극 형성 방법. - 제 2 항에 있어서, 상기 인터포저 기판의 관통전극 형성 방법은
상기 관통전극을 돌출시키기 전에, 상기 홀이 충진된 상기 감광성 유리 기판의 전면 및 후면 중 적어도 하나를 연마하는 단계를 더 포함하는 인터포저 기판의 관통전극 형성 방법. - 제 2 항에 있어서, 상기 감광성 유리 기판의 전면 및 후면 중 적어도 하나를 식각하여 관통전극을 돌출시키는 단계는
상기 감광성 유리 기판의 전면 및 후면 중 적어도 하나를 불산 수용액으로 식각하는 단계를 포함하는 인터포저 기판의 관통전극 형성 방법. - 제 2 항에 있어서, 상기 인터포저 기판의 관통전극 형성 방법은
상기 관통전극을 돌출시킨 후, 상기 관통전극에 열을 가하여 상기 관통전극의 돌출된 부분을 둥그렇게 하는 단계를 더 포함하는 인터포저 기판의 관통전극 형성 방법. - 홀이 형성된 감광성 유리 기판의 상기 홀에 금속재를 충진하여 관통전극을 형성하는 단계; 및
상기 감광성 유리 기판의 전면 및 후면 중 적어도 하나를 식각하여 관통전극을 돌출시키는 단계를 포함하는 인터포저 기판의 관통전극 형성 방법. - 제 12 항에 있어서, 상기 홀에 금속재를 충진하는 단계는
상기 홀에 상기 금속재가 용융된 용융금속을 충진한 후 상기 용융금속을 냉각시키는 단계를 포함하는 인터포저 기판의 관통전극 형성 방법. - 인쇄회로기판;
적어도 하나 이상의 반도체 칩;
상기 반도체 칩의 수가 복수일 경우 상기 복수의 반도체 칩 사이에 개재되거나, 또는 상기 반도체 칩 및 상기 인쇄회로기판 사이에 개재되는 인터포저 층을 포함하며,
상기 인터포저 층은
제 1 항 또는 제 12 항의 인터포저 기판을 적어도 하나 이상 포함하는 반도체 패키지. - 제 14 항에 있어서, 상기 인터포저 층은
상기 반도체 칩 및 상기 인쇄회로기판 사이에 개재되고,
상기 인터포저 층에 포함된 상기 인터포저 기판은
볼 그리드 어레이(Ball Grid Array)인 반도체 패키지.
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