KR20140132526A - 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법 - Google Patents

오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법 Download PDF

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Abstract

본 발명은 파워 모스펫(Power MOSFET)에 관한 것으로, 더욱 상세하게는 종래 평면형과 트렌치형 구조를 융합한 새로운 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법에 관한 것으로, 고내압을 구현하면서 온저항을 낮추고 스위칭 스피드를 높여 열 특성을 개선할 수 있을 뿐만 아니라 기존 평면형의 제조방법을 그대로 이용함으로써, 제조비용의 증가 없이 양산 가능한 효과가 있다.

Description

오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법{POWER MOSFET HAVING RECESSED CELL STRUCTURE AND FABRICATION METHOD THEREOF}
본 발명은 전력 반도체 소자에 관한 것으로, 더욱 상세하게는 파워 모스펫(Power MOSFET)의 구조 및 그 제조방법에 관한 것이다.
전기, 전자의 제품들이 갈수록 낮은 발열과 높은 내구성이 요구되고 있기 때문에 전기, 전자 제품들에 사용되는 파워 모스펫(Power MOSFET)도 극히 낮은 온저항(Ron)과 고 내압(Breakdown Voltage: BV), 그리고 빠른 스위칭 속도(Switching speed)가 요구되고 있다.
기존에 많이 사용되고 있는 일반적인 평면형(Planar type) 모스펫 구조는 제조방법이 단순하고 고 내압의 제품을 만들기가 쉬운 반면에 열특성과 관련된 온저항(Ron)을 낮추기가 어렵고 스위칭 속도를 빠르게 하기 위한 게이트 면적(Gate size)을 줄이기가 어렵다. 이는 온저항을 낮추기 위해서는 전류 경로인 반도체층의 농도를 높이거나 그 두께를 낮추어야 하는데, 이럴 경우 내압(BV)이 내려가게 되고, 게이트 면적을 줄이기 위해서는 게이트 길이를 줄여야 하는데 게이트 양쪽 평면에 위치한 소스(Source) 영역의 열 확산에 의한 p-well이 게이트 길이를 줄이는데 한계를 갖기 때문이다. 따라서 종래 평면형 모스펫 구조로는 열과 내압, 스위칭속도 모두를 만족시킬 수 없는 어려운 문제점이 있다.
또한, 현재 내압이 200V 이하로 낮고, 수십 암페어(A) 전류가 요구되는 전기, 전자 제품에는 일반적으로 트렌치형(Trench type) 모스펫 구조를 많이 사용한다. 이것은 온저항을 평면형보다 크게 낮출 수 있지만 반대로 200V 이상의 고 내압을 유지하기 어려워 주로 200V 이내의 내압에만 사용할 수밖에 없는 한계가 있다.
도 1은 한국 등록특허 제10-0480673호에서 개시된 전형적인 트렌치형 모스펫 구조를 보여준다. 이에 의하면, 트렌치 형성시 트렌치 측벽의 표면이 거칠어져 채널저항이 커지는 문제점과 트렌치 모서리의 첨예부분으로 전계가 집중되는 문제점을 해결하기 위하여, 수직하게 트렌치를 형성한 후 게이트 산화막을 형성하기 이전에 고온 산화공정으로 산화막을 형성한 후 제거하는 희생산화막 형성공정과 습식 식각공정을 추가로 진행하는 것이 개시되어 있다.
즉, 상기 한국 등록특허 제10-0480673호에서는, 도 1과 같이, N+ 드레인(기판; 130)에 N- 반도체층(132)을 형성하고, 상기 N- 반도체층(132) 아래로 선택적인 건식식각을 통하여 깊은 트렌치(136)을 형성하고, 상기 트렌치(136)의 측벽 상태를 양호하게 하며 모서리 부분을 완만하게 하기 위해 희생산화막 형성공정과 습식 식각공정을 진행하고, 이후 게이트 산화막(138)을 형성한 다음, P- 바디(142) 및 N+ 소스영역(144)을 불순물 이온주입과 열확산을 통하여 형성하고 게이트 전극(140)과 소스 전극(152)을 분리하기 위하여 게이트 전극(140) 위에 절연막(146)을 형성한 후 소스 전극(152)을 형성하는 것이 개시되어 있다.
그러나, 상기 한국 등록특허 제10-0480673호와 같이, 종래 트렌치형 모스펫 구조의 문제점은 구조적으로 트렌치를 형성하기 위하여 N- 반도체층을 깊게 물리적으로 식각(etch)해야 하며, 이에 따른 채널저항이 커지는 문제점과 트렌치 모서리의 첨예부분에 전계가 집중되는 문제점이 있고, 이를 해결하기 위해선 상기 한국 등록특허 제10-0480673호와 같이, 별도의 희생산화막 형성공정과 습식 식각공정을 진행해야 한다.
나아가, 상기 한국 등록특허 제10-0480673호와 같이, 별도의 희생산화막 형성공정과 습식 식각공정을 더 진행하더라도, 트렌치 바닥의 모서리 부분을 둥글게 하기엔 일정한 한계가 있어, 게이트 산화막 형성시 트렌치 바닥 모서리 부분에는 게이트 산화막이 얇게 형성되는 문제점이 있다. 이로 인해 게이트 산화막의 절연 내압에 의한 신뢰성(Reliability) 문제가 있고 내구성에서도 취약한 약점이 여전히 남아 있다.
본 발명은 종래 평면형 모스펫 구조나 트렌치형 모스펫 구조를 갖는 파워 모스펫으로 현재 전기, 전자 제품에서 요구하는 낮은 저항, 고 내압 및 고속 스위칭을 모두 만족하기 어렵기 때문에 이러한 문제점을 해결하고자 제안된 것으로, 평면형과 트렌치형 구조를 융합한 새로운 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 파워 모스펫은 하부에서 드레인 전극과 접하며 수평으로 형성된 제1도전형 드레인 영역; 상기 제1도전형 드레인 영역 상에 형성된 제1도전형 반도체층; 상기 제1도전형 반도체층 상에 게이트 절연막을 사이에 두고 적어도 일측에 하향 경사면을 갖도록 형성된 게이트 전극; 상기 게이트 전극의 하향 경사면 하부와 상기 게이트 절연막을 사이에 두고 상기 제1도전형 반도체층 상에 형성된 제2도전형 바디 영역; 상기 게이트 전극의 하향 경사면 상부와 상기 게이트 절연막을 사이에 두고 상기 제2도전형 바디 영역 상에 형성된 제1도전형 소스 영역; 및 상기 제1도전형 소스 영역과 접하며 상기 제2도전형 바디 영역 상에 형성된 제2도전형 컨택 영역을 포함하여 구성된 것을 특징으로 한다.
여기서, 상기 제1도전형 소스 영역, 상기 제2도전형 바디 영역 및 상기 제1도전형 반도체층에 의하여 내측으로 경사진 오목한 홈의 구조를 가지고, 상기 오목한 홈에 상기 게이트 절연막을 사이에 두고 상기 게이트 전극이 형성될 수 있다.
한편, 본 발명에 의한 파워 모스펫의 제조방법은 소정의 반도체 기판에 제1도전형 드레인 영역을 형성하고, 상기 제1도전형 드레인 영역 상에 일정 두께로 제1도전형 반도체층을 형성하는 제 1 단계; 상기 제1도전형 반도체층 상에 패드 산화막을 형성하고, 상기 패드 산화막 상에 마스크 물질층을 형성하는 제 2 단계; 사진 식각공정을 통해 상기 마스크 물질층을 식각하여 상기 패드 산화막의 일부가 드러나게 열 산화방지 마스크를 형성하는 제 3 단계; 열 산화공정을 통해 상기 패드 산화막이 드러난 부위에는 두껍고 상기 열산화방지 마스크 밑으로 가며 새의 부리 형상으로 가늘어지는 국소 산화막을 형성하는 제 4 단계; 상기 열산화방지 마스크, 상기 패드 산화막 및 상기 국소 산화막을 제거하여 상기 제1도전형 반도체층의 상부 표면에 하향 경사진 오목한 홈을 형성하는 제 5 단계; 열 산화공정을 통해 상기 제1도전형 반도체층의 상부 표면에 게이트 절연막을 형성하는 제 6 단계; 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 상기 오목한 홈을 채운 게이트 전극을 형성하는 제 7 단계; 상기 기판 전면에 제2도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제1도전형 반도체층 속에 상기 오목한 홈의 경사면 하부까지 제2도전형 바디 영역을 형성하는 제 8 단계; 상기 기판 전면에 제1도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제2도전형 바디 영역 속에 상기 오목한 홈의 경사면 상부까지 제1도전형 소스 영역을 형성하는 제 9 단계; 및 상기 게이트 전극의 측면에 측벽 절연막을 형성하고, 상기 기판 전면에 제2도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제2도전형 바디 영역 속에 상기 제1도전형 소스 영역과 접하는 제2도전형 컨택 영역을 형성하는 제 10 단계를 포함하여 구성된 것을 특징으로 한다.
여기서, 상기 제 3 단계와 상기 제 4 단계 사이에 상기 열 산화방지 마스크를 도핑방지 마스크로 이용하여 상기 제1도전형 반도체층에 제1도전형 채널스톱 도핑층을 형성하는 공정을 더 진행할 수 있다.
본 발명은 집적회로공정에서 소자 분리를 위해 사용되었던 LOCOS 공정을 트렌치 공정 대신에 적극 사용하여, 에피층이나 반도체 기판 표면에 LOCOS 공정시 형성되는 새부리(bird's beak) 형상으로 하향 경사면을 갖는 오목한 홈을 형성하고, 상기 오목한 홈에 게이트 전극을 형성함으로써, 종래 트렌치 식각에 따른 채널저항 증가 문제와 트렌치 모서리의 첨예부분에 전계가 집중되는 문제를 근본적으로 해결한 효과가 있다.
또한, 본 발명은 종래 평면형 모스펫 구조의 공정과 비슷하여 종래 트렌치형 모스펫 구조의 공정보다 매우 간단하며, 구조적으로 온저항을 낮출 수 있고 스위칭 스피드 및 게이트-소스간 절연 내압을 동시에 높일 수 있어 현재 전기, 전자 제품에서 요구되는 발열에 대응할 수 있고, 나아가 소자의 크기도 줄일 수 있어 원가 개선에도 기여할 수 있는 효과가 있다.
도 1은 종래 트렌치형 모스펫 구조를 보여주는 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 의한 파워 모스펫의 제조방법을 보여주는 공정단면도이다.
도 9 내지 도 12는 본 발명의 다른 실시예에 의한 파워 모스펫의 제조방법을 보여주는 단면도이다.
도 13 내지 도 15는 본 발명의 또 다른 실시예에 의한 파워 모스펫의 제조방법을 보여주는 공정단면도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
[구조에 관한 실시예 ]
본 발명의 의한 파워 모스펫은 기본적으로, 도 8에 예시된 바와 같이, 하부에서 드레인 전극(미도시)과 접하며 수평으로 형성된 제1도전형(예컨대, N형) 드레인 영역(10); 상기 제1도전형 드레인 영역 상에 형성된 제1도전형 반도체층(20); 상기 제1도전형 반도체층 상에 게이트 절연막(34)을 사이에 두고 적어도 일측에 하향 경사면을 갖도록 형성된 게이트 전극(52); 상기 게이트 전극의 하향 경사면 하부와 상기 게이트 절연막을 사이에 두고 상기 제1도전형 반도체층 상에 형성된 제2도전형(예컨대, P형) 바디 영역(60); 상기 게이트 전극의 하향 경사면 상부와 상기 게이트 절연막을 사이에 두고 상기 제2도전형 바디 영역 상에 형성된 제1도전형 소스 영역(70); 및 상기 제1도전형 소스 영역과 접하며 상기 제2도전형 바디 영역 상에 형성된 제2도전형 컨택 영역(62)을 포함하여 구성된 것을 특징으로 한다.
여기서, 상기 게이트 전극(52)은 상기 제1도전형 드레인 영역(10)을 향하여 아래로 가며 수평 폭이 가늘어지도록 측면에 하향 경사면이 형성되어, 쐐기 형상의 상광하협 구조를 가질 수 있다.
상기와 같이 구성됨으로써, 게이트 전극(52)의 하향 경사면 하부에 게이트 절연막(34)을 사이에 두고 형성된 제2도전형 바디 영역(60)에 채널이 경사지게 형성되어, 종래 평면형 모스펫 구조보다 게이트 크기를 줄일 수 있고, 종래 트렌치형 모스펫 구조보다 소스 영역과 게이트 전극의 각 상, 하부 모서리를 완만하게 형성할 수 있게 되어, 스위칭 스피드와 게이트-소스간 절연 내압을 동시에 높일 수 있는 장점이 있게 된다.
상기에서 제1도전형이 N형이라면, 제2도전형은 P형이고, 서로 반대일 수 있다. 본 명세서 및 첨부된 도면에는 편의상 제1도전형을 N형으로, 제2도전형을 P형으로 설명하거나 표시하였으나, 서로 반대로 설명되거나 표시될 수 있다.
그리고, 본 명세서 및 첨부된 도면에서 P-, P+는 모두 P형 불순물 도핑층을 말하고, N-, N+는 모두 N형 불순물 도핑층을 말하며, -보다 +가 더 높은 농도로 도핑되어 있음을 나타낸다.
상기 본 발명의 의한 파워 모스펫은 첨부된 도 8과 같이 구체적으로 구현될 수 있다.
즉, N+ 소스 영역(70), P- 바디 영역(60) 및 N- 반도체층(20)에 의하여 내측으로 경사진 오목한 홈의 구조를 이루고, 상기 오목한 홈에 게이트 절연막(34)을 사이에 두고 게이트 전극(52)이 채워진 형태로 형성될 수 있다.
이때, 상기 오목한 홈의 형상은 채널이 형성될 어느 일 측에만 경사질 수도 있으나, 마주보는 두 면이 경사지며 대칭일 수 있고, 전후좌우, 나아가 사방으로 대칭되어 임의로 수직하게 절단하였을 경우, 도 8과 같은 단면을 가질 수도 있다.
맨 후자의 경우에 N- 반도체층(20)은 게이트 절연막(34)을 사이에 두고 게이트 전극(52)의 바닥과 접하게 되고, N+ 소스 영역(70) 및 P- 바디 영역(60)은 게이트 절연막(34)을 사이에 두고 게이트 전극(52)의 하향 경사면 상, 하부를 각각 둘러싸며 형성하게 되며, P+ 컨택 영역(62)은 P- 바디 영역(60) 상에서 N+ 소스 영역(70)을 둘러싸며 형성하게 된다.
P- 바디 영역(60)은 P- 웰(well) 형태로 구현되어 게이트 전극(52) 하부에서는 채널을 형성하게 되므로, 도 8과 같이, 적어도 오목한 홈의 바닥과 만나는 부분까지 형성되도록 함이 바람직하다.
그리고, N+ 소스 영역(70) 및 P+ 컨택 영역(62)이 접하는 표면 일측에는 소정의 컨택플러그(92)에 의하거나 바로 소스 전극(90)이 연결하게 된다. 상기 컨택플러그(92)는 통상과 같이, 층간절연막(80)을 형성할 경우 사용된다. 도 8에 도시된 소스 전극(90)과의 연결구조는 상술한 각 구성요소가 사방으로 대칭되는 예에서 적용될 수 있다.
또한, 도 8에 도시된 도면부호 82는 게이트 전극(52)의 측면에 형성된 측벽 절연막(82)으로 N형 불순물로 N+ 소스 영역(70)을 형성한 후 P형 불순물로 P+ 컨택 영역(62)을 형성할 때 이온차단마스크로 사용된다.
한편, 상기 각 실시예에서 N- 반도체층(20)은 에피층 또는 반도체 기판 자체에 N+ 드레인 영역(10)보다 저농도 도핑층으로 구현되는데, 상기 오목한 홈의 바닥 하부에는 주변보다 높은 농도를 갖도록 N형 채널스톱(channel stop) 도핑층(40)이 더 형성되도록 함이 바람직하다.
이렇게 함으로써, 상기 N형 채널스톱 도핑층(40)에 의하여 양측 P- 바디 영역(60) 사이의 간격을 최대한 짧게 할 수 있기 때문에 전체적인 커패시턴스가 작아져 소자의 스위칭 스피드를 높일 수 있고 동시에 온 저항도 더욱 낮출 수 있게 된다.
그 밖에 상기 오목한 홈은, 후술하는 바와 같이, 고온의 열 산화로 두꺼운 필드 산화막(국소 산화막)을 만들어 습식 식각으로 제거한 다음, 그 위에 게이트 절연막(34)을 형성하게 되어, 게이트 절연막(34)의 질(quality)이 매우 좋아 장기 신뢰성에도 유리한 장점이 있으며, 부드럽게 경사진 필드 산화막의 바닥으로 인해 종래 트렌치형 구조에서의 단점인 게이트 절연막이 모서리에서 얇아지는 현상(tinning)을 방지할 수 있어, 게이트 절연막(34)의 특성을 양호하게 할 수 있는 장점이 있게 된다.
그리고, 턴온(turn on)시 소스 전극(90)과 드레인 전극(미도시) 사이에 인가된 전압은 P+ 컨택 영역(62)과 N+ 드레인 영역(10) 사이에 역 바이어스로 인가되어, 이때 발생되는 공핍층은 P- 바디 영역(60)과 N- 반도체층(20) 사이에서 수평방향으로 확산되므로 고 내압(BV)도 가능하게 되는 장점이 있다.
[제조방법에 관한 제1실시예 ]
다음은, 도 2 내지 도 8을 참조하며, 본 발명의 일 실시예에 따른 파워 모스펫의 제조방법에 대하여 설명한다.
우선, 도 2와 같이, 소정의 반도체 기판에 제1도전형(예컨대, N형) N+ 드레인 영역(10)을 형성하고, 상기 N+ 드레인 영역(10) 상에 일정 두께로 N- 반도체층(20)을 형성한다(제 1 단계).
여기서, 상기 반도체 기판은 실리콘 기판일 수 있고, 상기 N+ 드레인 영역(10)이 형성되지 않은 기판의 반대 면은 백 그라인딩(Back Grinding)된 다음 백 메탈(Back Metal)로 드레인 전극(미도시)이 형성하게 된다.
그리고, 상기 N- 반도체층(20)은 반도체 기판 자체에 N형 불순물로 저농도 이온주입으로 형성할 수도 있으나, N형 불순물이 상대적으로 고농도로 이온주입된 N+ 드레인 영역(10) 상에서 N형 불순물이 저농도인 상태에서 에피택셜로 성장시킨 에피층(Epi layer)으로 형성될 수 있다. 이때 에피층의 높이와 불순물의 농도는 제조하고자 하는 소자의 스펙(Spec.: Specification))에 따라 달라질 수 있다.
이어, 도 3과 같이, 상기 N- 반도체층(20) 상에 패드 산화막(30)을 형성하고, 상기 패드 산화막(30) 상에 마스크 물질층(35)을 형성한다(제 2 단계).
상기 마스크 물질층(35)은 차후 열 산화방지 마스크를 형성하기 위한 것으로 실리콘질화막(Si3N4)과 같은 질화막(nitride)으로 바로 형성할 수 있으나, 도 3과 같이, 상기 패드 산화막(30) 상에 먼저 폴리실리콘막(31)을 두껍게 형성한 후 실리콘질화막(33)을 적층함이 바람직하다. 후자와 같이 함으로써, 상기 패드 산화막(30)의 두께를 작게 할 수 있어 후속 국소 산화막 형성공정(Local Oxidation)에서 새의 부리(bird's beak)를 짧게 형성할 수 있다. 그 결과, 게이트 전극의 길이를 줄일 수 있어 칩의 크기 축소(shrinkage)는 물론 스위칭 스피드도 빠르게 할 수 있는 장점이 있게 된다.
다음, 도 4와 같이, 사진 식각공정을 통해 상기 마스크 물질층(35)을 식각하여 상기 패드 산화막(30)의 일부가 드러나게 열 산화방지 마스크(35a)를 형성한다(제 3 단계).
이어, 바로 후속 공정인 열 산화공정을 진행할 수도 있으나, 도 4와 같이, 상기 열 산화방지 마스크(35a)를 도핑방지 마스크로 이용하여 이온주입공정으로 상기 N- 반도체층(20)에 N형 채널스톱 도핑층(40)을 형성하는 공정을 더 진행하고 다음 공정을 진행할 수도 있다.
이렇게 함으로써, 후속 공정에서 P형 불순물 주입 후 열확산(drive-in) 공정을 통해 양측으로 P- 바디 영역 형성시 서로 만나지 않을 정도로 최대한 서로 근접하게 형성할 수 있게 되어, 소자의 커패시턴스를 최대한 줄여 스위칭 스피드를 높이며 동시에 온 저항도 더욱 낮출 수 있게 된다.
이후, 도 5와 같이, 열 산화공정을 통해 상기 패드 산화막(30)이 드러난 부위에는 두껍고 상기 열산화방지 마스크(35a) 밑으로 가며 새의 부리 형상(32a)으로 가늘어지는 국소 산화막(32)을 형성한다(제 4 단계).
이어, 도 6과 같이, 상기 열산화방지 마스크(35a), 상기 패드 산화막(30) 및 상기 국소 산화막(32)을 제거하여 상기 N- 반도체층(20)의 상부 표면에 하향 경사진 오목한 홈을 형성한다(제 5 단계).
다음, 도 6과 같이, 열 산화공정을 통해 상기 N- 반도체층(20)의 상부 표면에 게이트 절연막(34)을 형성한다(제 6 단계).
여기서, 상기 게이트 절연막(34)은 전 단계에서 이미 고온에서 수 마이크로 두께로 형성한 국소 산화막(32)을 습식 식각으로 제거하고 남은 매끄러운 하향 경사진 오목한 홈에 형성하는 것이어서, 질(quality)의 상태가 종래 평면형의 경우보다도 양호하며 종래 트렌치형 구조에서 문제되었던 tinning 현상은 근본적으로 억제할 수 있는 장점이 있게 된다.
이어, 도 6과 같이, 상기 게이트 절연막(34) 상에 게이트 물질(50)을 증착하고 식각하여, 도 7과 같이, 상기 오목한 홈을 채운 게이트 전극(52)을 형성한다(제 7 단계).
여기서, 상기 게이트 물질(50)은 불순물이 주입된 폴리실리콘과 같은 실리콘계 물질일 수 있다.
다음, 도 7과 같이, 상기 기판 전면에 제2도전형(예컨대, P형) 불순물, 즉 붕소(B)과 같은 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 N- 반도체층(20) 속에 상기 오목한 홈의 경사면 하부까지 P- 웰(well) 형태로 P- 바디 영역(60)을 형성한다(제 8 단계).
이때, 상기 게이트 전극(52)은 P형 불순물 이온주입 공정시 도핑방지 마스크 역할을 하며, 이어지는 열확산(drive-in) 공정에서는 게이트 전극(52) 가장자리부터 상기 P- 바디 영역(60)이 내측으로 확장되어 적어도 상기 오목한 홈의 경사면 하부까지 형성되도록 함이 바람직하다. 상기 P- 바디 영역(60)의 확장은 N- 반도체층(20)에 형성된 N형 채널스톱 도핑층(40)에 의하여 제어될 수 있다.
이어, 도 8과 같이, 상기 기판 전면에 인(P)이나 비소(As)와 같은 N형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 P형 바디 영역(60) 속에 상기 오목한 홈의 경사면 상부까지 N+ 소스 영역(70)을 형성한다(제 9 단계).
본 단계에 의하여 국소 산화막(32)의 새 부리 자리에 매끄럽게 형성된 오목한 홈의 경사면 상부에 N+ 소스 영역(70)이 형성하게 되므로, 종래 트렌치형에서와 같이 N+ 소스 영역(70)에 전계가 집중되는 문제는 발생하지 않게 되어, 게이트-소스간 절연 내압을 높일 수 있게 된다.
이후, 도 8과 같이, 상기 게이트 전극(52)의 측면에 측벽 절연막(82)을 형성하고, 상기 기판 전면에 다시 P형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 P- 바디 영역(60) 속에 상기 N+ 소스 영역(70)과 접하는 P+ 컨택 영역(62)을 형성한다(제 10 단계). 본 단계에서 상기 열확산(drive-in) 공정시 전 단계에서 형성된 N+ 소스 영역(70)도, 도 8과 같이, 측벽 절연막(82) 밖으로 좀 더 확산되어, 차후 컨택플러그(92)로 P+ 컨택 영역(62)과 N+ 소스 영역(70)의 접합면에 형성할 수 있게 된다.
나머지 공정은, 도 8과 같이, 상기 기판 전면에 층간절연막(80)을 형성하고, 평탄화한 후 컨택플러그(92) 형성을 위한 비어홀 형성과 메탈 증착 공정을 통해 컨택플러그(92)과 소스 전극(90)을 형성하게 된다. 물론, 게이트 전극(52)만 층간절연막(80)으로 감싸게 하고, P+ 컨택 영역(62)과 N+ 소스 영역(70)의 접합면 상에 소스 전극(90)이 바로 형성될 수도 있다. 어떤 경우이든, 소스 전극(90)은 P+ 컨택 영역(62)과 N+ 소스 영역(70)에 동시에 전기적으로 접촉되도록 한다.
상기 실시예에서 제1도전형은 N형으로, 제2도전형은 P형으로 각각 설명되었으나, 서로 반대로 설명될 수 있음은 물론이다.
[제조방법에 관한 제2실시예 ]
도 9 내지 도 12를 참조하며, 본 발명의 다른 실시예에 따른 파워 모스펫의 제조방법에 대하여 설명한다.
본 실시예는 상기 제1실시예와 국소 산화막 형성공정(Local Oxidation)에서 새의 부리(bird's beak)를 짧게 형성하기 위한 것만 차이가 있으므로, 이를 위한 공정단계를 중심으로 설명하고, 생략된 부분은 상기 제1실시예에서 기재된 바에 따른다.
우선, 도 9와 같이, 소정의 반도체 기판에 제1도전형(예컨대, N형) N+ 드레인 영역(10)을 형성하고, 상기 N+ 드레인 영역(10) 상에 일정 두께로 N- 반도체층(20)을 형성한다(제 1 단계).
이어, 상기 N- 반도체층(20) 상에 패드 산화막(30)을 형성하고, 상기 패드 산화막(30) 상에 질화막(33)을 형성한다(제 2 단계).
이후, 도 10과 같이, 사진 식각공정을 통해 상기 질화막(33) 및 상기 패드 산화막(30)을 식각하여 열산화방지 마스크(37)를 형성한다(제 3 단계).
이때, 상기 열산화방지 마스크(37) 형성시, 도 10과 같이, 식각된 질화막(33a) 사이로 드러난 상기 패드 산화막(30a)을 일부 두께만 식각한 후 N형 불순물 이온주입으로 상기 N- 반도체층(20)에 N형 채널스톱 도핑층(40)을 형성한 다음, 도 11과 같이, 남은 두께를 모두 식각하는 것이 N- 반도체층(20)의 상부 표면 상태를 양호하게 하며 N형 채널스톱 도핑층(40)을 형성할 수 있게 되어 바람직하다.
이어, 도 12와 같이, 상기 열산화방지 마스크(37a)의 내측으로 드러난 상기 N- 반도체층(20) 상에 얇은 두께로 열 산화막(36)을 형성하고, 상기 기판 전면에 폴리실리콘과 같은 열산화방지 물질을 증착하고 상기 열 산화막(36)이 드러나도록 식각하여 상기 열산화방지 마스크(37a)의 내측에 열산화방지 측벽(84)을 형성한다(제 4 단계).
이후, 도 5와 같이, 열 산화공정을 통해 상기 열 산화막(36)이 드러난 부위에는 두껍고 상기 열산화방지 측벽(84) 밑으로 가며 새의 부리 형상(32a)으로 가늘어지는 국소 산화막(32)을 형성한다(제 5 단계).
다음, 도 6과 같이, 상기 열산화방지 마스크(37a), 상기 열 산화막(36), 상기 열산화방지 측벽(84) 및 상기 국소 산화막(32)을 제거하여 상기 N- 반도체층(20)의 상부 표면에 하향 경사진 오목한 홈을 형성한다(제 6 단계).
이후 공정은 상기 제1실시예와 동일하게 진행하면 되므로, 반복된 설명은 생략한다.
[제조방법에 관한 제3실시예 ]
도 13 내지 도 15를 참조하며, 본 발명의 또 다른 실시예에 따른 파워 모스펫의 제조방법에 대하여 설명한다.
본 실시예는 상기 제2실시예와 국소 산화막 형성공정(Local Oxidation)에서 새의 부리(bird's beak)를 짧게 형성하기 위한 것만 차이가 있으므로, 이를 위한 공정단계를 중심으로 설명하고, 생략된 부분은 상기 제2실시예에서 기재된 바에 따른다.
우선, 도 13과 같이, 상기 제2실시예의 제 4 단계는 상기 열산화방지 마스크(37a) 사이에 드러난 상기 N- 반도체층(20a)을 일정 깊이 더 식각하고 진행하여, 도 14와 같이, 열 산화막(38)이 식각된 측벽에도 형성되도록 함이 바람직하다.
이렇게 함으로써, 상기 제2실시예에서보다 더 짧은 새의 부리를 갖는 국소 산화막을 형성할 수 있는 장점이 있다.
이후, 본 실시예에서도, 도 14와 같이, 상기 열 산화막(38)을 형성한 직후 또는, 도 15와 같이, 상기 열산화방지 측벽(86)을 형성한 직후 N형 불순물 이온주입으로 상기 N- 반도체층(20a)에 N형 채널스톱 도핑층(40)을 형성하고 다음 공정을 진행하는 것이 바람직하다.
이후 공정은 상기 제2실시예와 동일하게 진행하면 되므로, 반복된 설명은 생략한다.
10: N+ 드레인 영역
20, 20a: N- 반도체층
30: 패드 산화막
31: 폴리실리콘막
32: 국소 산화막
33: 질화막(실리콘질화막)
34: 게이트절연막
35: 마스크 물질층
35a, 37, 37a: 열산화방지 마스크
36, 38: 열 산화막
40: N형 채널스톱 도핑층
50; 게이트 물질
52: 게이트 전극
60: P- 바디 영역
62: P+ 컨택 영역
70: N+ 소스 영역
80: 층간절연막
82: 측벽 절연막
90: 소스 전극
92: 컨택플러그

Claims (14)

  1. 하부에서 드레인 전극과 접하며 수평으로 형성된 제1도전형 드레인 영역;
    상기 제1도전형 드레인 영역 상에 형성된 제1도전형 반도체층;
    상기 제1도전형 반도체층 상에 게이트 절연막을 사이에 두고 적어도 일측에 하향 경사면을 갖도록 형성된 게이트 전극;
    상기 게이트 전극의 하향 경사면 하부와 상기 게이트 절연막을 사이에 두고 상기 제1도전형 반도체층 상에 형성된 제2도전형 바디 영역;
    상기 게이트 전극의 하향 경사면 상부와 상기 게이트 절연막을 사이에 두고 상기 제2도전형 바디 영역 상에 형성된 제1도전형 소스 영역; 및
    상기 제1도전형 소스 영역과 접하며 상기 제2도전형 바디 영역 상에 형성된 제2도전형 컨택 영역을 포함하여 구성된 것을 특징으로 하는 파워 모스펫.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 상기 제1도전형 드레인 영역을 향하여 아래로 가며 수평 폭이 가늘어지도록 측면에 하향 경사면이 형성된 것을 특징으로 하는 파워 모스펫.
  3. 제 2 항에 있어서,
    상기 제1도전형 반도체층은 상기 게이트 절연막을 사이에 두고 상기 게이트 전극의 바닥과 접하고,
    상기 제1도전형 소스 영역 및 상기 제2도전형 바디 영역은 상기 게이트 절연막을 사이에 두고 상기 게이트 전극의 하향 경사면 상, 하부를 각각 둘러싸며 형성되고,
    상기 제2도전형 컨택 영역은 상기 제2도전형 바디 영역 상에서 상기 제1도전형 소스 영역을 둘러싸며 형성된 것을 특징으로 하는 파워 모스펫.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제1도전형 소스 영역, 상기 제2도전형 바디 영역 및 상기 제1도전형 반도체층에 의하여 내측으로 경사진 오목한 홈의 구조를 가지고,
    상기 오목한 홈에 상기 게이트 절연막을 사이에 두고 상기 게이트 전극이 형성된 것을 특징으로 하는 파워 모스펫.
  5. 제 4 항에 있어서,
    상기 제1도전형 소스 영역 및 상기 제2도전형 컨택 영역이 접하는 표면 일측에 소스 전극이 연결된 것을 특징으로 하는 파워 모스펫.
  6. 제 5 항에 있어서,
    상기 제1도전형 반도체층은 상기 오목한 홈의 바닥 하부에 제1도전형 채널스톱 도핑층이 더 형성된 것을 특징으로 하는 파워 모스펫.
  7. 소정의 반도체 기판에 제1도전형 드레인 영역을 형성하고, 상기 제1도전형 드레인 영역 상에 일정 두께로 제1도전형 반도체층을 형성하는 제 1 단계;
    상기 제1도전형 반도체층 상에 패드 산화막을 형성하고, 상기 패드 산화막 상에 마스크 물질층을 형성하는 제 2 단계;
    사진 식각공정을 통해 상기 마스크 물질층을 식각하여 상기 패드 산화막의 일부가 드러나게 열 산화방지 마스크를 형성하는 제 3 단계;
    열 산화공정을 통해 상기 패드 산화막이 드러난 부위에는 두껍고 상기 열산화방지 마스크 밑으로 가며 새의 부리 형상으로 가늘어지는 국소 산화막을 형성하는 제 4 단계;
    상기 열산화방지 마스크, 상기 패드 산화막 및 상기 국소 산화막을 제거하여 상기 제1도전형 반도체층의 상부 표면에 하향 경사진 오목한 홈을 형성하는 제 5 단계;
    열 산화공정을 통해 상기 제1도전형 반도체층의 상부 표면에 게이트 절연막을 형성하는 제 6 단계;
    상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 상기 오목한 홈을 채운 게이트 전극을 형성하는 제 7 단계;
    상기 기판 전면에 제2도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제1도전형 반도체층 속에 상기 오목한 홈의 경사면 하부까지 제2도전형 바디 영역을 형성하는 제 8 단계;
    상기 기판 전면에 제1도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제2도전형 바디 영역 속에 상기 오목한 홈의 경사면 상부까지 제1도전형 소스 영역을 형성하는 제 9 단계; 및
    상기 게이트 전극의 측면에 측벽 절연막을 형성하고, 상기 기판 전면에 제2도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제2도전형 바디 영역 속에 상기 제1도전형 소스 영역과 접하는 제2도전형 컨택 영역을 형성하는 제 10 단계를 포함하여 구성된 것을 특징으로 하는 파워 모스펫의 제조방법.
  8. 제 7 항에 있어서,
    상기 반도체 기판은 실리콘 기판이고,
    상기 마스크 물질층은 상기 패드 산화막으로부터 폴리실리콘막과 실리콘질화막(Si3N4)이 순차 적층된 것을 특징으로 하는 파워 모스펫의 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 3 단계와 상기 제 4 단계 사이에 상기 열 산화방지 마스크를 도핑방지 마스크로 이용하여 상기 제1도전형 반도체층에 제1도전형 채널스톱 도핑층을 형성하는 공정을 더 진행하는 것을 특징으로 하는 파워 모스펫의 제조방법.
  10. 소정의 반도체 기판에 제1도전형 드레인 영역을 형성하고, 상기 제1도전형 드레인 영역 상에 일정 두께로 제1도전형 반도체층을 형성하는 제 1 단계;
    상기 제1도전형 반도체층 상에 패드 산화막을 형성하고, 상기 패드 산화막 상에 질화막을 형성하는 제 2 단계;
    사진 식각공정을 통해 상기 질화막 및 상기 패드 산화막을 식각하여 열산화방지 마스크를 형성하는 제 3 단계;
    상기 열산화방지 마스크의 내측으로 드러난 상기 제1도전형 반도체층 상에 열 산화막을 형성하고, 상기 기판 전면에 열산화방지 물질을 증착하고 상기 열 산화막이 드러나도록 식각하여 상기 열산화방지 마스크의 내측에 열산화방지 측벽을 형성하는 제 4 단계;
    열 산화공정을 통해 상기 열 산화막이 드러난 부위에는 두껍고 상기 열산화방지 측벽 밑으로 가며 새의 부리 형상으로 가늘어지는 국소 산화막을 형성하는 제 5 단계;
    상기 열산화방지 마스크, 상기 열 산화막, 상기 열산화방지 측벽 및 상기 국소 산화막을 제거하여 상기 제1도전형 반도체층의 상부 표면에 하향 경사진 오목한 홈을 형성하는 제 6 단계;
    열 산화공정을 통해 상기 제1도전형 반도체층의 상부 표면에 게이트 절연막을 형성하는 제 7 단계;
    상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 상기 오목한 홈을 채운 게이트 전극을 형성하는 제 8 단계;
    상기 기판 전면에 제2도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제1도전형 반도체층 속에 상기 오목한 홈의 경사면 하부까지 제2도전형 바디 영역을 형성하는 제 9 단계;
    상기 기판 전면에 제1도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제2도전형 바디 영역 속에 상기 오목한 홈의 경사면 상부까지 제1도전형 소스 영역을 형성하는 제 10 단계; 및
    상기 게이트 전극의 측면에 측벽 절연막을 형성하고, 상기 기판 전면에 제2도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제2도전형 바디 영역 속에 상기 제1도전형 소스 영역과 접하는 제2도전형 컨택 영역을 형성하는 제 11 단계를 포함하여 구성된 것을 특징으로 하는 파워 모스펫의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 3 단계는 상기 열산화방지 마스크 형성시 식각된 질화막 사이로 드러난 상기 패드 산화막을 일부 두께만 식각한 후 제1도전형 불순물 이온주입으로 상기 제1도전형 반도체층에 제1도전형 채널스톱 도핑층을 형성한 다음 남은 두께를 모두 식각하는 것을 특징으로 하는 파워 모스펫의 제조방법.
  12. 제 10 항에 있어서,
    상기 제 4 단계는 상기 열산화방지 마스크 사이에 드러난 상기 제1도전형 반도체층을 일정 깊이 더 식각하고 진행하는 것을 특징으로 하는 파워 모스펫의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 4 단계는 상기 열 산화막 또는 상기 열산화방지 측벽을 형성한 직후 제1도전형 불순물 이온주입으로 상기 제1도전형 반도체층에 제1도전형 채널스톱 도핑층을 형성하고 다음 공정을 진행하는 것을 특징으로 하는 파워 모스펫의 제조방법.
  14. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 반도체 기판은 실리콘 기판이고,
    상기 열산화방지 물질은 폴리실리콘인 것을 특징으로 하는 파워 모스펫의 제조방법.
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3493868B2 (ja) * 1996-01-22 2004-02-03 株式会社デンソー 半導体装置およびその製造方法
JP3921764B2 (ja) * 1997-12-04 2007-05-30 株式会社デンソー 半導体装置の製造方法
GB9916868D0 (en) * 1999-07-20 1999-09-22 Koninkl Philips Electronics Nv Trench-gate field-effect transistors and their manufacture
JP2002076341A (ja) 2000-08-23 2002-03-15 Nec Kansai Ltd 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113991419A (zh) * 2021-10-22 2022-01-28 中国科学院半导体研究所 掩埋异质结器件及其制备方法
CN113991419B (zh) * 2021-10-22 2023-12-15 中国科学院半导体研究所 掩埋异质结器件及其制备方法

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