KR20140114658A - 회로 기판 및 그 제조 방법 - Google Patents

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KR20140114658A
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조성남
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Abstract

본 발명은 회로 기판의 제조 방법에 관한 것으로, 본 발명의 실시예에 따른 회로 기판의 제조 방법은 금속판을 준비하는 단계, 전극 단자가 형성된 일면을 갖는 전자 부품을 준비하는 단계, 금속판과 전극 단자가 이방전도성 필름(Anisotropic Conductive Film:ACF)을 개재하여 서로 접촉되도록 금속판 상에 전자 부품을 위치시키는 단계, 금속판 상에 전자 부품을 덮는 절연층을 형성하는 단계, 그리고 절연층에 전자 부품과 전기적으로 연결되는 회로 구조물을 형성하는 단계를 포함한다.

Description

회로 기판 및 그 제조 방법{CIRCUIT BOARD AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 회로 기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 단위 면적당 회로의 밀집도를 높이고, 전기적 특성을 향상시킨 회로 기판 및 그 제조 방법에 관한 것이다.
최근 전자 부품의 경박 단소화에 따라 전자 부품이 실장되는 회로 기판 또한 작은 면적에 많은 전자 부품이 집적되는 추세에 있다. 이러한 기술적 추세에 부응하기 위해, 집적회로 칩과 같은 전자 부품을 인쇄회로기판에 내장시킨 다양한 형태의 임베디드 인쇄회로기판이 개발되고 있다.
일반적인 임베디드 타입의 인쇄회로기판은 전자 부품이 코어층에 삽입되어 있고, 전자 부품의 전극 단자는 코어층 표면에 형성된 회로 패턴과 소정의 비아(via)를 통해 전기적으로 연결된 구조를 갖는다. 여기서, 상기 비아는 보통 상기 코어층에 대해 레이저 가공 공정을 수행하여 형성된 비아홀에 도금 공정을 수행하여 형성된다.
그러나, 상기와 같은 레이저 가공 공정을 수행하는 과정에서, 사용되는 레이저에 의해, 상기 전자 부품이 직간접적으로 손상되는 현상이 발생된다. 또한, 비아(via)를 통해 전자 부품과 전극 단자를 연결하는 방식은 단위 면적당 회로 패턴의 밀집도를 증가시키는 것에 한계가 있다.
한국공개특허번호 2001-0085434
본 발명이 해결하고자 하는 과제는 전자 부품 내장형 회로 기판의 제조 공정시 전자 부품과 회로 패턴 간의 전기적 연결을 위해 수행되는 레이저 가공 공정으로 인해 발생되는 문제점을 해결할 수 있는 회로 기판 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 비아홀의 사용 없이 전자 부품과 회로 패턴 간의 전기적 연결을 수행하여 단위 면적당 회로 패턴의 밀집도를 향상시킬 수 있는 회로 기판 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 회로 기판의 제조 방법은 금속판을 준비하는 단계, 전극 단자가 형성된 일면을 갖는 전자 부품을 준비하는 단계, 상기 금속판과 상기 전극 단자가 이방전도성 필름(Anisotropic Conductive Film:ACF)을 개재하여 서로 접촉되도록, 상기 금속판 상에 상기 전자 부품을 위치시키는 단계, 상기 금속판 상에 상기 전자 부품을 덮는 절연층을 형성하는 단계, 그리고 상기 절연층에 상기 전자 부품과 전기적으로 연결되는 회로 구조물을 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 회로 구조물을 형성하는 단계 이전에, 상기 절연층으로부터 상기 금속판을 제거하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 회로 구조물을 형성하는 단계는 상기 금속판을 패터닝(patterning)하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 회로 구조물을 형성하는 단계는 상기 절연층을 관통하는 비아(via)를 형성하는 단계 및 상기 절연층 표면에서 상기 비아에 전기적으로 연결되는 회로 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 전자 부품은 집적회로 칩(IC Chip)을 포함하고, 상기 전극 단자는 상기 집적회로 칩의 일면에 형성된 플러스 전극 및 마이너스 전극을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 전자 부품을 준비하는 단계는 복수의 집적회로 칩들이 형성된 웨이퍼를 제조하는 단계 및 상기 웨이퍼의 일면에 상기 이방전도성 필름을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 이방전도성 필름을 형성하는 단계 이후에, 상기 웨이퍼를 절단하여 상기 집적회로 칩들로 개별화하는 단계를 더 포함할 수 있다.
본 발명에 따른 회로 기판은 금속판을 준비하는 단계, 전극 단자가 형성된 일면을 갖는 전자 부품을 준비하는 단계, 상기 금속판과 상기 전극 단자가 이방전도성 필름(Anisotropic Conductive Film:ACF)을 개재하여 서로 접촉되도록, 상기 금속판 상에 상기 전자 부품을 위치시키는 단계, 상기 금속판 상에 상기 전자 부품을 덮는 절연층을 형성하는 단계, 그리고 상기 절연층에 상기 전자 부품과 전기적으로 연결되는 회로 구조물을 형성하는 단계를 포함하는 회로 기판의 제조 방법으로 제조된다.
본 발명에 따른 회로 기판 및 그 제조 방법은 이방전도성 필름(ACF)을 이용하여 전자 부품의 전극 단자와 회로 구조물을 직접 전기적으로 연결시킨 구조를 가지어, 비아홀 형성을 위한 레이저 공정이 필요 없어, 레이저 사용으로 인한 문제점을 해결할 수 있다.
본 발명에 따른 회로 기판 및 그 제조 방법은 비아(via)의 사용 없이 전자 부품과 전극 단자를 전기적으로 연결할 수 있으므로, 비아를 사용하는 경우에 비해, 단위 면적당 회로 패턴의 밀집도를 증가시킬 수 있다.
본 발명에 따른 회로 기판의 제조 방법은 전자 부품 내장형 회로 기판을 제조하되, 전자 부품과 회로 구조물의 연결을 위해 레이저 공정을 수행하지 않을 수 있어, 레이저 공정의 사용으로 인한 문제점을 해결할 수 있다.
도 1은 본 발명의 실시예에 따른 회로 기판을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 회로 기판의 제조 방법을 보여주는 순서도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 회로 기판의 제조 과정을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예에 따른 회로 기판 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 회로 기판을 보여주는 도면이다. 도 1을 참조하면, 본 발명의 실시예에 따른 회로 기판(100)은 코어층(102) 및 상기 코어층(102)을 덮는 회로층(104)을 포함할 수 있다.
상기 코어층(102)은 상기 회로 기판(100)의 중앙에 배치될 수 있다. 상기 코어층(102)은 전자 부품(110)을 내장한 제1 절연층(140) 및 상기 제1 절연층(140)에서 상기 전자 부품(110)과 전기적으로 연결된 제1 회로 구조물(150)을 구비할 수 있다. 상기 전자 부품(110)은 다양한 종류의 능동 소자 또는 수동 소자 중 어느 하나일 수 있다. 일 예로서, 상기 전자 부품(110)은 반도체 집적회로 칩일 수 있다. 상기 전자 부품(110)의 일면에는 전극 단자(112)가 구비될 수 있다. 상기 전극 단자(112)는 상기 일면 상에서 서로 이격되어 배치되는 플러스 전극과 마이너스 전극을 포함할 수 있다.
상기 절연층(140)은 소정의 절연 물질로 이루어질 수 있다. 예컨대, 상기 절연 물질로는 유리 섬유(glass fabric)를 함유하지 않고, 무기물 필러(inorganic filler)를 함유하는 수지(resin)가 사용될 수 있다. 그리고, 상기 제1 회로 구조물(150)은 상기 제1 절연층(140)을 관통하는 비아홀을 채우는 비아(152) 및 상기 제1 절연층(140) 표면에서 상기 제1 비아(152)와 전기적으로 연결된 제1 회로 패턴(154)을 포함할 수 있다.
상기 회로층(104)은 상기 코어층(102)의 양면을 덮는 구조를 가질 수 있다. 상기 회로층(104)은 제2 절연층(160) 및 상기 제2 절연층(160)에서 상기 제1 회로 구조물(150)과 전기적으로 연결된 제2 회로 구조물(170)을 포함할 수 있다. 상기 제2 회로 구조물(170)은 상기 제2 절연층(160)을 관통하여 상기 제1 회로 패턴(154)에 접속되는 제2 비아(172) 및 상기 제2 절연층(160) 표면에서 상기 제2 비아(172)와 전기적으로 연결된 제2 회로 패턴(174)을 포함할 수 있다.
한편, 상기와 같은 구조의 회로 기판(100)은 이방전도성 필름(130)을 이용하여 상기 전자 부품(110)과 상기 제1 회로 구조물(150)을 전기적으로 연결시킨 구조를 가지므로, 레이저 가공 공정을 이용하는 경우에 발생되는 문제점을 해결할 수 있다. 보다 구체적으로, 이방전도성 필름의 사용 없이, 칩 내장형 회로기판을 제조하기 위해서는 절연층에 의해 덮혀진 전자 부품의 전극 단자를 외부에 노출시키기 위한 레이저 공정을 수행하여야 하나, 이러한 상기 레이저 공정을 수행하는 과정에서 사용되는 레이저에 의해 상기 전자 부품이 직접적으로 손상될 수 있다. 그러나, 본 발명에서는 상기 전자 부품(110)과 상기 제1 회로 구조물(150)의 전기적인 접속을 이방전도성 필름(130)을 사용하여 이루어졌기 때문에, 레이저 가공 공정을 수행하지 않을 수 있고, 이에 따라 레이저 가공 공정으로 인한 문제점을 해결할 수 있다.
따라서, 본 발명에 따른 회로 기판은 이방전도성 필름을 이용하여 전자 부품의 전극 단자와 회로 구조물을 직접 전기적으로 연결시킨 구조를 가지어, 레이저 가공 공정이 필요 없어, 레이저 가공 공정의 사용으로 인한 문제점을 해결할 수 있는 구조를 가질 수 있다. 이 경우, 비아(via)를 사용하여 전자 부품(110)과 상기 제1 회로 구조물(150)을 전기적으로 연결하는 구조에 비해, 단위 면적당 회로 패턴의 밀집도를 높일 수 있고, 상기 전자 부품(110)을 기준으로 대칭 구조에 가깝게 제품 설계가 가능하여, 열에 의한 휨 발생을 최소화하여, 패티징 공정시 발생할 수 있는 불량을 감소시킬 수 있다.
계속해서, 본 발명의 실시예에 따른 회로 기판의 제조 방법에 대해 상세히 설명한다. 여기서, 앞서 살펴본 본 발명의 실시예에 따른 회로 기판(100)에 대해 중복되는 내용은 생략하거나 간소화될 수 있다.
도 2는 본 발명의 실시예에 따른 회로 기판의 제조 방법을 보여주는 순서도이고, 도 3a 내지 도 3d는 본 발명의 실시예에 따른 회로 기판의 제조 과정을 설명하기 위한 도면들이다.
도 2 및 도 3a를 참조하면, 전극 단자(112)를 갖는 전자 부품(110)을 준비할 수 있다(S110). 상기 전극 단자(112)는 상기 전자 부품(110)의 일면에 형성된 플러스 전극과 마이너스 전극일 수 있다. 상기 전자 부품(110)은 다양한 종류의 능동 소자 또는 수동 소자 중 적어도 하나일 수 있다. 일 예로서, 상기 전자 부품(110)은 반도체 집적회로 칩일 수 있다.
금속판(120)을 준비할 수 있다(S110). 상기 금속판(120)은 회로 기판의 제조를 위한 베이스 판일 수 있다. 상기 금속판(120)은 다양한 종류의 금속으로 이루어진 박판이 사용될 수 있다.
상기 전극 단자(112)와 상기 금속판(110)이 이방전도성 필름(130)을 개재하여 서로 접촉되도록, 상기 금속판(110) 상에 상기 전자 부품(120)을 위치시킬 수 있다(S130). 예컨대, 상기 이방전도성 필름(130)을 상기 전극 단자(112)가 형성된 금속판(110)의 일면에 라미네이션한 후, 상기 일면을 상기 금속판(110)의 기설정된 위치에 대향시켜 실장시킬 수 있다. 이에 따라, 상기 이방전도성 필름(130)에 의해, 상기 전극 단자(112)와 상기 금속판(110)이 서로 접합된 구조를 가질 수 있다.
한편, 상기 전극 단자(112)와 상기 금속판(110) 사이에 상기 이방전도성 필름(130)을 개재하는 단계는 다양한 방법으로 수행될 수 있다. 일 예로서, 상기 전자 부품(110)이 집적회로 칩(IC)인 경우, 복수의 집적회로 칩들이 형성된 웨이퍼(wafer) 상에 상기 이방전도성 필름(130)을 라미네이션할 수 있다. 이 경우, 상기 웨이퍼를 상기 금속판(110)에 실장하기 전에, 상기 웨이퍼를 상기 집적회로 칩들로 개별화하는 단계가 더 수행될 수 있다. 또는, 다른 예로서, 상기 전자 부품(110)이 집적회로 칩(IC)인 경우, 개별 집적회로 칩들 각각에 상기 이방전도성 필름(130)을 라미네이션한 후, 이들 각각을 상기 금속판(110) 상에 실장할 수 있다.
도 2 및 도 3b를 참조하면, 상기 금속판(120) 상에 상기 전자 부품(110)을 덮는 절연층(140)을 형성할 수 있다(S140). 상기 절연층(140)을 형성하는 단계는 상기 금속판(120)에 대해 소정의 절연 물질을 라미네이션(lamination)하여 이루어질 수 있다. 상기 절연 물질로는 유리 섬유(glass fabric)이 함유되지 않고 무기 충전제(inorganic filler)가 첨가된 수지(resin)가 사용될 수 있다.
도 2 및 도 3c를 참조하면, 절연층(140)에 상기 전자 부품(110)과 전기적으로 연결되는 제1 회로 구조물(150)을 형성하여, 코어층(102)을 제조할 수 있다(S150). 일 예로서, 상기 회로 구조물(150)은 앞서 도 3b를 참조하여 설명한 금속판(120)을 이용하지 않고 형성될 수 있다. 보다 구체적으로, 상기 금속판(120)의 이용 없이 상기 회로 구조물(150)을 형성하는 단계는 상기 절연층(140)으로부터 금속판(120)을 제거하는 단계, 상기 절연층(140)을 관통하는 비아홀(142)을 형성하는 단계, 그리고 상기 절연층(140)에 대해 도금 공정 및 패터닝 공정을 수행하여 상기 비아홀(142)을 채우는 제1 비아(152) 및 상기 절연층(140) 표면에서 제1 비아(152)와 전기적으로 연결된 제1 회로 패턴(154)을 형성하는 단계를 포함할 수 있다.
다른 예로서, 상기 회로 구조물(150)을 형성하는 단계는 앞서 도 3b를 참조하여 설명한 금속판(120)을 이용하여 형성될 수 있다. 보다 구체적으로, 상기 금속판(120)을 이용하여 상기 회로 구조물(150)을 형성하는 단계는 상기 금속판(120)을 잔류시킨 상태에서 상기 절연층(140)에 비아홀(142)을 형성하는 단계, 상기 절연층(140)에 대해 도금 공정 및 패터닝 공정을 수행하여 상기 비아홀(142)을 채우는 제1 비아(152) 및 상기 절연층(140) 표면에서 상기 제1 비아(152)와 연결된 제1 회로 패턴(154)을 형성하는 단계를 포함할 수 있다.
상기와 같은 공정을 통해, 전자 부품(120)이 내장된 제1 절연층(140) 및 상기 제1 절연층(140) 상에서 상기 전자 부품(120)과 전기적으로 연결된 회로 구조물(150)로 이루어진 코어층(102)이 제조될 수 있다.
도 2 및 도 3d를 참조하면, 코어층(102) 상에 회로층(104)을 형성시킬 수 있다(S160). 상기 회로층(104)을 형성하는 단계는 상기 코어층(102) 상에 제2 절연층(160)을 형성시킨 후, 상기 제2 절연층(160)에 대해 상기 제1 회로 구조물(150)과 전기적으로 연결된 제2 회로 구조물(170)을 형성하여 이루어질 수 있다. 상기 제2 회로 구조물(170)을 형성하는 단계는 상기 제2 절연층(160)을 관통하여 제1 회로 패턴(154)에 전기적으로 연결되는 제2 비아(172)를 형성하는 단계 및 상기 제2 절연층(160) 상에서 상기 제2 비아(172)와 전기적으로 연결된 제2 회로 패턴(174)을 형성하는 단계를 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 회로 기판의 제조 방법은 이방전도성 필름(130)을 이용하여 금속판(120) 상에 전자 부품(110)을 실장하고, 상기 금속판(120) 상에 상기 전자 부품(120)을 덮는 제1 절연층(140)을 라미네이션한 후, 상기 제1 절연층(140) 상에 상기 전자 부품(110)의 전극 단자(112)와 전기적으로 연결된 제1 회로 구조물(150)을 형성할 수 있다. 이때, 상기 전자 부품(120)과 상기 제1 회로 구조물(150)의 전기적 연결은 이방전도성 필름(130)을 이용하여 이루어지므로, 비아홀 형성을 위한 레이저 공정이 수행될 필요가 없다. 따라서, 본 발명에 따른 회로 기판의 제조 방법은 전자 부품 내장형 회로 기판을 제조하되, 전자 부품과 회로 구조물의 연결을 위해 레이저 공정을 수행하지 않을 수 있어, 레이저 공정의 사용으로 인한 문제점을 해결할 수 있다.
또한, 본 발명에 따른 회로 기판의 제조 방법은 비아의 사용 없이 전자 부품과 회로 구조물의 전기적 연결을 완료하여 단위 면적당 회로 패턴의 밀집도를 높일 수 있고, 전자 부품을 기준으로 대칭 구조에 가까운 제품 설계가 가능하여, 열에 의한 휨 발생을 최소화하여, 패티징 공정시 발생할 수 있는 불량을 감소시킬 수 있는 회로 기판을 제조할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 회로 기판
102 : 코어층
104 : 회로층
110 : 전자 부품
120 : 금속판
130 : 이방전도성 필름(ACF)
140 : 제1 절연층
150 : 제1 회로 구조물
160 : 제2 절연층
170 : 제2 회로 구조물

Claims (8)

  1. 금속판을 준비하는 단계;
    전극 단자가 형성된 일면을 갖는 전자 부품을 준비하는 단계;
    상기 금속판과 상기 전극 단자가 이방전도성 필름(Anisotropic Conductive Film:ACF)을 개재하여 서로 접촉되도록, 상기 금속판 상에 상기 전자 부품을 위치시키는 단계;
    상기 금속판 상에 상기 전자 부품을 덮는 절연층을 형성하는 단계; 및
    상기 절연층에 상기 전자 부품과 전기적으로 연결되는 회로 구조물을 형성하는 단계를 포함하는 회로 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 회로 구조물을 형성하는 단계 이전에, 상기 절연층으로부터 상기 금속판을 제거하는 단계를 더 포함하는 회로 기판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 회로 구조물을 형성하는 단계는 상기 금속판을 패터닝(patterning)하는 단계를 포함하는 회로 기판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 회로 구조물을 형성하는 단계는:
    상기 절연층을 관통하는 비아(via)를 형성하는 단계; 및
    상기 절연층 표면에서 상기 비아에 전기적으로 연결되는 회로 패턴을 형성하는 단계를 포함하는 회로 기판의 제조 방법.
  5. 제 1 항에 있어서,
    상기 전자 부품은 집적회로 칩(IC Chip)을 포함하고,
    상기 전극 단자는 상기 집적회로 칩의 일면에 형성된 플러스 전극 및 마이너스 전극을 포함하는 회로 기판의 제조 방법.
  6. 제 1 항에 있어서,
    상기 전자 부품을 준비하는 단계는:
    복수의 집적회로 칩들이 형성된 웨이퍼를 제조하는 단계; 및
    상기 웨이퍼에 상기 이방전도성 필름을 형성하는 단계를 포함하는 회로 기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 금속판 상에 상기 전자 부품을 위치시키는 단계 이전에, 상기 웨이퍼를 절단하여 상기 집적회로 칩들로 개별화하는 단계를 더 포함하는 회로 기판의 제조 방법.
  8. 제 1 항에 따른 제조 방법으로 제조된 회로 기판.
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