KR20140108548A - 광전자 반도체 칩 - Google Patents

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마르틴 만들
마르틴 슈트라쓰부르크
크리스토퍼 쾰퍼
알렉산더 에프. 페이페르
파트릭 로데
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

본 발명은, 서로 이격되어 배치된 다수의 활성 영역(1) 및 이러한 다수의 활성 영역(1)의 하부면(1a)에 배치된 반사 층(2)을 포함하는 광전자 반도체 칩에 관한 것이며, 이 경우 상기 활성 영역(1)들 중 하나 이상의 활성 영역은 주 연장 방향(main direction of extension)(R)을 갖고, 상기 활성 영역(1)들 중 하나 이상의 활성 영역은 제 1 반도체 재료로 형성된 코어 영역(core region)(10)을 가지며, 상기 하나 이상의 활성 영역(1)은 활성 층(11)을 갖고, 이 활성 층은 적어도 상기 활성 영역(1)의 주 연장 방향(R)을 횡단하는 방향(x, y)들에서 상기 코어 영역(10)을 덮으며, 상기 하나 이상의 활성 영역(1)은 제 2 반도체 재료로 형성된 덮개 층(covering layer)(12)을 갖고, 적어도 상기 활성 영역(1)의 주 연장 방향(R)을 횡단하는 방향(x, y)들로 상기 활성 층(11)을 덮으며, 그리고 상기 반사 층(2)은 광전자 반도체 칩의 작동 중에 상기 활성 층(11) 내에서 생성된 전자기 방사선을 반사하기 위해 설계되어 있다.

Description

광전자 반도체 칩 {OPTOELECTRONIC SEMICONDUCTOR CHIP}
본 발명은 광전자 반도체 칩에 관한 것이다.
본 발명에서 해결해야 할 과제는 매우 효율적으로 작동될 수 있는 광전자 반도체 칩을 제시하는 것이다.
본 발명에 기재된 광전자 반도체 칩은 특히 방사선 방출 광전자 반도체 칩이다. 예를 들면 작동 중에 자외선, 가시광(선) 또는 적외선을 방출하는 광전자 반도체 칩이다. 상기 광전자 반도체 칩은 특히 발광 다이오드 칩이다. 또한, 반도체 칩으로는 방사선 수신 광전자 반도체 칩, 예를 들면 태양 전지(solar cell) 또는 광전 다이오드(photodiode)가 사용될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 상기 광전자 반도체 칩은 서로 이격되어 배치된 다수의 활성 영역을 포함한다. 광전자 반도체 칩의 작동 중에는 상기 활성 영역들에서 전자기 방사선이 생성되고, 이 전자기 방사선은 적어도 부분적으로 상기 반도체 칩을 벗어난다.
상기 광전자 반도체 칩은 서로 간격을 두고 각각 배치된 다수의 활성 영역을 포함한다. 이때 상기 활성 영역들은 하부면 및/또는 상부면에서 추가의 소자를 통해서 서로 연결되어 있을 수 있다. 이러한 경우에는 활성 영역들이 그들의 하부면과 상부면 사이 영역에서 서로 이격되어 있어 그곳에서는 서로 연결되지 않는다.
활성 영역들은 예를 들면 규칙적인 격자 방식으로 배치될 수 있다. 다시 말해, 상기 활성 영역들은 서로 간에 미리 정해진 간격들로 배치되어 있으며, 예컨대 상기 활성 영역들의 상부면에 대한 평면도에서 볼 때, 예를 들면 직사각형 격자 또는 삼각형 격자 구조물과 같이 규칙적인 격자 구조물이 나타난다. 그렇더라도 역시 활성 영역들의 랜덤 방식 분포가 가능하다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 상기 광전자 반도체 칩은 다수의 활성 영역의 하부면에 배치된 반사 층을 포함한다. 이 경우 광전자 반도체 칩은 오직 하나의 반사 층을 포함할 수 있으며, 이 반사 층은 상기 광전자 반도체 칩의 활성 영역들의 하부면에서 이 활성 영역 모두를 서로 연결한다. 이때 활성 영역들의 하부면은 적어도 국부적으로 상기 반사 층에 직접 접할 수 있다.
반사 층은 특히 전기 전도성으로 형성될 수 있다. 이러한 경우 반사 층은 활성 영역들의 전기 접속에 사용되는데, 상기 반사 층은 상기 활성 영역들의 하부면에 배치되어 있다. 예컨대, 이 목적을 위해 반사 층은 금속으로 형성되어 있다. 예를 들면 상기 반사 층은 하기 금속들 중 하나의 금속을 함유하거나 하기 금속들 중 하나의 금속으로 이루어질 수 있다: 은, 알루미늄, 크롬, 로듐, 니켈, 백금, 텅스텐, 티타늄.
또한, 반사 층은 적어도 국부적으로 전기 절연성으로 형성될 수도 있다. 이러한 경우 반사 층은 유전체 미러(dielectric mirror)를 포함하거나 유전체 미러로 이루어질 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 활성 영역들 중 하나 이상의 활성 영역은 주 연장 방향(main direction of extension)을 가진다. 다시 말해, 활성 영역은 모든 공간 방향에서 동일한 거리로 연장되는 것이 아니라, 하나의 선호 방향, 즉 주 연장 방향이 존재하는데, 상기 활성 영역은 이 주 연장 방향으로 자신의 가장 긴 연장부를 가진다.
예를 들어 활성 영역은 원기둥 형상, 원추대 형상 또는 특히 6각형 또는 3각형의 밑면(base)을 갖는 각기둥(prism) 형상을 가질 수 있다. 이러한 경우 주 연장 방향은 원기둥 또는 원추대의 높이가 결정되는 방향이다. 다른 말로 표현하자면, 상기 하나 이상의 활성 영역은 길쭉하게 연장된 3차원 입체(three-dimensional body)로 형성되며, 예컨대 구(sphere) 또는 정육면체(cube) 형상을 갖지는 않는다. 또한, 상기 활성 영역으로는 연속적인 비구조화 표면이 다루어지지 않는다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 상기 하나 이상의 활성 영역이 제 1 반도체 재료로 형성된 코어 영역(core region)을 가진다. 이 경우 상기 제 1 반도체 재료는 제 1 전도 타입을 가진다. 예를 들어 제 1 반도체 재료는 n 타입-전도성으로 형성되어 있다. 제 1 반도체 재료는 예컨대 n 타입-도핑 된 Ⅲ/Ⅴ-반도체 재료계를 기본으로 할 수 있다. 예를 들어 제 1 반도체 재료는 n 타입-도핑 된 질화물-반도체 재료계를 기본으로 한다. 특히 이러한 경우 제 1 반도체 재료는 n 타입-전도성 GaN, InGaN, AlGaN 또는 AlInGaN을 기본으로 할 수 있다.
상기 활성 영역의 코어 영역은 특히 주 연장 방향을 따라 연장되고, 활성 영역과 동일한 형상을 가질 수 있다. 상기 활성 영역이 예컨대 원기둥 형상 또는 각기둥 형상으로 형성되어 있을 경우에는 코어 영역도 원기둥 형상을 가질 수 있다. 이러한 경우 코어 영역은 특히 제 1 반도체 재료로 이루어진 고체(solid body)로 형성될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 상기 하나 이상의 활성 영역은 활성 층을 포함하고, 상기 활성 층은 적어도 상기 활성 영역의 주 연장 방향을 횡단하는 방향들로 코어 영역을 덮는다. 상기 코어 영역은 예를 들면 활성 층 재료에 의해 특히 완전히 덮일 수 있는 측면적(lateral area)을 가진다. 이러한 경우 코어 영역은 활성 층에 직접 접할 수 있다. 광전자 반도체 칩의 작동 중에 상기 광전자 반도체 칩에 의해 생성되는 방사선은 활성 영역에서 그리고 특히 상기 활성 영역의 활성 층에서 생성된다. 활성 층은 제조 공차 범위 안에서 바람직하게 균일한 두께를 가진다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 상기 하나 이상의 활성 영역은 덮개 층을 가지며, 이 덮개 층은 제 2 반도체 재료로 형성되어 있고 적어도 상기 활성 영역의 주 연장 방향을 횡단하는 방향들로 활성 층을 덮는다. 예를 들어, 이러한 경우에는 활성 층이 상기 덮개 층과 코어 영역 사이에 배치되어 있다. 이때 덮개 층은 특히 활성 층을 완전히 덮을 수 있다. 덮개 층은 제조 공차 범위 안에서 바람직하게 균일한 두께를 가진다.
제 2 반도체 재료는 제 1 전도 타입과는 다른 제 2 전도 타입의 반도체 재료이다. 특히, 상기 제 2 반도체 재료는 제 1 반도체 재료와 동일한 반도체 재료계를 기본으로 할 수 있으나, 이러한 경우 상기 제 2 반도체 재료는 다른 도펀트를 가질 수 있다. 제 1 반도체 재료가 예를 들어 n 타입-전도성으로 형성되어 있는 경우, 제 2 반도체 재료는 p 타입 전도성으로 형성되어 있다. 제 1 반도체 재료가 n 타입-GaN, n 타입-InGaN, n 타입-AlGaN 또는 n 타입-AlInGaN을 기본으로 하는 경우에, 예를 들어 제 2 반도체 재료는 p 타입-GaN, p 타입-InGaN, p 타입-AlGaN 또는 p 타입-AlInGaN을 기본으로 한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 반사 층은 광전자 반도체 칩의 작동 중에 활성 층에서 생성된 전자기 방사선을 반사하기 위해 설계되었다. 다시 말해, 반사 층은 활성 층에서 생성된 전자기 방사선을 반사하는 재료로 형성되어 있으며, 그리고 상기 반사 층은 활성 층에 의해 생성된 전자기 방사선의 적어도 일부분이 이 반사 층에 입사되도록 배치되어 있다. 상기 전자기 방사선은 예를 들면 반사 층과 떨어져서 마주하는, 활성 영역의 한 측에 있는 측면에서 광전자 반도체 칩을 벗어난다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 상기 반도체 칩은 서로 이격되어 배치된 다수의 활성 영역을 포함한다. 또한, 상기 광전자 반도체 칩은 반사 층을 포함하며, 상기 반사 층은 상기 다수의 활성 영역의 하부면에 배치되어 있다. 이 경우 상기 활성 영역들 중 하나 이상의 활성 영역은 주 연장 방향을 갖고, 상기 하나 이상의 활성 영역은 제 1 반도체 재료로 형성된 코어 영역을 가지며, 상기 하나 이상의 활성 영역은 활성 층을 갖고, 상기 활성 층은 적어도 상기 하나 이상의 활성 영역의 주 연장 방향을 횡단하는 방향들로 코어 영역을 덮으며, 상기 하나 이상의 활성 영역은 덮개 층을 갖고, 상기 덮개 층은 제 2 반도체 재료로 형성되어 있고 적어도 상기 하나 이상의 활성 영역의 주 연장 방향을 횡단하는 방향들로 상기 활성 층을 덮으며, 그리고 상기 반사 층은 광전자 반도체 칩의 작동 중에 상기 활성 영역에서 생성된 전자기 방사선을 반사하기 위해 설계되었다.
이 경우 광전자 반도체 칩은 바람직하게 다수의 활성 영역을 포함하고, 상기 다수의 활성 영역은 예를 들면 동일한 방식으로 형성되어 있다. 이때 상기 활성 영역들은 제조 공차 범위 안에서 동일하게 형성될 수 있다. 다시 말해, 이러한 경우 각각의 활성 영역은 제조 공차 범위 안에서 각각 동일한 재료 조성물을 갖는 코어 영역, 활성 층 및 덮개 층을 포함한다. 특히, 광전자 반도체 칩의 모든 활성 영역이 제조 공차 범위 안에서 동일하게 형성될 수 있다. 그러나 광전자 반도체 칩은 적어도 부분적으로 상이하게 형성된 다수의 활성 영역을 포함할 수도 있다. 예컨대, 상기 활성 영역들은 두께와 조성물 관점에서 서로 구별될 수 있다. 따라서 상이한 활성 영역들이 상이한 색상의 광을 방출할 수 있음으로써, 반도체 칩이 전체적으로 예컨대 백색광을 방출한다.
바람직하게 반도체 칩의 모든 활성 영역은 Ⅲ/Ⅴ-반도체 재료계, 특히 질화물-반도체 재료를 기본으로 한다.
본 발명과 관련하여 "질화물-반도체 재료를 기본으로 하는"이라는 표현은, 활성 영역들이 질화물-반도체 재료, 특히 AlnGamIn1n-mN을 갖거나 이러한 재료로 이루어지고, 이 경우 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 및 n+m ≤ 1임을 의미한다. 이때 상기 재료는 필수적으로 전술한 일반식에 따른 그리고 수학적으로 정확한 조성물을 가질 필요는 없다. 오히려, 상기 재료는 예를 들면 하나 또는 다수의 도펀트 그리고 추가의 성분을 가질 수 있다. 그러나 가령 결정 격자의 주요 성분(Al, Ga, In, N)들이 부분적으로 소량의 추가 물질로 대체 및/또는 보충될 수 있다 하더라도, 전술한 일반식은 간단함을 목적으로 상기 결정 격자의 주요 성분들만 포함한다.
특히 GaN을 기본으로 하는 발광 다이오드들의 효율은 동작 전류(operating current) 조건 하에서 소위 "드룹(droop)"-효과로 인해 제한된다. 상기 드룹 효과는 전류 밀도 또는 전하 캐리어 밀도가 상승함에 따라 두드러진 효율 감소를 나타낸다. 이 때문에 전형적인 동작 전류는 최대 효율 곡선을 확연히 넘는다. 따라서 일정한 전류에서 더욱 높은 효율로 구동시키기 위해서는 국부적인 전하 캐리어 밀도 감소가 바람직하다. 이는 예컨대, 광전자 반도체 칩의 횡단면을 확장시키거나 활성 층들의 수를 증가시킴으로써 달성될 수 있다. 그러나 상기 두 가지 접근 방식은 문제점을 안고 있다.
다수의 응용예들에서 횡단면 확장은 예컨대, 프로젝터(projector) 내에 있는 광전자 반도체 칩의 삽입물에는 유용하지 않은데, 그 이유는 상기와 같은 횡단면 확장은 에탕듀(
Figure pct00001
) 증가와 결부되기 때문이다. 그 외에, 상기와 같은 해결책은 항상 비용 증가와도 연결되며, 이러한 비용 증가는 반도체 칩의 횡단면 증가에 과잉 비례적이다.
활성 층의 수 및/또는 두께 증가는, 특히 피에조-필드(piezo field)들로 인해 층들 사이에 배리어들이 야기되고, 이 배리어들은 전하 캐리어 수송을 방해하여 모든 층에 전류가 균일하게 공급되는 것을 저지한다는 사실 때문에 제한적이다.
본 발명에 기재된 광전자 반도체 칩의 경우, 활성 영역들이 예를 들면 "코어-쉘 나노로드 또는 마이크로로드(Core-Shell Nanorod or Microrod)로서 형성되었다. 광전자 반도체 칩의 방사선 방출 영역이 다수의 활성 영역으로 분할됨으로써, 즉 예를 들면 다수의 코어-쉘 나노로드로 분할됨으로써, 예컨대 구조화되지 않은 단 하나의 활성 영역을 갖는 광전자 반도체 칩에 비해, 작동 중에 반도체 칩에서 생성된 전자기 방사선이 활성 층으로부터 방사될 때 통과하는 표면이 증가된다. 반도체 칩의 효율은 이러한 방식으로 증가된다.
활성 영역들의 하부면에 있는 반사 층 또한 효율 증가에 직접적으로 기여하는데, 그 이유는 상기 반사 층에 의해 광전자 반도체 칩의 작동 중에 생성된 전자기 방사선이 선호 방향으로 향할 수 있기 때문이다.
본 발명에 기재된 광전자 반도체 칩이 다수의 활성 영역을 가진다는 사실에 근거하여, 두드러진 활성 면적 확장 및 그와 더불어 전하 캐리어 밀도 감소 결과로 동작 전류 조건 하에서 효율 상승이 달성되었다. 또한, 서로 이격되어 배치된 활성 영역들의 에피택셜 성장 시, 폐쇄된 2차원 층에 비해 활성 영역들의 반도체 재료에서 장력(tension) 감소가 달성될 수 있다.
특히, 본 발명에 기재된 광전자 반도체 칩은 1,000개 이상, 바람직하게는 10,000개 이상, 특히 100,000 또는 1,000,000개 이상의 활성 영역을 포함할 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 제 1 반도체 재료는 에피택셜 방식으로 성장 기판상에 증착되어 있으며, 이 경우 광전자 반도체 칩은 더 이상 자체적으로 성장 기판을 갖지 않기 때문에 상기 광전자 반도체 칩에는 성장 기판이 없다. 다른 말로 표현하자면, 활성 영역들이 완성된 후에는 성장 기판이 에피택셜 방식으로 증착된, 광전자 반도체 칩의 층들로부터 분리된다. 이는 대상으로서 광전자 반도체 칩의 특징을 나타내는 특징인데, 그 이유는 성장 기판이 에피택셜 방식으로 증착된 층들로부터 분리된다는 사실이 광전자 반도체 칩의 분석에 의해 입증될 수 있기 때문이다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 제 1 반도체 재료의 성장 방향은 대체로 주 연장 방향에 대해 평행하게 진행된다. 다시 말해, 제조 공차 범위 안에서 제 1 반도체 재료의 성장 방향은 주 연장 방향에 대해 평행하게 진행된다. 활성 영역의 성장 방향은 코어 영역의 상부 단부상에서 선택적으로 주 연장 방향에 대해 세로로 진행될 수 있다. 즉 하나 이상의 활성 영역의 코어 영역의 제 1 반도체 재료는 주 연장 방향에서 성장된다. 활성 영역의 덮개 층 및 활성 층은 코어 영역의 반도체 재료의 성장 방향을 횡단하여 진행되는 방향들로 상기 코어 영역을 덮는다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 활성 영역은 주 연장 방향으로 결정되는 길이를 가진다. 다시 말해, 상기 활성 영역의 길이는 주 연장 방향을 따라서 측정된다. 또한, 활성 영역은 주 연장 방향에 대해 수직인 방향으로 결정되는, 즉 상기 주 연장 방향이 수직이 되는 평면에서 진행되는 지름을 가진다. 상기 지름은 주 연장 방향을 따라서 변할 수 있다. 이 경우 활성 영역, 바람직하게는 광전자 반도체 칩의 모든 활성 영역의 최대 지름에 대한 길이 비율은 적어도 3, 특히 적어도 5, 예를 들면 5 이상 내지 20 이하이다.
이 경우 활성 영역의 지름은 100㎚ 이상 내지 25㎛ 이하일 수 있다. 재료의 품질 개선과 관련해서, 특히 활성 영역의 반도체 재료 내에서 오프셋 감소와 관련해서는, 100㎚ 이상부터 3㎛ 이하, 특히 1㎛ 이하의 지름을 갖는 활성 영역들이 특히 바람직한 것으로 나타났다. 상기와 같은 얇은 활성 영역들에서는 오프셋들이 일반적으로 활성 영역의 전체 길이를 따라서 활성 영역을 관통하는 것이 아니라, 오히려 상기 오프셋들은 얇은 두께로 인해, 전체 활성 영역에 걸쳐 연장됨 없이 상기 활성 영역의 측면적에서 상대적으로 짧은 경로 길이 후에 종료된다. 또한, 오프셋들은 활성 영역의 코어 영역의 전체 길이를 따라 연장될 수도 있지만, 상기 코어 영역의 외부 표면에서는 활성 층을 관통하지 않을 수 있다.
이러한 경우 활성 영역들은 바람직하게 높은 밀도로, 다시 말해 높은 충전율(fill factor)로 배치되어 있다. 이때 상기 충전율은 활성 영역들에 할당된 반사 층 상부면의 전체 면적에 대한 상기 활성 영역들에 접하는 반사 층 면적 비율에 상응한다. 충전율은 바람직하게 적어도 20%, 특히 적어도 50%, 예를 들면 적어도 75%에 이른다. 이로 인해 광전자 반도체 칩의 특히 두드러진 활성 면적 확장이 달성되었다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 활성 영역은 적어도 주 연장 방향을 횡단하는 방향들로 덮개 층을 덮는 전류 확산 층을 가지며, 이 경우 상기 전류 확산 층은 광전자 반도체 칩의 작동 중에 활성 층에서 생성된 전자기 방사선을 투과시킨다. 그 외에, 전류 확산 층은 특히 덮개 층에 걸쳐 전류를 균일하게 분포시키는데 사용된다. 이 경우 전류 확산 층은 특히 덮개 층에 직접 접촉하고 이 덮개 층을 완전히 덮는다. 덮개 층이 예컨대 p 타입-전도성 질화물-화합물 반도체 재료로 형성되어 있을 경우, 상기 덮개 층은 상대적으로 낮은 교차 전도성(cross conductability)을 가진다. 이 때문에 전류 확산 층은 활성 영역의 활성 층에 전류가 균일하게 공급되도록 한다. 전류 확산 층은 바람직하게 제조 공차 범위 안에서 균일한 두께를 갖는 층으로서 덮개 층을 덮는다.
전류 확산 층은 활성 영역에서 생성된 전자기 방사선을 투과시키도록 형성되었다. 다시 말해, 전류 확산 층은 방사선 투과성을 가진다.
여기에서 그리고 하기에서 "방사선 투과성"이라는 개념은, 방사선 투과성 컴포넌트가 (이 컴포넌트를 통과하는 방사선을 흡수하지 않으면서) 상기 컴포넌트를 통과하는 활성 층의 전자기 방사선의 적어도 75%를 통과시킬 수 있음을 의미한다. 방사선 투과성 컴포넌트는 이 경우 유백색(milky)으로 흐리거나, 또는 안이 비칠 정도로 투명하게 형성될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 전류 확산 층은 투명 전도성 산화물(TCO-transparent conductive oxide)로 형성되어 있다. 예컨대, 상기 전류 확산 층의 형성에는 ITO 또는 ZnO와 같은 재료가 적합하다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 전류 확산 층은 적어도 활성 영역의 대부분의 길이에 걸쳐 연장된다. 특히, 전류 확산 층이 활성 영역의 전체 길이에 걸쳐 덮개 층을 균일하게 덮는 동시에 상기 덮개 층을 완전히 덮을 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 다수의 활성 영역 사이에는 절연 재료가 배치되어 있으며, 이 경우 상기 절연 재료는 광전자 반도체 칩의 작동 중에 활성 층에서 생성된 전자기 방사선을 투과시키고, 그리고 상기 절연 재료는 적어도 주 연장 방향을 횡단하는 방향들로 상기 다수의 활성 영역을 둘러싼다. 다른 말로 표현하자면, 상기 절연 재료는 활성 영역들 사이 간극들 내에 충전되고, 그리고 상기 절연 재료는 상기 간극들을 메울 수 있는데, 특히 이러한 간극들을 완전히 메울 수 있다. 이 경우 절연 재료는 전기 절연성 및 방사선 투과성으로 형성되었다. 예컨대 절연 재료로는 산화알루미늄(AlOx), 이산화규소, 질화규소 또는 폴리머와 같은 재료들이 적합하다.
절연 재료는 개별 활성 영역들의 전기적 디커플링 외에도, 기계적 손상, 대기 가스(atmospheric gas) 및 습기로부터 활성 영역들을 보호한다. 더 나아가, 절연 재료는, 반사 층이 적어도 국부적으로 증착되는 평탄화 층으로서 사용될 수 있다. 이를 위해, 예컨대 절연 재료는 활성 영역들의 하부면에서 상기 활성 영역들과 같은 높이로 폐쇄된다. 반사 층은 이러한 방식으로 활성 영역들의 하부면들과 절연 재료에 의해 형성된 평탄한 표면에 증착될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 절연 재료는 적어도 국부적으로 활성 영역의 외부 표면에 직접 접한다. 예컨대, 상기 절연 재료는 각각의 활성 영역의 측면적을 완전히 덮고 상기 측면적 위치에서 활성 영역의 최외부 층, 특히 전류 확산 층에 직접 접한다. 이러한 경우 절연 재료는 활성 영역들을 매립한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 반사 층과 떨어져서 마주하는, 다수의 활성 영역의 측에는 마스크 층이 배치되어 있으며, 이 경우 각각의 활성 영역들에 대해 상기 마스크 층은 제 1 반도체 재료에 의해 관통되는 개구를 가진다. 활성 영역들의 제조를 위해, 예를 들어 마스크 층은 제 1 반도체 재료로 이루어진 층상에 증착된다. 마스크 층은 제 1 반도체 재료로 이루어진 층의 개구들을 가진다. 이러한 경우 각각의 활성 영역의 코어 영역을 형성하는 제 1 반도체 재료는 개구들 영역에서 제 1 반도체 재료로 이루어진 층상에만 에피택셜 방식으로 성장한다. 마스크 층 내 개구들의 형상 및 지름에 의해서는 각각의 활성 영역의 코어 영역의 횡단면 형상 및 지름이 결정된다. 마스크 층은 완성된 광전자 반도체 칩에서도 유지된다. 상기 마스크 층의 개구들은 제 1 반도체 재료에 의해 관통되어 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 마스크 층은 광전자 반도체 칩의 작동 중에 활성 층에서 생성된 전자기 방사선을 투과시킨다. 이를 위해 상기 마스크 층은 예를 들면 절연층과 동일한 재료로 형성될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 반사 층과 떨어져서 마주보는, 다수의 활성 영역의 측에는 제 1 반도체 재료로 형성된 디커플링 층이 배치되었다. 상기 디커플링 층은 예를 들면 제 1 반도체 재료로 이루어진 층이고, 상기 층상에는 마스크 층이 증착되고 그리고 상기 층에서는 ―마스크 층의 개구들에서― 활성 영역들의 코어 영역이 에피택셜 성장된다. 광전자 반도체 칩의 작동 중에는 상기 광전자 반도체 칩으로부터 방출된 전자기 방사선의 대부분, 즉 적어도 50%, 특히 적어도 75%가 상기 디커플링 층을 통과하여 반도체 칩으로부터 디커플링 된다. 이 경우 반사 층과 떨어져서 마주보는, 상기 디커플링 층의 측은 디커플링 가능성을 증가시키는 규칙적이거나 비규척적인 구조화를 가질 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 디커플링 층의 제 1 반도체 재료는 마스크 층 내 개구들을 통과하여 활성 영역들의 코어 영역의 제 1 반도체 재료와 연결된다. 다시 말해, 활성 영역들의 코어 영역은 디커플링 층과 모놀리식 방식으로 집적되어 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 실시예에 따르면, 반사 층 쪽을 향하는, 활성 영역의 하부면은 패시베이션 층을 가지며, 상기 패시베이션 층은 활성 영역의 코어 영역 및 반사 층에 직접 접한다. 다른 말로 표현하자면, 덮개 층 및 활성 층, 경우에 따라서는 전류 확산 층도 활성 영역의 하부면에서 분리될 수 있다. 이로 인해, 예를 들면 활성 영역들의 n 타입-측은 반사 층에 의해 접촉될 수 있다. 이러한 경우 활성 영역들의 p 타입-측의 접촉은 예를 들면 전류 확산 층의 접촉에 의해 이루어질 수 있다. 이러한 방식에 의해서, 반사 층과 떨어져서 마주보는, 디커플링 층의 측은 반도체 칩의 접속을 위한 콘택 재료를 갖지 않을 수 있다.
하기에서는 본 발명에 기재된 광전자 반도체 칩(들) 및 그 제조 방법이 실시예들 및 그와 관련된 도면들과 함께 더욱 상세하게 설명된다.
도 1은 본 발명에 기재된 광전자 반도체 칩의 한 실시예를 개략적인 사시도로 도시한 도면이다.
도 2a 내지 도 2m의 개략적인 단면도를 참조해서는 본 발명에 기재된 광전자 반도체 칩의 제조 방법이 더욱 상세하게 설명된다.
도 3a 내지 도 3l의 개략적인 단면도를 참조해서는 본 발명에 기재된 광전자 반도체 칩의 추가 제조 방법이 더욱 상세하게 설명된다.
도면들에서 동일하거나 동일하게 작용하는 구성 부품들에는 각각 동일한 도면 부호가 제공될 수 있다. 도면들에 도시된 구성 부품들 및 그들 상호 간 크기 비율은 원칙적으로 일정한 축척에 의한 것으로서 간주해서는 안 된다. 오히려, 예를 들면 층, 구조물, 컴포넌트 및 영역과 같은 개별 구성 부품들은 더욱 나은 형태성 및/또는 더욱 나은 이해를 위해 과장된 굵기 또는 크기로 도시되어 있을 수 있다.
도 1은 본 발명에 기재된 광전자 반도체 칩의 제 1 실시예의 개략적인 사시도를 도시한다. 상기 광전자 반도체 칩은 다수의 활성 영역(1)을 포함한다. 본원의 경우, 상기 활성 영역(1)들은 각각 원기둥 형상을 가진다. 각각의 활성 영역(1)은 주 연장 방향(R)을 따라서 연장된다. 활성 영역(1)들은 규칙적인 격자(본원의 경우, 삼각형 격자)의 격자점(grid point)들에 배치되어 있다. 도 1에는 상기 격자의 단위 격자(unit cell)(100)가 표시되어 있다.
각각의 활성 영역은 코어 영역(10)을 포함한다. 상기 코어 영역(10)은 n 타입-도핑 된 GaN을 기본으로 하는 제 1 반도체 재료로 형성되었다. 코어 영역(10)도 마찬가지로 원기둥 형상을 가진다. 이러한 원기둥의 측면적은 활성 층(11)에 의해 완전히 덮여 있으며, 광전자 반도체 칩의 작동 중에 상기 활성 층에서는 전자기 방사선이 생성된다.
활성 층(11)은 중공 원기둥 형상을 갖고, 상기 중공 원기둥의 내부 표면은 코어 영역(10)의 제 1 반도체 재료로 완전히 덮여 있다. 활성 층(11)의 외부 표면은 덮개 층(12)에 의해 완전히 덮여 있으며, 상기 덮개 층은 도 1의 실시예에서 p 타입-도핑 된 GaN을 기본으로 하는 제 2 반도체 재료로 형성되어 있다.
활성 층(11)과 떨어져서 마주하는, 덮개 층(12)의 외부 표면은 전류 확산 층(13)으로 완전히 덮여 있다. 상기 전류 확산 층(13)은 활성 층(11)에서 생성된 전자기 방사선에 대해 방사선 투과성으로 형성되어 있고, TCO-재료, 예컨대 ITO로 이루어진다.
활성 영역(1)들 사이 간극들은 절연 재료(4)로 메워져 있으며, 상기 절연 재료는 코어 영역(10)과 떨어져서 마주보는, 전류 확산 층(13)의 외부 표면에 직접 접한다. 절연 재료(4)는 활성 층(11)에서 생성된 전자기 방사선에 대해 투과성으로 형성되어 있고 전기 절연성으로 설계되어 있다. 예를 들어, 절연 재료(4)는 이산화규소로 이루어진다. 절연 재료(4)는 예컨대 스핀 코팅(spin coating), 진공 증착(vacuum evaporation), 스퍼터링(sputtering), ALD 또는 CVD 방법을 이용해서 증착될 수 있다.
각각의 활성 영역(1)은 자체 하부면(1a)에 패시베이션 층(14)을 가지며, 상기 패시베이션 층은 코어 영역(10)을 환형으로 둘러싸고 상기 코어 영역(10)의 제 1 반도체 재료에 직접 접한다. 패시베이션 층(14)의 영역에서는 코어 영역(10), 활성 층(11) 및 덮개 층(12)이 분리되거나 중화되는데, 이러한 중화는 예컨대 이온 주입(ion implantation) 방법에 의해 이루어진다. 이러한 경우에는, 반사 층(2)의 평면 금속 접촉에 의해 p 타입-측이 접촉될 수 있다. 대안적으로는 패시베이션 층(14)의 영역에서 활성 층(11), 덮개 층(12) 및 전류 확산 층(13)이 분리되거나 예컨대 이온 주입 방법에 의해 중화될 수 있다. 이러한 경우에는 반사 층을 통해 n 타입-측이 연결된다.
패시베이션 층(14)은 전기 절연성 재료로 형성될 수 있으며, 예를 들면 절연 재료(4)로 이루어질 수 있다. 또한, 패시베이션 층(14)은 반도체 재료의 중화에 의해 형성될 수 있다.
활성 영역(1)들의 하부면(1a)에는 반사 층(2)이 배치되어 있다. 상기 반사 층(2)은 활성 층(11)에서 생성된 전자기 방사선을 반사시키기 위해 제공되었다. 이 경우 반사 층(2)은 바람직하게 전기 전도성으로 형성되어 있고 상기 활성 영역(1)들의 전기 접속에 사용된다. 패시베이션 층(14)이 존재함으로써, 본원의 경우 반사 층(2)이 p 타입-덮개 층(12)과 전류 확산 층(13)을 연결한다. 예를 들면, 반사 층(2)은 은으로 이루어진다.
반사 층(2)과 떨어져서 마주보는, 활성 영역(1)들의 측면에는 마스크 층(5)이 배치되어 있다. 상기 마스크 층(5)은 활성 층(11)에서 광전자 반도체 칩의 작동 중에 생성된 전자기 방사선을 투과시키는 재료로 형성되었다. 또한, 상기 마스크 층(5)은 바람직하게 전기 절연성으로 설계되었다. 이를 위해, 상기 마스크 층(5)은 예컨대 이산화규소 또는 질화규소로 이루어질 수 있다. 마스크 층(5)은 개구(5a)들을 갖는데, 상기 개구들의 수는 가급적 활성 영역(1)의 수에 상응한다. 상기 개구(5a)들에 통해서는 각각의 활성 영역(1)의 코어 영역(10)이 디커플링 층(3)에 연결되었다.
본원의 경우, 디커플링 층(3)은 활성 영역(1)들의 코어 영역(10)들과 동일한 반도체 재료로 형성되어 있다. 상기 활성 영역(1)들의 코어 영역(10)들은 마스크 층(5)상에서 에피택셜 성장되었다. 개구(5a)들 내에서는, 에피택셜 성장에 의해 성장된 코어 영역(10)들이 마찬가지로 에피택셜 성장된 디커플링 층(3)의 반도체 재료와 기계적으로 고정 연결되어 있다. 디커플링 층(3)과 코어 영역(10)들의 에피택셜 성장의 성장 방향(z)은 활성 영역(1)들의 주 연장 방향(R)에 대해 평행하다. 주 연장 방향(R)에 대해 수직인 평면(x, y)에서는 활성 영역(1)들이 서로 이격되어 배치되었다.
마스크 층(5)과 떨어져서 마주보는, 디커플링 층(3)의 측에서 이 디커플링 층(3)은 디커플링 구조물(30)들을 가지며, 상기 구조물들은 본원의 경우에 디커플링 층(3)의 반도체 재료의 랜덤 방식 구조화로 형성되었다. 예를 들어 이러한 랜덤 방식 구조화는 KOH를 이용한 에칭 방법으로 형성되었다.
본원의 경우, 평면(x, y)에서 활성 영역(1)들의 지름은 예컨대 150㎚에 달한다. 주 연장 방향(R)에서 활성 영역(1)들의 길이는 예컨대 1.5㎛에 달한다. 광전자 반도체 칩의 작동 중에 활성 층(11)에서는, 예컨대 440㎚의 파장을 갖는 전자기 방사선이 생성된다.
도 2a 내지 도 2m의 개략적인 단면도를 참조해서는 본 발명에 기재된 광전자 반도체 칩의 제조 방법이 더욱 상세하게 설명되어 있다.
도 2a는 제 1 반도체 재료로 형성된 디커플링 층(3)이 에피택셜 방식으로 증착되는 성장 기판(6)을 개략적으로 도시한다. 상기 성장 기판(6)과 떨어져서 마주보는, 디커플링 층(3)의 표면에는 개구(5a)들을 갖는 방사선 투과성 마스크 층(5)이 증착되어 있다.
도 2b와 관련해서는, 마찬가지로 제 1 반도체 재료로 형성된 코어 영역(10)들이 후속해서 마스크 층(5)상에 에피택셜 방식으로 증착되고, 그리고 상기 코어 영역들이 개구(5a)들의 영역에서는 디커플링 층(3)의 재료에서만 계속해서 성장하는 상황이 도시되어 있다. 예를 들면, 원기둥 모양 또는 각기둥 모양의 코어 영역(10)들이 생성된다.
코어 영역(10)들의 외부 표면에는 각각 활성 층(11)이 에피택셜 방식으로 증착된다. 추후 상기 활성 층(11)은 활성 영역(1)의 활성 쉘로 나타난다(도 2c 참조).
다음 공정 단계(도 2d)에서는 덮개 층(12)이 각각의 활성 영역(1)의 활성 층(11) 상에 에피택셜 방식으로 증착된다. 상기 덮개 층(12)은 활성 층(11)을 완전히 덮는다.
다음 공정 단계(도 2e)에서는 전류 확산 층(13)이 덮개 층(12) 상에 증착되는데, 예를 들면 스퍼터링되거나 진공 증착된다.
도 2f에 도시된 공정 단계에서는 상기와 같은 방식으로 제조된 활성 영역(1)들이 절연 재료(4)로 코팅된다. 이 경우 상기 절연 재료(4)는 서로 이격되어 배치된 활성 영역(1)들 사이 간극들을 메우고 성장 기판(6)과 떨어져서 마주보는, 상기 활성 영역(1)들의 표면도 덮는다.
다음 공정 단계(도 2g)에서는 절연 재료(4) 제거로 인해 활성 영역(1)들이 노출된다. 이 경우에는 활성 층(11), 덮개 층(12) 및 전류 확산 층(13)도 또한 성장 기판(6)과 떨어져서 마주보는, 활성 영역(1)들의 측에서 분리됨으로써, 결과적으로 상기 활성 영역(1)들의 코어 영역(10)들이 노출된다. 이때 재료 제거는 예를 들면 에칭 및/또는 화학적-기계적 폴리싱(chemical-mechanical polishing)에 의해 이루어질 수 있다.
각각의 활성 영역의 환형 영역에서는 전기 절연성 패시베이션 층(14)이 제조된다(도 2h).
다음으로 도 2i에서는 반사 층(2)이 성장 기판(6)과 떨어져서 마주보는, 활성 영역(1)들 및 절연 재료(4)의 측에 증착된다. 후속해서 도 2j에서는 캐리어(7)가 성장 기판(6)과 떨어져서 마주보는, 반사 층(2)의 측에 증착된다.
도 2k와 관련해서는, 후속해서 성장 기판(6)이 분리되는 공정이 도시되어 있다. 성장 기판(6)이 사파이어로 이루어지는 경우, 이러한 성장 기판의 분리는 레이저 리프트-오프(laser lift-off) 방법을 이용해서 이루어질 수 있다. 성장 기판(6)이 규소로 형성된 경우에는, 마찬가지로 상기 성장 기판(6)을 분리해내기 위한 화학적 에칭이 이루어질 수 있다.
결과적으로 성장 기판(6)이 없는 구조물이 얻어진다(도 2l).
이어서 도 2m에서는 디커플링 구조물(30)들이 예를 들면 에칭에 의해 형성될 수 있다. 상기와 같은 방식으로 제조된 광전자 반도체 칩은 접속부(8)들을 가질 수 있다.
도 3a 내지 도 3l의 개략적인 단면도를 참조해서는 본 발명에 기재된 광전자 반도체 칩의 추가 제조 방법이 더욱 상세하게 설명된다.
도 3a는 n 타입-도핑 된 제 1 반도체 재료로 형성된 디커플링 층(3)이 에피택셜 방식으로 증착되는 성장 기판(6)을 개략적으로 도시한다. 상기 성장 기판(6)과 떨어져서 마주보는, 디커플링 층(3)의 표면에는 개구(5a)들을 갖는 방사선 투과성 마스크 층(5)이 증착되어 있다.
도 3b와 관련해서는, 마찬가지로 제 1 반도체 재료로 형성된 코어 영역(10)들이 후속해서 마스크 층(5)에 에피택셜 방식으로 증착되고, 단지 개구(5a)들의 영역에서는 디커플링 층(3)의 재료에서만 계속해서 증가하는 상황이 도시되어 있다. 예를 들면 원기둥 모양 또는 각기둥 모양의 코어 영역(10)들이 생성된다.
코어 영역(10)들의 외부 표면에는 각각 활성 층(11)이 에피택셜 방식으로 증착된다. 추후 상기 활성 층(11)은 활성 영역(1)의 활성 쉘로 나타난다(도 3c).
다음 공정 단계(도 3d)에서는 덮개 층(12)이 각각의 활성 영역(1)의 활성 층(11) 상에 에피택셜 방식으로 증착된다. 덮개 층(12)은 활성 층(11)을 완전히 덮는다.
후속하는 공정 단계(도 3e)에서는 전류 확산 층(13)이 덮개 층(12) 상에 증착되는데, 예를 들면 스퍼터링된다.
도 3f에 도시된 공정 단계에서는 상기와 같은 방식으로 제조된 활성 영역(1)들이 절연 재료(4)에 의해 코팅 및/또는 변형된다. 이 경우 절연 재료(4)는 서로 이격되어 배치된 활성 영역(1)들 사이 간극들을 메우고 성장 기판(6)과 떨어져서 마주보는, 상기 활성 영역(1)들의 표면도 덮는다.
후속하는 공정 단계(도 3g)에서는 이제 전술한 공정 방법과 달리, 활성 영역(1)들의 코어 영역(10)들이 노출되는 것이 아니라, 오히려 전류 확산 층(13)이 노출될 때까지 절연 재료(4)가 제거된다.
도 3h의 공정 단계에서는 반사 층(2)이 성장 기판(6)과 떨어져서 마주보는, 활성 영역(1)들 및 절연 재료(4)의 측에 증착된다. 따라서 반사 층(2)은 전류 확산 층(13)과 전기 전도성으로 연결되는데, 상기 반사 층은 도 2의 실시예와 달리 활성 영역(1)들의 p 타입-측을 연결한다.
다음으로 도 3i에서는 성장 기판(6)과 떨어져서 마주보는, 반사 층(2)의 측에 캐리어(7)가 증착된다.
도 3j와 관련해서는 후속해서 성장 기판(6)이 분리되는 공정이 도시되어 있다. 성장 기판(6)이 사파이어로 이루어지는 경우, 이러한 성장 기판의 분리는 레이저 리프트-오프 방법을 이용해서 이루어질 수 있다. 성장 기판(6)이 규소로 형성된 경우에는, 또한 상기 성장 기판(6)을 분리해내기 위한 화학적 에칭이 이루어질 수 있다.
결과적으로 성장 기판(6)이 없는 구조물이 얻어진다(도 3k).
후속해서 도 3l에서는, 예를 들면 에칭에 의해 디커플링 구조물(30)들이 형성될 수 있다. 상기와 같은 방식으로 제조된 광전자 반도체 칩은 접속부(8)들을 가질 수 있다.
마스크 층(5)의 개구(5a)들을 관통하여 코어 영역(10)들을 에피택셜 성장시키는 방법에 대안적으로, 상기 코어 영역(10)은 사전에 성장되어 폐쇄된 층의 (예를 들면 에칭과 같은) 구조화를 통해서도 형성될 수 있다. 이러한 경우에는 디커플링 층(3)과 활성 영역(1)들 사이에 마스크 층(5)이 존재하지 않지만, 상기 마스크 층은 추후에 증착되는 패시베이션 층으로 대체될 수 있다. 선택적으로는, 상기와 같이 형성된 코어 영역들의 재료 품질을 개선하기 위해 예를 들면 습식 화학적 KOH-처리에 의해 구조물의 큐어링(curing) 작업이 이루어진다. 이러한 경우 제 1 반도체 재료에 의한 그리고 활성 층(11)과 덮개 층(12)에 의한 후속하는 (선택적인) 과성장(overgrow)은 앞서 기술한 바와 같이 이루어진다.
본 발명은 실시예들에 따르는 설명에 의해 국한되지 않으며, 오히려 본 발명은 각각의 새로운 특징뿐 아니라, 특징들의 각각의 조합을 포함하며, 이런 점은, 비록 상기 특징 또는 상기 조합 자체가 특허청구범위 또는 실시예들 자체에 명확하게 명시되어 있지 않다고 하더라도, 특히 특허청구범위 내 특징들의 각각의 조합을 포함한다.
본 특허 출원서는 독일 특허 출원서 102011056140.4호를 우선권으로 주장하며, 상기 우선권 문서의 대응하는 공개 내용은 참조 방식으로 본 출원서에 수용된다.

Claims (16)

  1. 광전자 반도체 칩으로서,
    서로 이격되어 배치된 다수의 활성 영역(1) 및
    상기 다수의 활성 영역(1)의 하부면(1a)에 배치된 반사 층(2)을 포함하며, 이 경우
    상기 활성 영역(1)들 중 하나 이상의 활성 영역은 주 연장 방향(main direction of extension)(R)을 갖고,
    상기 활성 영역(1)들 중 하나의 이상의 활성 영역은 제 1 반도체 재료로 형성된 코어 영역(core region)(10)을 가지며,
    상기 하나 이상의 활성 영역(1)은 활성 층(11)을 갖고, 상기 활성 층은 적어도 상기 활성 영역(1)의 주 연장 방향(R)을 횡단하는 방향(x, y)들로 상기 코어 영역(10)을 덮으며,
    상기 하나 이상의 활성 영역(1)은 제 2 반도체 재료로 형성된 덮개 층(covering layer)(12)을 갖고, 적어도 상기 활성 영역(1)의 주 연장 방향(R)을 횡단하는 방향(x, y)들로 상기 활성 층(11)을 덮으며, 그리고
    상기 반사 층(2)은 광전자 반도체 칩의 작동 중에 상기 활성 층(11)에서 생성된 전자기 방사선을 반사하기 위해 설계된,
    광전자 반도체 칩.
  2. 제 1항에 있어서,
    상기 활성 영역(1)들은 질화물-화합물 반도체 재료를 기본으로 하고,
    상기 제 1 반도체 재료는 성장 기판(6) 상에 에피택셜 방식으로 증착되어 있으며, 이 경우 상기 광전자 반도체 칩은 상기 성장 기판(6)을 갖지 않으며,
    상기 제 1 반도체 재료의 성장 방향(z)은 대체로 상기 주 연장 방향(R)에 대해 평행하고,
    상기 활성 영역(1)들의 적어도 대부분이 주 연장 방향(R)으로 결정되는 길이(L) 및 상기 주 연장 방향(R)에 대해 수직인 평면에서 결정되는 지름(D)을 가지며, 이 경우 지름(D)에 대한 길이(L) 비율이 적어도 3이며,
    상기 활성 영역(1)들의 적어도 대부분이 적어도 상기 주 연장 방향(R)을 횡단하는 방향(x, y)들로 상기 덮개 층(12)을 덮는 전류 확산 층(13)을 갖고, 이 경우 상기 전류 확산 층(13)은 광전자 반도체 칩의 작동 중에 상기 활성 층(11)에서 생성된 전자기 방사선을 투과시키며,
    상기 전류 확산 층(13)은 투명 전도성 산화물(TCO-transparent conductive oxide)로 형성되어 있으며,
    상기 전류 확산 층(13)은 상기 활성 영역(1)의 적어도 대부분의 길이(L)에 걸쳐 연장되며,
    상기 다수의 활성 층(1) 사이에 절연 재료(4)가 배치되어 있으며, 이 경우 상기 절연 재료(4)는 광전자 반도체 칩의 작동 중에 상기 활성 층(11)에서 생성된 전자기 방사선을 투과시키고, 상기 절연 재료(4)는 적어도 상기 주 연장 방향(R)을 횡단하는 방향(x, y)들로 상기 활성 영역(1)들을 둘러싸며,
    상기 절연 재료(4)는 적어도 국부적으로 전류 확산 층(13)에 직접 접하고,
    상기 반사 층(2)은 국부적으로 상기 절연 재료(4)에 직접 접하며, 그리고
    상기 반사 층(2) 쪽을 향하는, 적어도 대부분의 상기 활성 영역(1)들의 하부면(1a)이 상기 활성 영역(1)의 코어 영역(10) 및 상기 반사 층(2)에 직접 접하는 패시베이션 층(14)을 가지는,
    광전자 반도체 칩.
  3. 제 1항에 있어서,
    상기 제 1 반도체 재료가 성장 기판(6)상에 에피택셜 방식으로 증착되어 있으며, 이 경우 상기 광전자 반도체 칩은 상기 성장 기판(6)을 갖지 않는,
    광전자 반도체 칩.
  4. 제 3항에 있어서,
    상기 제 1 반도체 재료의 성장 방향(z)이 대체로 상기 주 연장 방향(R)에 대해 평행한,
    광전자 반도체 칩.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 활성 영역(1)이 주 연장 방향(R)으로 결정되는 길이(L) 및 상기 주 연장 방향(R)에 대해 수직인 평면에서 결정되는 지름(D)을 가지며, 이 경우 지름(D)에 대한 길이 비율은 적어도 3인,
    광전자 반도체 칩.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 활성 영역(1)이 적어도 상기 주 연장 방향(R)을 횡단하는 방향(x, y)들로 상기 덮개 층(12)을 덮는 전류 확산 층(13)을 가지며, 이 경우 상기 전류 확산 층(13)은 광전자 반도체 칩의 작동 중에 상기 활성 층(11)에서 생성된 전자기 방사선을 투과시키는,
    광전자 반도체 칩.
  7. 제 6항에 있어서,
    상기 전류 확산 층(13)이 투명 전도성 산화물로 형성된,
    광전자 반도체 칩.
  8. 제 6항 또는 제 7항에 있어서,
    상기 전류 확산 층(13)이 상기 활성 영역(1)의 적어도 대부분의 길이(L)에 걸쳐 연장되는,
    광전자 반도체 칩.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 다수의 활성 영역(1) 사이에 절연 재료(4)가 배치되어 있으며, 이 경우 상기 절연 재료(4)는 광전자 반도체 칩의 작동 중에 상기 활성 층(11)에서 생성된 전자기 방사선을 투과시키고, 그리고 상기 절연 재료(4)는 적어도 상기 주 연장 방향(R)을 횡단하는 방향(x, y)들로 상기 활성 영역(1)들을 둘러싸는,
    광전자 반도체 칩.
  10. 제 9항에 있어서,
    상기 절연 재료(4)가 적어도 국부적으로 상기 활성 영역의 외부 표면, 특히 상기 전류 확산 층(13)에 직접 접하는,
    광전자 반도체 칩.
  11. 제 9항 또는 제 10항에 있어서,
    상기 반사 층(2)이 국부적으로 상기 절연 재료(4)에 직접 접하는,
    광전자 반도체 칩.
  12. 제 1항 내지 제 11항 중 어느 한 항에 있어서,
    상기 반사 층(2)과 떨어져서 마주보는, 상기 다수의 활성 영역(1)의 측에 마스크 층(5)이 배치되어 있으며, 이 경우 각각의 활성 영역(1)에 대해 상기 마스크 층(5)은 제 1 반도체 재료에 의해 관통되는 개구(5a)를 가지는,
    광전자 반도체 칩.
  13. 제 12항에 있어서,
    상기 마스크 층(5)은 광전자 반도체 칩의 작동 중에 상기 활성 층(11)에서 생성된 전자기 방사선을 투과시키는,
    광전자 반도체 칩.
  14. 제 13항에 있어서,
    상기 반사 층(2)과 떨어져서 마주보는, 상기 다수의 활성 영역(1)의 측에 상기 제 1 반도체 재료로 형성된 디커플링 층(3)이 배치된,
    광전자 반도체 칩.
  15. 제 11항 내지 제 13항 중 어느 한 항에 있어서,
    디커플링 층(3)의 제 1 반도체 재료가 상기 마스크 층(5)의 개구(5a)를 관통하여 상기 활성 영역(1)들의 코어 영역(10)들의 상기 제 1 반도체 재료와 연결된,
    광전자 반도체 칩.
  16. 제 1항 내지 제 15항 중 어느 한 항에 있어서,
    상기 반사 층(2) 쪽을 향하는, 상기 활성 영역(1)의 하부면(1a)이 패시베이션 층(14)을 가지며, 상기 패시베이션 층은 상기 활성 영역(1)의 코어 영역(10) 및 반사 층(2)에 직접 접하는,
    광전자 반도체 칩.
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