KR20140103326A - 스핀 토크 자기 랜덤 액세스 메모리에 기록하는 방법 - Google Patents

스핀 토크 자기 랜덤 액세스 메모리에 기록하는 방법 Download PDF

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KR20140103326A
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디미트리 하우사메딘
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에버스핀 테크놀러지스, 인크.
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Abstract

스핀 토크 자기 랜덤 액세스 메모리의 낮은 기록 에러 레이트 동작을 위한 최적화된 기록 패턴을 결정하는 방법이 개시된다. 상기 방법은 메모리 속도에 영향을 주지 않고 기록 에러 레이트를 최적화하기 위한 방식을 제공한다. 상기 방법은 하나 이상의 기록 펄스들을 포함한다. 펄스들은 진폭, 지속 기간, 및 형태에 독립적일 수 있다. 다수의 예시적인 실시예들은 메모리 동작 상태들, 예를 들면, 동작 온도에 기초하여 기록 패턴을 조정한다.

Description

스핀 토크 자기 랜덤 액세스 메모리에 기록하는 방법{METHOD OF WRITING TO A SPIN TORQUE MAGNETIC RANDOM ACCESS MEMORY}
본 출원은 2011년 12월 15일에 출원된 미국 가특허 출원 제 61/576,215 호의 이익을 주장한다
여기에 기술된 예시적인 실시예들은 집적된 자기 디바이스들에 관한 것이고, 특히 자기저항 메모리들에 대한 프로그래밍 방법들에 관한 것이다.
자기 전자 디바이스들, 스핀 전자 디바이스들, 및 스핀트로닉 디바이스들은 전자 스핀에 의해 대부분 야기된 효과들을 사용하는 디바이스들에 대한 동의어들이다. 자기 전자공학들은 비휘발성, 신뢰성 있는, 내방사선성, 및 고밀도 데이터 저장 및 검색을 제공하기 위해 다수의 정보 디바이스들에서 사용된다. 다수의 자기 전자 정보 디바이스들은 자기 저항 랜덤 액세스 메모리(MRAM), 자기 센서들, 및 디스크 드라이브들에 대한 판독/기록 헤드들을 포함하지만, 그로 한정되지 않는다.
일반적으로, MRAM은 자기 저항 메모리 소자들의 어레이를 포함한다. 각각의 자기 저항 메모리 소자는 일반적으로 자기 터널 접합(MTJ)과 같은 다수의 비자기 계층들에 의해 분리된 다수의 자성층들을 포함하는 구조를 갖고, 디바이스의 자기 상태에 의존하는 전기 저항을 나타낸다. 정보는 자성층들에서 자화 벡터들의 방향들로서 저장된다. 하나의 자성층에서 자화 벡터들은 자기적으로 고정되거나 핀되고(pinned), 다른 자성층의 자화 방향은 각각 "평행" 및 "역 평행" 상태들로 불리는 동일 방향과 반대 방향 사이에 스위칭하는 것이 자유로울 수 있다. 평행 및 역 평행 자기 상태들에 대응하여, 자기 메모리 소자는 낮은(논리 "0" 상태) 및 높은(논리 "1" 상태) 전기 저항 상태들을 각각 갖는다. 따라서, 저항의 검출은 MTJ 디바이스와 같은 자기 저항 메모리 소자가 자기 메모리 소자에 저장된 정보를 제공하게 한다.
자유 계층을 프로그래밍하기 위해 사용된 두 개의 완전히 상이한 방법들, 필드 스위칭 및 스핀-토크 스위칭이 존재한다. 필드 스위칭 MRAM에서, MTJ 비트에 인접한 전류 전달선들은 자유 계층에 작용하는 자기장들을 생성하기 위해 사용된다. 스핀-토크 MRAM에서, MTJ 자체를 통과하는 전류 펄스를 통해 스위칭이 달성된다. 스핀 분극된 터널링 전류에 의해 전달된 각운동량은 전류 펄스의 극성에 의해 결정된 최종 상태(평행 또는 역평행)로 자유 계층의 반전을 야기한다. 리셋 전류 펄스는 최종 상태를 평행 또는 논리 "0"으로 되게 할 것이다. 리셋 전류 펄스의 반대 극성인, 셋 전류 펄스는 최종 상태를 역평행 또는 논리 "1"이 되게 할 것이다. 스핀 토크 전송은 MTJ 디바이스들 및 전류가 인터페이스들에 실질적으로 수직으로 흐르도록 패터닝되거나 그와 달리 배열되는 거대한 자기 저항 디바이스들에서, 및 전류가 도메인 월에 실질적으로 수직으로 흐를 때 간단한 배선형 구조들에서 발생하는 것으로 알려진다. 자기 저항을 나타내는 임의의 이러한 구조는 스핀 토크 자기 저항 메모리 소자가 될 잠재성을 갖는다.
스핀-전송 토크 RAM(STT-RAM)으로서도 알려진, 스핀-토크 MRAM(ST-MRAM)은 필드 스위칭 MRAM보다 매우 높은 밀도에서 무제한의 내구성 및 빠른 기록 속도들을 갖는 비휘발성에 대한 잠재성을 갖는 부상하는 메모리 기술이다. 감소하는 MTJ 크기들에 따라 ST-MRAM 스위칭 전류 요구 조건들이 감소하기 때문에, ST-MRAM은 가장 진보된 기술 노드들에서도 잘 조정될 수 있는 잠재성을 갖는다. 그러나, MTJ 저항에서 가변성의 증가 및 양 전류 방향들에서 비트 셀 선택 디바이스들을 통해 비교적 높은 스위칭 전류들의 유지는 ST-MRAM의 크기 조정을 제한할 수 있다. 기록 전류는 일반적으로 다른 것에 비해 일 방향에서 더 높아서, 선택 디바이스는 두 개의 전류들 중 더 큰것을 전달할 수 있어야 한다. 또한, ST-MRAM 스위칭 전류 요구 조건들은 기록 전류 펄스 지속 기간이 감소됨에 따라 증가한다. 이 때문에, 가장 작은 ST-MRAM 비트셀 방식이 비교적 긴 스위칭 시간들을 요구할 수 있다.
메모리에 저장된 데이터는 뱅크들로 정의된다. 랭크는 제 1 방향(열)의 복수의 뱅크들이고 채널은 제 2 방향(행)의 복수의 뱅크들이다. 메모리에 액세스하기 위한 프로세스는 행 및 열 식별 및 판독 또는 기록 동작을 위해 요구된 수 개의 클록 주기들을 포함한다. 데이터 전송을 위한 대역폭은 수천 비트의 행을 포함할 수 있다.
스핀 토크 MRAM을 프로그램밍하기 위한 종래 방식은 그들의 저장 계층의 방향을 반전시키기 위해 단일 전류 또는 전압 펄스를 메모리 셀들에 인가하는 것이다. 펄스의 지속 기간은 메모리 인터페이스 규격들과 같은 설계 요구 조건들에 의해 설정된다. 일반적으로, 기록 동작은 50㎱보다 적은 기간에 완료되어야 한다. 기록 전압 진폭은 메모리 기록 에러 레이트(WER) 및 수명 요구 조건들을 충족하도록 설정된다. 이는 모든 비트들이 규정된 값 WER0 아래의 기록 에러 레이트를 갖고 신뢰성 있게 프로그래밍되는 것을 보장하도록 특정값 Vw보다 커야 한다. 메가비트 메모리들에 대하여, WER0는 일반적으로 10-8보다 적다. 기록 전압 진폭은 또한 장기적 디바이스 무결성을 보장할 정도로 충분히 낮아야 한다. 자기 터널 접합들에 대하여, 상승된 기록 전압은 절연 파괴 때문에 메모리 수명을 감소시킨다. 몇몇 경우들에서, 바람직한 기록 에러 레이트(WER0) 및 요구된 수명을 충족하는 기록 전압을 찾는 것이 불가능하다. 기록 에러 레이트를 개선하기 위한 알려진 해결책들은 하나 또는 몇몇 계층들의 에러 보정을 추가하거나 다수의 기록 펄스들을 사용하는 것이다.
메모리 디바이스들을 출력 논리 회로에 에러 정정 코드(ECC)의 몇몇 형태를 공통적으로 포함한다. 메모리 비트가 기록 동작 동안 정확하게 설정되지 않는 경우, ECC는 후속 액세스 동안 데이터를 정정하기 위해 사용된다. 그러나, WER가 너무 높은 경우, ECC는 모든 실패 비트들을 효율적으로 조절할 수 없을 것이다.
인가된 전압의 함수로서 자기 비트들의 기록 에러 레이트 또는 스위칭 분배는 에러 함수에 의해 잘 설명될 수 있다. 이는 비트들의 어셈블리에 대한 기록 전압을 설정하기 위한 공통 방식이 기록 에러 레이트가 바람직한 값 WER0에 도달할 때까지 이를 증가시키기 때문이다. 자화 역전의 확률적 특징 및 메모리 소자들에서 결함들의 존재 때문에, 이상적인 에러 함수로부터의 편차들이 보통 관측되고, 이는 비정상적으로 높은 기록 에러 레이트를 초래하고, WER0를 충족하도록 기록 전압을 강제로 상승시킨다.
다수의 펄스들로 구성된 기록 패턴들에 기초한 해결책들은 변칙적인 스위칭 분포들을 갖는 비트들의 존재시 전체 메모리 기록 에러 레이트를 개선하도록 제안되었다. 그러나, 이러한 해결책은 기록 지속 기간을 상당히 증가시키고 메모리 속도 성능에 부정적으로 영향을 미친다.
따라서, 속도 및 내구성과 같은 그의 성능에 영향을 주지 않고 메모리 어레이의 기록 에러 레이트를 개선하는 방법을 제공하는 것이 바람직하다. 또한, 예시적인 실시예들의 다른 바람직한 특징들 및 특성들은 첨부하는 도면들과 상술한 기술 분야, 및 배경 기술에 관해 취해진 후속하는 상세한 설명 및 첨부된 청구항들로부터 명백해질 것이다.
스핀 토크 자기 저항 랜덤 액세스 메모리에 기록하기 위한 방법 및 장치가 제공된다.
제 1 예시적인 실시예는 스핀 토크 자기 저항 메모리 어레이에 복수의 비트들에 대해 기록하기 위해 기록 패턴을 결정하는 방법으로서, 상기 방법은 어레이에 대한 설계 요구 조건들에 따라 기록 전압을 결정하는 단계; 미리 결정된 기록 시간 동안 및 비트들의 수에 대한 기록 에러 레이트를 최소화하기 위해, 요구된 기록 펄스들의 수를 결정하는 단계로서, 기록 펄스들의 수는 적어도 하나인, 상기 결정 단계; 및 결정된 수의 기록 펄스들을 어레이에 인가하는 단계를 포함한다.
제 2 예시적인 실시예는 스핀 토크 자기 저항 메모리 어레이에 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법으로서, 상기 방법은, 기록 전압(Vw)을 최소 전압(Vmin)으로 설정하는 단계; b) 기록 펄스들의 수(i)를 1로 및 기록 펄스 지속 기간(t)을 최대 지속 기간(Tmax)으로 설정하는 단계; c) 기록 패턴을 진폭(Vw)을 갖는 지속 기간(t)의 단일 펄스로서 규정하는 단계; d) 기록 패턴에 대한 기록 에러 레이트(WER)를 특징짓는 단계; e) WER가 바람직한 기록 에러 레이트(WER0)보다 작은 경우, 기록 펄스 설정들을 Vw, i, t, 및 d로서 규정하는 단계; WER가 WER0보다 작지 않은 경우, f) i를 i+1로 설정하는 단계, g) 펄스 지속 기간(t)을 (Tmax-(i-1)d)/i로 설정하는 단계, 및 h) 기록 패턴을 진폭(Vw)을 갖는 거리(d)만큼 이격된 지속 기간(t)의 i 개의 펄스들로서 규정하는 단계; i) t가 최소 지속 기간 Tmin보다 적은 경우 상기 단계 d)로 리턴하는 단계; 및 t가 Tmin보다 작은 경우, Vw가 최대 전압 Vmax 미만인 경우 Vw를 증가시키고 상기 단계 b)로 리턴하는 단계를 포함한다.
제 3 예시적인 실시예는 스핀-토크 자기 저항 메모리 어레이에 기록하기 위한 기록 패턴을 결정하는 시스템으로서, 상기 시스템은, 어레이에 대한 설계 요구 조건들에 따라 기록 전압을 결정하고, 미리 결정된 기록 시간 동안 및 비트들의 수에 대한 WER를 최소화하기 위해 요구된 기록 펄스들의 수를 결정하되, 기록 펄스들의 수는 적어도 1인, 상기 기록 펄스들의 수를 결정하고, 결정된 수의 기록 펄스들을 어레이에 인가하도록 구성된, 프로세서; 및 결정된 수의 기록 펄스들을 수신하도록 구성된 어레이 내 복수의 비트들을 포함한다.
본 발명은 스핀 토크 자기 저항 랜덤 액세스 메모리에 기록하기 위한 방법 및 장치를 제공한다.
도 1은 예시적인 실시예들에 따른 방법들을 적용하기 위해 사용될 수 있는 프로세서와 비휘발성 메모리 사이에 메모리 제어기를 포함하는 메모리 상호 접속 시스템의 블록도.
도 2는 단일 전압 펄스로 기록된 비정상 스위칭 분포들을 갖는 비트들의 어셈블리에 대한 인가된 전압 대 기록 에러 레이트의 그래프.
도 3은 예시적인 실시예에 따른 단일, 이중, 및 삼중 펄스들에 대한 기록 전압 대 시뮬레이팅된 기록 에러 레이트의 그래프.
도 4는 단일 기록 펄스에 대한 펄스 지속 기간 대 스위칭 전압의 그래프.
도 5는 예시적인 실시예에 따른 다양한 지속 기간들을 갖는 단일, 이중, 및 삼중 펄스들에 대한 기록 전압 대 시뮬레이팅된 기록 에러 레이트의 그래프.
도 6은 예시적인 실시예에 따른 하나의 메모리 소자에 대한 기록 에러 레이트 대 기록 전압의 그래프.
도 7은 예시적인 실시예에 따른 스핀 토크 자기 저항 랜덤 액세스 메모리의 기록 펄스 설정들을 규정하기 위한 단계들의 플로차트.
도 8은 반전된 극성 펄스를 그 사이에 갖는 두 개의 기록 펄스들의 도면.
본 발명은 이후 후속하여 도시하는 도면들과 함께 기술될 것이고, 유사한 번호들은 유사한 요소들을 나타낸다.
다음의 상세한 설명은 사실상 단순히 예시적이고 요지의 실시예들 또는 이러한 실시예들의 적용 및 사용들을 한정하는 것으로 의도되지 않는다. 여기에 기술된 임의의 구현은 반드시 다른 구현들을 통해 바람직하거나 이로운 것으로 해석되는 것은 아니다. 또한, 전술한 기술 분야, 배경, 간략한 요약, 또는 후속하는 상세한 설명에 제시된 임의의 명시된 및 암시적인 이론으로 구속되는 것을 의도하지 않는다.
여기에 기술된 예시적인 방법은 바람직한 기록 에러 레이트(WER0)를 충족하는, 메모리 속도 및 내구성에 의해 최적화된 기록 패턴을 규정한다. 바람직한 기록 에러 레이트가 단일 펄스로 기록 전압을 증가시킴으로써 달성될 수 없는 경우에, 기록 펄스를 더 짧은 지속 기간의 다수의 펄스들로 분해하는 것은 기록 에러 레이트의 상당한 개선을 제공한다. 기록 패턴의 지속 기간은 그가 포함하는 펄스들의 수에 독립적이고; 따라서, 메모리 속도에 영향을 미치지 않는다. 다수의 펄스들은 상이한 진폭들, 지속 기간들, 및 형태들을 포함할 수 있다. 다수의 예시적인 실시예들은 메모리 동작 조건들, 예를 들면, 동작 온도에 기초하여 기록 방식(펄스들의 수 등)을 조정한다.
임의의 메모리 소자들의 비정상적으로 높은 기록 에러 레이트는 반전 프로세스 동안 비트 자유 계층의 자기 상태에 의해 야기될 수 있다. 예를 들면, 자유 계층의 자화는 전류 펄스 동안 반전하는 것을 방지하는 균일하지 않은 구성을 채택할 수 있다. 전류가 턴 오프된 후, 자유 계층의 자화는 그의 초기 상태로 이완될 것이다. 다중 펄스 기록 방식이 효율적이기 위하여, 자유 계층의 자화는 펄스가 인가될 때 초기 상태 또는 스위칭된 상태일 필요가 있다. 그러므로, 일 예시적인 실시예에서, 기록 펄스들 사이의 지연은 자화를 그의 평형 상태로 돌아가게 할만큼 충분히 길어야 한다- 일반적으로 수 나노초 이하이다.
다른 예시적인 실시예에서, 기록 펄스들 사이의 반전된 극성을 갖는 기록 펄스 패턴은 최소 지연을 감소시키기 위해 사용될 수 있다. 반전된 극성 펄스의 지속 기간은 일반적으로 수 나노초 이하이다. 전류 펄스에 의해 유도된 스핀 전송 토크는 반-댐핑처럼 동작하고 자유 계층 자화가 반전되게 한다. 두 개의 연속하는 기록 펄스들 사이에 반전된 극성을 갖는 전압 펄스를 추가하는 것은 강화된 댐핑으로서 동작하고 자유 계층의 자화가 그의 평형 위치로 더 빠르게 이완될 수 있도록 돕는다. 따라서, 두 개의 연속하는 기록 펄스들 사이의 지연은 감소될 수 있어, 주어진 총 기록 지속 기간 동안 더 긴 기록 펄스들을 허용한다. 반전된 극성 펄스의 진폭은 이전 기록 펄스가 그를 바람직한 상태로 설정하는 경우에 자기 비트가 그의 초기 상태로 재설정되게 하지 않도록 충분히 낮게 선택된다.
최적의 기록 전압은 메모리의 작동 조건들, 예를 들면, 온도에 의존하여 변할 수 있다. 그러므로, 다른 예시적인 실시예에서, 기록 패턴, 예를 들면, 펄스들의 수, 진폭, 또는 지연이 동작 조건들에 기초하여 조정될 수 있다. 고온에서 동작하는 동안, 최소 지연이 더 짧은 이완 시간 때문에 감소된다. 이는 더 긴 기록 펄스들를 허용할 것이다.
도시의 간결성 및 명확성을 위해, 도시하는 도면들은 다수의 실시예들의 일반적인 구조 및/또는 구성의 방식을 도시한다. 잘 알려진 특징들 및 기술들의 설명들 및 상세들은 다른 특징을 불필요하게 불명료하게 하는 것을 피하기 위해 생략될 수 있다. 도시하는 도면들에서 요소들은 반드시 비례적으로 도시되지는 않는다: 몇몇 특징들의 크기들은 예시적인 실시예들의 개선된 이해를 돕기 위해 다른 요소들에 비해 과장될 수 있다.
"제 1", "제 2", "제 3" 등과 같은 열거의 용어들은 유사한 요소들간에 구별하기 위해 사용될 수 있고 반드시 특정한 공간적 또는 연대적 순서를 기술하기 위한 것은 아니다. 이렇게 사용된 이들 용어들은 적절한 환경들하에서 교환할 수 있다. 여기에 기술된 본 발명의 실시예들은 예를 들면 도시된 것들과 다른 순서대로 또는 여기에 기술된 것과 다르게 사용할 수 있다.
용어 "포함하다" 및 그의 임의의 변형들은 비배타적인 포함을 말하는 것과 같은 뜻으로 사용된다. 용어 "예시적인"은 "이상적인"이라기보다는 "예시"의 의미로 사용된다.
간결성을 위해, 본 기술의 숙련자들에 의해 알려진 종래의 기술들, 구조들, 및 원리들은, 예를 들면, 표준 자기 랜덤 액세스 메모리(MRAM) 프로세스 기술, 자기학의 기본 원리들, 및 메모리 디바이스들의 기본 작동 원리들을 포함하여 여기에 기술되지 않을 것이다.
이러한 설명의 과정 동안, 유사한 번호들은 다수의 예시적인 실시예들을 도시하는 다른 도면들에 따라 유사한 요소들을 나타내기 위해 사용될 수 있다.
기법들 및 기술들은 기능적인 및/또는 논리 블록 구성 요소들에 관해, 및 다수의 컴퓨팅 구성 요소들 또는 디바이스들에 의해 수행될 수 있는 동작들, 처리 태스크들, 및 기능들의 기호적인 표현들을 참조하여 여기에 기술될 수 있다. 이러한 동작들, 태스크들, 및 기능들은 때때로 컴퓨터 실행되거나, 컴퓨터화되거나, 소프트웨어 실행되거나, 또는 컴퓨터 구현되는 것으로 말해진다. 실제로, 하나 이상의 프로세서 디바이스들은 시스템 메모리의 메모리 위치들에서 데이터 비트들을 나타내는 전기 신호들을 처리함으로써, 및 신호들의 다른 처리함으로써, 기술된 동작들, 태스크들, 및 기능들을 실행할 수 있다. 데이터 비트들이 유지되는 메모리 위치들은 데이터 비트들에 대응하는 특정 전기, 자기, 광학, 저항성, 또는 유기적인 속성들을 갖는 물리적 위치들이다. 도면들에 도시된 다수의 클록, 신호, 논리, 및 기능적인 구성 요소들은 특정된 기능들을 수행하도록 구성된 임의의 수의 하드웨어, 소프트웨어, 및/또는 펌웨어에 의해 실현될 수 있다는 것이 이해되어야 한다. 예를 들면, 시스템 또는 구성 요소의 일 실시예는 다수의 집적 회로 구성 요소들, 예를 들면, 메모리 소자들, 디지털 신호 처리 소자들, 논리 소자들, 참조표들 등을 채용할 수 있고, 이는 하나 이상의 마이크로프로세서들 또는 다른 제어 디바이스들의 제어하에서 다수의 기능들을 실행할 수 있다.
간결성을 위해서, 프로그래밍 메모리에 관련된 종래의 기술들 및 특정 시스템들 및 서브시스템들(및 그의 개별적인 동작 구성 요소들)의 다른 기능적인 양태들은 여기에 상세히 설명되지 않을 것이다. 또한, 여기에 포함된 다수의 도면들에 도시된 접속선들은 다수의 요소들 사이에 예시적인 기능적 관계들 및/또는 물리적 연결들을 나타내는 것으로 의도된다. 많은 대안적인 또는 추가의 기능적인 관계들 또는 물리적 접속들은 요지의 실시예에서 제시될 수 있다는 것이 주의되어야 한다.
자기 저항 랜덤 액세스 메모리(MRAM) 어레이는 복수의 자기 저항 비트들 근처에 위치된 기록 전류 구동기들 및 감지 증폭기들을 포함한다. 설정 또는 재설정된, 두 개의 상이한 및 반대의 극성들 중 하나의 전류가 자기 저장 소자, 예를 들면, MTJ를 통해 인가될 때, 기록, 또는 프로그램, 동작이 시작된다. 이러한 기록 메커니즘은 스핀-전송 토크(STT) 또는 스핀 토크(ST) MRAM에서 채용된다. 스핀-토크 효과는 본 기술의 숙련자들에 의해 알려진다. 간략하게, 전자들이 자기/비자기/자기 삼중 계층 구조의 제 1 자성층을 지난 후 전류는 스핀 분극되고, 여기서 제 1 자성층은 제 2 자성층보다 실질적으로 더 자기적으로 안정하다. 제 2 자성층에 비해 제 1 계층의 더 높은 자기적 안정성은 두께 또는 자화에 의한 더 큰 자기 모멘트, 인접한 반강자성층에 대한 결합, SAF 구조에서와 같은 다른 강자성층에 대한 결합, 또는 높은 자기적 비등방성을 포함한 수 개의 팩터들 중 하나 이상에 의해 결정될 수 있다. 비자기 스페이서를 가로질러 및 이후 스핀 각운동량의 보존을 통한 스핀 분극된 전자들은 스핀 토크를 제 2 자성층에 가하고, 이는 전류가 적당한 방향인 경우, 그의 자기 모멘트의 세차 운동 및 상이한 안정된 자기 상태로의 스위칭을 야기한다. 제 1 계층으로부터 제 2 계층으로 움직이는 스핀 분극된 전자들의 알짜 전류가 제 1 임계 전류값을 초과할 때, 제 2 계층은 그의 자기 방향을 제 1 계층의 자기 방향에 평행하게 바꿀 것이다. 반대 극성의 바이어스가 인가되는 경우, 전류의 크기가 제 2 임계 전류값보다 크다면, 제 2 계층으로부터 제 1 계층으로의 전자들의 알짜 흐름은 제 2 계층의 자기 방향을 제 1 계층의 자기 방향에 역평행하게 바꿀 것이다. 이러한 역방향으로의 전환은 스페이서와 제 1 자성층 사이의 경계면으로부터 반사하고 다시 비자성 스페이서를 가로질러 이동하여 제 2 자성층과 상호작용하는 전자들의 일부분을 포함한다.
자기 저항은 그의 자기 상태에 의존하여 그의 전기 저항의 값을 변경하는 재료의 속성이다. 일반적으로, 도전성 또는 터널링 스페이서에 의해 격리된 두 개의 강유전체층들을 갖는 구조에 대하여, 제 2 자성층의 자화가 제 1 자성층의 자화에 역평행일 때, 저항이 가장 높고, 그들이 평행일 때, 가장 낮다.
도 1은 프로세서(104)와 메모리(106) 사이의 데이터 전송을 수행하는 메모리 제어기(102)를 포함하는 예시적인 메모리 시스템(100)의 블록도이다. 본 발명은 이러한 특정 형태의 아키텍처로 한정되지 않는다. 메모리 제어기(102) 및 프로세서(104)는 동일한 칩(108)상에 속하거나, 또는 그들은 별개의 칩들(도시되지 않음)상에 속할 수 있다. 메모리(106)는 데이터 저장을 위해 ST-MRAM 자기 터널 접합들을 사용하는 비휘발성 메모리(118)를 포함한다. 비휘발성 메모리(118)는 복수의 비휘발성 메모리 뱅크들(128)을 포함한다.
칩 선택(CS) 라인(132)은 메모리 제어기(102)로부터 비휘발성 메모리(118)로CS 신호를 제공한다. 어드레스 버스(137) 및 데이터 라인(140)은 메모리 제어기(102)를 비휘발성 메모리(118)에 연결한다. 도 1에 도시되지 않은, 다른 제어 및 클록 신호들이 메모리 제어기(102)와 비휘발성 메모리(118) 사이에 존재할 수 있다. 또한, 어드레스 버스(137) 및 데이터 라인(140)은 다수의 라인들 또는 비트들을 포함할 수 있다.
종래의 기록 동작은 메모리 소자의 자기 상태를 설정하도록, 메모리 소자에 인가된 진폭(Vw) 및 지속 기간(t)의 전압 펄스로 구성된다. 각각의 메모리 소자는 도 2의 선(204)에 의해 도시되는 평균 값(Vc) 및 표준 편차(
Figure pct00001
)를 갖는 에러 함수로 이론적으로 기술되는 기록 전압의 함수로서 스위칭 확률 분포(205)를 보여 준다. 프로세스 비균일성 때문에, 각각의 메모리 소자의 Vc 값은 보통 표준 편차
Figure pct00002
의 정규 분포에 따라 소자마다 서로 다르다. Vc,
Figure pct00003
및
Figure pct00004
은 MTJ 스택 및 나노 제조 프로세스에 의존한다. Vc 및
Figure pct00005
는 또한 기록 펄스 지속 기간에 의존한다. 기록 전압(Vw)은 메모리 크기 및 애플리케이션 규격들에 의해 규정된 바람직한 기록 에러 레이트(WER0)를 초래하도록 충분히 높게 선택된다. 기록 펄스 지속 기간(t)은 바람직한 메모리 속도를 달성하기 위해 시간 제한들에 의해 일반적으로 규정된 상한 Tmax를 갖는다. 일반적으로, 10-8보다 낮은 기록 에러 레이트가 Mb 크기 메모리들에 대해 요구된다.
Figure pct00006
및
Figure pct00007
가 정규 분포를 따르고 이들 분포들을 초래한 물리적 메커니즘이 비상관된다고 가정하면, 기록 펄스를 지속 기간(Tmax) 및 진폭
Figure pct00008
의 단일 전압 펄스로서 선택하는 것이 적절하고, 여기서 <Vc>, <
Figure pct00009
> 및 <
Figure pct00010
>는 각각 메모리 어레이의 평균 스위칭 전압, 평균 스위칭 전압 표준 편차, 및 평균 소자 대 소자 스위칭 전압 표준 편차이다. "n"은 1/N으로 평가된 역 표준 정규 분포로서 정의되고, 여기서 N은 어레이에서 메모리 소자들의 수이다.
실제로, 기록 조건들을 설정하는 것은 자기 메모리 소자들의 비이상적 행동 때문에 종종 복잡하게 된다. 자기 터널 접합들이 일반적으로 50㎱보다 적은, 특히 짧은 기록 펄스들에 대해 이상적인 스위칭 분포로부터의 편차를 종종 보이는 것은 일반적인 지식이다. 자기 터널 접합들이 높은 바이어스에서 이상적인 스위칭 분포로부터의 편차를 보인다는 것이 또한 보고되어 왔다. 일반적으로 100㎚ 특징 크기보다 작은, 작은 메모리 소자들을 패터닝하는 것이 힘든 프로세스이기 때문에, <
Figure pct00011
>는 중요하고, 일반적으로 <Vc>의 4% 내지 10%이다. 그러므로, 동작 전압(Vw)은 비이상적 스위칭 분포들을 초래하는 <Vc>보다 상당히 클 수 있다.
도 2의 예에서, 메모리 소자들 중 몇몇의 스위칭 확률(205)은 이론적 분포로부터 벗어나고, 비교적 높은 값에서 안정 상태에 도달한다. 이러한 안정 상태의 위치가 기록 펄스 지속 기간(도시되지 않음)에 독립적인 것이 주의되어야 한다. 이러한 예시에서, 10-8보다 낮은 기록 에러 레이트가 임의의 실제 Vw 및 Tmax에서 달성되지 않을 가능성이 크다.
이러한 문제를 처리하기 위해, 수 개의 펄스들로 구성된 기록 패턴이 기술된다. 도 3은 단일 기록 펄스에 대하여, 이전에 기술된 바와 같이 비이상적 비트의 스위칭 분포(301)의 이론적인 모델링을 도시한다. 기록 에러 레이트는 10-4에서 안정 상태로 선택되고, 기록 펄스 지속 기간은 22㎱이다. 2㎱에 의해 이격된 두 개의 10㎱ 기록 펄스들을 인가할 때(302), 안정 상태는 스위칭 확률 곱 때문에 10-8까지 줄어든다. 2㎱에 의해 이격된 세 개의 6㎱ 펄스들(303)에 대하여, 최소 기록 에러 레이트는 10-12가 된다. 단일 펄스에 대한 최소 달성가능한 스위칭 확률이 P이고 연속하는 펄스들 사이의 지연이 자기 이완 시간보다 큰 경우, 일반적으로 대략 수 ㎱로, 최소 달성가능한 스위칭 확률이 n-펄스 기록 패턴에 대해 Pn으로 조정될 것이다.
도 4에 의해 도시된 바와 같이, 메모리 소자의 스위칭 전압(402)은 펄스 지속 기간이 감소됨에 따라 증가한다. 두 개의 상황들은 보통 식별된다. 일반적으로 100㎱ 이상인, 긴 펄스들에 대하여, 반전 프로세스는 열적 활성화에 의해 도움을 받고 T ㎱(T>100)의 기록 펄스들 또는 n*T ㎱의 단일 기록 펄스를 사용하는 것은 동일한 Vc 값을 초래한다. 일반적으로 10㎱ 이하인, 짧은 펄스들에 대하여, Vc는 더 짧은 펄스들로 더 급격한 증가를 나타낸다. 이러한 상황은 동적인 것이라고 말한다. 이러한 경우, T ㎱의 n 개의 기록 펄스들(T<10)은 n*T ㎱의 단일 기록 펄스보다 큰 Vc를 초래한다.
도 5의 그래프는 다음과 같은 펄스들 사이에 2㎱ 지연을 갖는 100 ㎱로부터 10㎱까지의, 상이한 총 기록 지속 기간들에 대해 단일(501), 이중(511), 삼중 기록(521)에 의한 메모리 소자의 스위칭 확률에 대한 모델링된 값들을 도시한다:
Figure pct00012
더 실질적인 설명을 위해, 펄스 지속 기간에 대한 <
Figure pct00013
> 의존성이 사용된다. 열적 활성화 상황에서, 예를 들면, 502, 512, 및 522에서, 수 개의 펄스들로 구성된 기록 패턴은 더 낮은 최소 기록 에러 레이트를 제공하고 Vw에서 상당한 증가를 구성하지 않기 때문에 항상 이롭다. 동적인 상황에서, 예를 들면, 505, 515, 및 525에서, 다중 펄스 방식에 의해 요구된 더 짧은 펄스 지속 기간은 그의 내구성을 감소시키지 않을 것이기 때문에 메모리 동작에 해로운 Vw의 상당한 증가를 초래한다.
도 6은 이상적인 스위칭 분포로부터의 편차를 보여주는 자기 소자에 대한 기록 에러 레이트를 단일 20㎱ 기록 펄스(601) 및 이중 10㎱ 기록 펄스(602)와 비교한다. 이중 펄스(602)는 동적 상황의 근접으로 인해 스위칭 전압에서 증가를 보여주지만, 단일 펄스에 비해 더 낮은 인가 전압에서 더 낮은 기록 에러 레이트를 허용한다.
이전 논의는 상승된 바이어스에서 기록 에러 레이트 안정 상태로서 나타나는 비이상적 스위칭 분포들을 보여주는 메모리 소자들에 중점을 두었다. 동일한 방식이 기록 전압 펄스에 응답하여 스위칭하지 않는 자기 소자의 자유 계층의 자화 때문에 낮은 스위칭 확률로서 드러나는 다른 비정상적인 행동들에 적용될 수 있다.
실제 메모리에서, 자기 비트들은 다수의 비이상적 스위칭 분포들, 예를 들면, 상이한 레벨들의 기록 에러 레이트 안정 상태를 보일 것이다. WER0보다 낮은 안정 상태를 갖는 비트들이 이상적으로 고려될 수 있다. 총 기록 펄스 지속 기간은 또한 동적 상황의 부근, 일반적으로 50㎱ 미만에 있을 가능성이 있다. 그러므로, 최적의 기록 펄스 상태들을 설정하는 것은 펄스들의 수(i) 및 동작 기록 전압(Vw) 사이의 트레이드 오프로부터 기인할 것이다. 펄스의 수를 증가시키는 것은 비이상적 비트들에 대한 기록 에러 레이트를 개선할 것이고 따라서 총 메모리 기록 에러 레이트를 개선할 것이다. 그러나, 이는 또한 모든 비트들에 대한 기록 전압(Vw)을 상승시킬 것이다.
Vw는 메모리 전원 장치에 의해 일반적으로 규정된 Vmin 내지 Vmax의 범위내로 설정될 수 있다. 유사하게, 개별적인 펄스 지속 기간(t)은 Tmin 내지 Tmax의 범위 내로 설정될 수 있다. Tmax는 회로가 허용할 수 있고 여전히 그의 속도 요구 조건을 충족하는 최대 단일 펄스 지속 기간이다. Tmin은 아마도 동적 상황에서 자유 계층의 스위칭 전압에서 급격한 증가에 의해, 일반적으로 대략 1 ㎱ 내지 10 ㎱로 제한될 것이다.
도 7은 바람직한 기록 에러 레이트(WER0)에 대하여 낮은 인가 전압에서 빠른 기록 속도를 초래하는, 메모리에 대한 최적화된 기록 펄스 설정들을 결정하기 위한 절차를 도시한다. 지연 d를 갖는 지속 기간 t의 진폭 Vw의 일련의 i 개의 펄스들은 메모리 소자들에 기록하기 위해 사용된다. 도 7에 기술된 절차는 i, Vw, t, 및 d의 값들을 결정하기 위한 것이다. 도시의 목적들을 위해, 프로세스(700)의 다음의 기술은 도 1에 관련되어 상기 언급된 소자들을 참조할 수 있다. 프로세스(700)는 임의의 수의 추가의 또는 대안의 태스크들을 포함할 수 있고, 도 7에 도시된 태스크들은 도시된 순서로 수행될 필요는 없고, 프로세스(700)는 여기에 상세히 기술되지 않은 추가의 기능을 갖는 더 포괄적인 절차 또는 프로세스로 통합될 수 있다는 것이 이해되어야 한다. 더욱이, 도 7에 도시된 하나 이상의 태스크들은 의도된 총 기능이 온전하게 유지되는 한 프로세스(700)의 실시예로부터 생략될 수 있다.
도 7을 참조하면, 기록 전압(Vw)은 702에서 Vmin과 동일하게 설정된다. 단계 704에서, 펄스들의 수(i) 및 펄스 지속 기간(t)은 1 및 Tmax와 각각 같게 설정된다. 기록 패턴은 기록 전압 진폭(Vw)을 갖는 지속 기간(t)의 단일 펄스로서 규정된다. 기록 에러 레이트는 기록 패턴에 대해 특징화된다(706). 기록 에러 레이트가 바람직한 기록 에러 레이트(WER0)보다 낮은 경우(708), 기록 펄스 설정들은 Vw, i, t, 및 d에 대해 규정되고(710), 프로세스(700)는 완료된다(712).
기록 에러 레이트가 바람직한 기록 에러 레이트(WER0)보다 클 경우(708), 단계(714)는 i를 i+1로 설정하고, 펄스 지속 기간(t)을 (Tmax-(i-1)d)/i로 설정하고, 기록 패턴을 진폭 Vw를 갖는 거리 d로 이격된 지속 기간(t)의 i 개의 펄스들로서 정의한다. t가 Tmin보다 큰 경우(716), 프로세스(700)는 단계(706)로부터 반복되지만; t가 Tmin보다 작고(716), Vw가 Vmax보다 작은 경우(718), Vw는 증가되고(720) 프로세스(700)는 단계(704)로부터 반복된다. 단계(718)에서, Vw가 Vmax 이상인 경우, 프로세스는 주어진 메모리 규격들에 대해 적절한 기록 펄스 설정들을 규정할 수 없어서(722) 중단된다.
다른 예시적인 실시예에서, 프로세스(700)는 동작 온도와 같은 상이한 동작 상태들에 대해 반복될 것이다. 메모리 소자들의 스위칭 분포 및 자유 계층의 자화의 이완 시간은 온도에 따라 변하고 최적의 기록 펄스 설정들(i, Vw, t, d)을 바꿀 수 있다. 그러므로, 상이한 온도들에서 기록 펄스 설정들을 특징화하고 그의 동작 동안 온도 변화들로서 메모리 설정들을 조정하는 것이 이로울 것이다.
도 8에 도시된 다른 예시적인 실시예에서, 기록 펄스들(804, 806) 사이의 반전된 극성을 갖는 기록 펄스(802)는 최소 지연을 감소시키기 위해 사용될 수 있다. 반전된 극성 펄스의 지속 기간은 일반적으로 수 나노초 이하이다. 전류 펄스(804, 806)에 의해 유도된 스핀 전송 토크는 반-댐핑처럼 동작하고 자유 계층 자화를 반전시키게 한다. 두 개의 연속적인 기록 펄스들(804, 806) 사이에 반전된 극성을 갖는 전압 펄스(802)를 추가하는 것은 강화된 댐핑처럼 동작할 것이고 자유 계층의 자화가 그의 평형 위치로 더 빠르게 이완되도록 돕는다. 그러므로, 두 개의 연속하는 기록 펄스들 사이의 지연이 감소될 수 있어서, 주어진 총 기록 지속 기간 동안 더 긴 기록 펄스들을 허용한다. 반전된 극성 펄스의 진폭은 이전 기록 펄스가 이를 바람직한 상태로 설정할 경우, 자기 비트가 그의 초기 상태로 재설정되게 하지 않도록 충분히 낮게 선택된다.
적어도 하나의 예시적인 실시예는 전술한 상세한 설명에 제시되었지만, 다수의 변동들이 존재하는 것이 이해되어야 한다. 예시적인 실시예 또는 예시적인 실시예들은 단지 예시들이고, 본 발명의 범위, 적용가능성, 또는 구성을 임의의 방식으로 제한하는 것으로 의도되지 않는다는 것이 또한 이해되어야 한다. 오히려, 전술한 상세한 설명은 본 기술의 숙련자들에게 본 발명의 예시적이 실시예를 구현하기 위한 편리한 로드 맵을 제공할 것이고, 다수의 변경들은 첨부하는 청구항들에 설명된 바와 같이 본 발명의 범위로부터 벗어나지 않고 예시적인 실시예에 기술된 요소들의 기능 및 배열로 행해질 수 있다는 것이 이해된다.
100 : 메모리 시스템 102 : 메모리 제어기
104 : 프로세서 106 : 메모리
118 : 비휘발성 메모리 128 : 비휘발성 메모리 뱅크들
132 : 칩 선택 라인 137 : 어드레스 버스
140 : 데이터 라인

Claims (25)

  1. 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법에 있어서,
    상기 어레이에 대한 설계 요구 조건들에 따라 기록 전압을 결정하는 단계;
    미리 결정된 기록 시간에 대해 및 비트들의 수에 대해 기록 에러 레이트를 최소화하기 위해 요구되는 기록 펄스들의 수를 결정하는 단계로서, 상기 기록 펄스들의 수는 적어도 1인 기록 펄스들이 수를 결정하는 단계; 및
    상기 결정된 수의 기록 펄스들을 상기 어레이에 인가하는 단계를 포함하는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  2. 제 1 항에 있어서,
    상기 기록 펄스들의 수를 결정하는 단계는 동일한 진폭 및 지속 기간을 갖는 적어도 두 개의 기록 펄스들을 식별하는 단계를 포함하는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  3. 제 1 항에 있어서,
    상기 기록 펄스들의 수를 결정하는 단계는 상이한 진폭을 갖는 적어도 두 개의 기록 펄스들을 식별하는 단계를 포함하는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  4. 제 1 항에 있어서,
    상기 기록 펄스들의 수를 결정하는 단계는 상이한 지속 기간을 갖는 적어도 두 개의 기록 펄스들을 식별하는 단계를 포함하는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  5. 제 1 항에 있어서,
    상기 기록 펄스들의 수를 결정하는 단계는 상이한 형태를 갖는 적어도 두 개의 기록 펄스들을 식별하는 단계를 포함하는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  6. 제 1 항에 있어서,
    상기 기록 펄스들의 수를 결정하는 단계는 비트들의 자유 계층의 자화가 평형 상태로 이완되는 것을 허용하는 그들 사이의 지연을 갖는 적어도 두 개의 펄스들을 식별하는 단계를 포함하는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  7. 제 6 항에 있어서,
    상기 지연은 5㎱보다 적은, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  8. 제 1 항에 있어서,
    상기 기록 펄스는 제 1 극성을 갖는 적어도 두 개의 기록 펄스들을 포함하고 기록 임계치 아래의 진폭을 갖는 적어도 하나의 추가 펄스를 더 포함하고, 상기 추가의 펄스들의 각각은 두 개의 기록 펄스들 사이에 이격되고 상기 제 1 극성에 반대되는 제 2 극성을 갖는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  9. 제 8 항에 있어서,
    상기 추가의 펄스들의 각각은 5㎱보다 적은 지속 기간을 포함하는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  10. 제 1 항에 있어서,
    상기 기록 펄스들의 수를 결정하는 단계는 상기 어레이의 온도의 고려를 포함하는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  11. 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법에 있어서,
    a) 기록 전압(Vw)을 최소 전압(Vmin)으로 설정하는 단계;
    b) 기록 펄스들의 수(i)를 1로 및 기록 펄스 지속 기간(t)을 최대 지속 기간(Tmax)으로 설정하는 단계;
    c) 기록 패턴을 진폭(Vw)을 갖는 지속 기간(t)의 단일 펄스로서 규정하는 단계;
    d) 상기 기록 패턴에 대한 기록 에러 레이트(WER)를 특징화하는 단계;
    e) WER가 바람직한 기록 에러 레이트 WER0보다 적은 경우, 기록 펄스 설정들을 Vw, i, t, 및 d로 규정하는 단계로서,
    WER가 WER0보다 적은 경우,
    f) i를 i+1로 설정하고,
    g) 상기 펄스 지속 기간(t)을 (Tmax-(i-1)d)/i로 설정하고,
    h) 상기 기록 패턴을 진폭(Vw)을 갖는 거리(d)에 의해 이격된 지속 기간(t)의 i 개의 펄스들로서 규정하는, 상기 규정 단계;
    i) t가 최소 지속 기간(Tmin)보다 적은 경우, 단계 d로 리턴하는 단계; 및
    j) t가 Tmin보다 적은 경우, Vw가 최대 전압 Vmax 미만이면, Vw를 증가시키고 단계 b로 리턴하는 단계를 포함하는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  12. 제 11 항에 있어서,
    상기 기록 펄스들의 수를 결정하는 단계는 적어도 두 개의 펄스들이 상기 비트들의 자유 계층의 자화가 평형 상태로 이완하는 것을 허용하는 지연을 그 사이에 갖는 단계를 포함하는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  13. 제 12 항에 있어서,
    상기 지연은 5㎱보다 적은, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  14. 제 11 항에 있어서,
    상기 기록 펄스들을 제 1 극성을 갖는 적어도 두 개의 기록 펄스들로 설정하고 기록 임계치 이하의 진폭을 갖는 적어도 하나의 추가적인 펄스를 또한 설정하는 단계를 추가로 포함하고, 상기 추가적인 펄스들의 각각은 두 개의 기록 펄스들 사이에 이격되고 상기 제 1 극성에 반대되는 제 2 극성을 갖는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  15. 제 14 항에 있어서,
    상기 추가의 펄스들의 각각은 5㎱보다 적은 지속 기간을 포함하는, 스핀 토크 자기 저항 메모리 어레이내의 복수의 비트들에 대해 기록하기 위한 기록 패턴을 결정하는 방법.
  16. 스핀 토크 자기 저항 메모리 어레이에 기록하기 위한 기록 패턴을 결정하는 시스템에 있어서,
    프로세서로서,
    상기 어레이에 대한 설계 요구 조건들에 따라 기록 전압을 결정하고,
    미리 결정된 기록 시간 동안 및 비트들의 수에 대해 WER를 최소화하기 위해 요구되는, 기록 펄스들의 수를 결정하되, 상기 기록 펄스들의 수는 적어도 하나인, 상기 기록 펄스들의 수를 결정하고,
    상기 결정된 수의 기록 펄스들을 상기 어레이에 적용하도록 구성된, 상기 프로세서; 및
    상기 결정된 수의 기록 펄스들을 수신하도록 구성된 상기 어레이의 복수의 비트들을 포함하는, 스핀 토크 자기 저항 메모리 어레이에 기록하기 위한 기록 패턴을 결정하는 시스템.
  17. 제 16 항에 있어서,
    상기 프로세서는 또한 상기 기록 펄스들의 수를 동일한 진폭 및 지속 기간을 갖는 적어도 두 개의 기록 펄스들로서 결정하도록 구성되는, 스핀 토크 자기 저항 메모리 어레이에 기록하기 위한 기록 패턴을 결정하는 시스템.
  18. 제 16 항에 있어서,
    상기 프로세서는 또한 상기 기록 펄스들의 수를 상이한 진폭을 갖는 적어도 두 개의 기록 펄스들로서 결정하도록 구성되는, 스핀 토크 자기 저항 메모리 어레이에 기록하기 위한 기록 패턴을 결정하는 시스템.
  19. 제 16 항에 있어서,
    상기 프로세서는 또한 상기 기록 펄스들의 수를 상이한 지속 기간을 갖는 적어도 두 개의 기록 펄스들로서 결정하도록 구성되는, 스핀 토크 자기 저항 메모리 어레이에 기록하기 위한 기록 패턴을 결정하는 시스템.
  20. 제 16 항에 있어서,
    상기 프로세서는 또한 상기 기록 펄스들의 수를 상이한 형태를 갖는 적어도 두 개의 기록 펄스들로서 결정하도록 구성되는, 스핀 토크 자기 저항 메모리 어레이에 기록하기 위한 기록 패턴을 결정하는 시스템.
  21. 제 16 항에 있어서,
    상기 프로세서는 또한 상기 기록 펄스들의 수를 비트들의 자유 계층의 자화가 평형 상태로 이완되는 것을 허용하는 지연을 그 사이에 갖는 적어도 두 개의 펄스들로서 결정하도록 구성되는, 스핀 토크 자기 저항 메모리 어레이에 기록하기 위한 기록 패턴을 결정하는 시스템.
  22. 제 21 항에 있어서,
    상기 지연은 5㎱보다 적은, 방법.
  23. 제 16 항에 있어서,
    상기 프로세서는 또한 상기 기록 펄스들을 제 1 극성을 갖는 적어도 두 개의 기록 펄스들로서 결정하고, 또한 적어도 하나의 추가의 펄스로서 결정하도록 구성되고, 상기 추가의 펄스들의 각각은 두 개의 기록 펄스들 사이에 이격되고 기록 임계치 아래의 진폭에서 상기 제 1 극성에 반대되는 제 2 극성을 갖는, 스핀 토크 자기 저항 메모리 어레이에 기록하기 위한 기록 패턴을 결정하는 시스템.
  24. 제 23 항에 있어서,
    상기 추가의 펄스들의 각각은 5㎱보다 적은 지속 기간을 포함하는, 방법.
  25. 제 16 항에 있어서,
    상기 프로세서는 또한 상기 어레이의 온도를 고려하여 상기 기록 펄스들의 수를 결정하도록 구성되는, 스핀 토크 자기 저항 메모리 어레이에 기록하기 위한 기록 패턴을 결정하는 시스템.
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