KR20140100489A

KR20140100489A - 전파 지연 결정

Info

Publication number: KR20140100489A
Application number: KR20147014956A
Authority: KR
Inventors: 투샬 케이. 고헬; 브랜던 쏠페
Original assignee: 테라다인 인코퍼레이티드
Priority date: 2011-11-01
Filing date: 2012-09-20
Publication date: 2014-08-14
Also published as: EP2774269A4; EP2774269A1; US20130106399A1; JP2015503262A; US8988081B2; WO2013066510A1; KR102018629B1

Abstract

실질상 동일한 전파 지연을 갖는 제1 전송선 및 제2 전송선을 통한 전파 지연을 획득하는 기술은 상기 제1 전송선에 제1 신호를 제공하는 단계; 상기 제2 전송선에 제2 신호를 제공하는 단계; 상기 제1 전송선에서 제1 신호의 입사 에지를 검출하는 단계; 상기 제2 전송선에서 제2 신호의 반사 에지를 검출하는 단계; 및 상기 입사 에지의 검출 시간과 상기 반사 에지의 검출 시간에 기초하여 상기 전파 지연을 결정하는 단계를 포함할 수 있다.

Description

전파 지연 결정{DETERMINING PROPAGATION DELAY}

본 발명은 일반적으로 전송선을 통한 전파 지연을 결정하는 것에 관한 것이다.

전송선에서의 전파 지연은 신호가 전송선의 일단부로부터 전송선의 타단부로 전파되는데 걸리는 시간 지연과 상응한다. 시간 영역 반사법(TDR)은 신호선에서의 전파 지연을 측정하는 하나의 방법이다. 미국 특허 제4,734,637은 TDR 구현을 설명한다.

본 발명은 일반적으로 전송선을 통한 전파 지연을 결정하기 위한 기술에 관한 것이다. 구현예에서, 본 발명은 양측 전송선을 동시에 여기하고 제1 전송선의 여기와 제2 전송선의 반사 사이의 시간차를 사용함으로써 동일한 지연의 2개의 전송선을 통한 전파 지연을 동시에 결정하기 위한 기술에 관한 것이다. 이러한 특징은 특정 적용에서 전파 지연을 결정하는데 필요한 회로의 양을 줄일 수 있다.

상기 입사 에지는 제1 입사 에지일 수 있다. 이러한 기술은 상기 제1 입사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하는 단계; 상기 제2 전송선에서 상기 제2 신호의 제2 입사 에지를 검출하는 단계; 상기 제2 입사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하는 단계; 상기 제1 전송선에서 상기 제1 신호의 제3 입사 에지를 검출하는 단계; 및 상기 제1 입사 에지와 상기 제2 입사 에지 사이의 기간을 식별하는 단계를 더 포함할 수 있다. 이러한 기간은 고정된 지연에 상응할 수 있다. 상기 전파 지연을 결정하는 단계는 고정된 지연에 기초할 수 있다.

상기 반사 에지는 제1 반사 에지이고 상기 기간은 제1 기간일 수 있다. 이러한 기술은 상기 제1 반사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하는 단계; 상기 제2 전송선에서 상기 제2 신호의 제2 반사 에지를 검출하는 단계; 상기 제2 반사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하는 단계; 상기 제1 전송선에서 상기 제1 신호의 제3 반사 에지를 검출하는 단계; 및 상기 제1 반사 에지와 상기 제2 반사 에지 사이의 제2 기간을 식별하는 단계를 포함할 수 있다. 상기 제2 기간은 상기 고정된 지연에 상기 전파 지연에 상응하는 값을 더한 값에 상응할 수 있다. 상기 전파 지연을 결정하는 단계는 상기 제1 기간 및 제2 기간에 기초할 수 있다.

상기 신호 전파 지연에 상응하는 값은 상기 전파 지연의 배수와 관련될 수 있다. 상기 제1 기간 및 제2 기간에 기초하여 상기 전파 지연을 결정하는 단계는 상기 제1 기간과 제2 기간 사이의 차이를 획득하는 단계; 및 상기 차이의 쿼션트 및 상기 전파 지연의 배수에 상응하는 상수를 획득하는 단계를 포함할 수 있다.

상기 제1 입사 에지를 검출하는 단계는 상기 제1 입사 에지를 제1 임계값에 비교하는 단계를 포함하고, 상기 제2 입사 에지를 검출하는 단계는 상기 제2 입사 에지를 상기 제1 임계값에 비교하는 단계를 포함할 수 있다. 상기 제1 반사 에지를 검출하는 단계는 상기 제1 반사 에지를 제2 임계값에 비교하는 단계를 포함하고, 상기 제2 반사 에지를 검출하는 단계는 상기 제2 반사 에지를 상기 제2 임계값에 비교하는 단계를 포함할 수 있다.

상기 제1 임계값 및 제2 임계값은 상이한 값을 가질 수 있다. 상기 제1 임계값 및 제2 임계값은 동일한 프로그램가능한 소스로부터 획득될 수 있다. 상기 프로그램가능한 소스는 DAC를 포함할 수 있다. 상기 프로그램가능한 소스로부터의 전압이 FPGA에 제공될 수 있다.

상기 FPGA는 상기 제1 신호를 상기 제1 전송선에 제공하는 단계; 상기 제2 신호를 상기 제2 전송선에 제공하는 단계; 상기 제1 전송선에서 상기 제1 신호의 입사 에지를 검출하는 단계; 상기 제2 전송선에서 상기 제2 신호의 반사 에지를 검출하는 단계; 및 상기 입사 에지의 검출 시간 및 상기 반사 에지의 검출 시간에 기초하여 상기 전파 지연을 결정하는 단계를 포함하는 동작을 실행할 수 있다.

상기 기술은 또한 상기 제1 신호의 상태의 변화를 트리거하기 위해 클록 펄스를 생성하는 단계를 포함할 수 있다. 상기 클록 펄스를 생성하는 단계는 상기 제1 입사 에지 및 제2 입사 에지에 응답하여 상기 제1 신호의 상태의 변화의 트리거링을 제어하기 위해 클록 펄스를 생성하도록 제1 로직 경로를 사용하는 단계; 및 상기 제1 반사 에지 및 제2 반사 에지에 응답하여 상기 제1 신호의 상태의 변화의 트리거링을 제어하기 위해 클록 펄스를 생성하도록 제2 로직 경로를 사용하는 단계를 포함할 수 있다. 상기 제1 로직 경로 및 제2 로직 경로의 각각은 입력으로서 상기 제1 신호 및 제2 신호를 수신한다. 상기 제1 로직 경로 및 제2 로직 경로로부터의 출력은 제어 신호에 의해 제어될 수 있다.

상기 클록 펄스를 생성하는 단계는 상기 제1 신호를 지연시켜 제1 지연 신호를 산출하고, 상기 제1 지연 신호를 상기 제1 신호와 결합하여 제1 클록 펄스를 산출하는 단계; 상기 제2 신호를 지연시켜 제2 지연 신호를 산출하고, 상기 제2 지연 신호를 상기 제2 신호와 결합하여 제2 클록 펄스를 산출하는 단계; 및 상기 클록 펄스로서, 상기 제1 클록 펄스와 제2 클록 펄스의 결합값을 출력하는 단계를 포함할 수 있다.

상기 클록 펄스를 생성하는 단계는 상기 제1 신호를 지연시켜 제1 지연 신호를 산출하고, 상기 제1 지연 신호를 상기 제1 신호와 결합하여 제1 클록 펄스를 산출하는 단계; 상기 제2 신호를 지연시켜 제2 지연 신호를 산출하고, 상기 제2 지연 신호를 상기 제2 신호와 결합하여 제2 클록 펄스를 산출하는 단계; 제1 출력으로서, 상기 제1 클록 펄스와 제2 클록 펄스의 결합값을 출력하는 단계; 상기 제1 신호의 반전된 버전을 지연시켜 제3 지연 신호를 산출하고, 상기 제3 지연 신호를 상기 제1 신호의 반전된 버전과 결합하여 제3 클록 펄스를 산출하는 단계; 상기 제2 신호의 반전된 버전을 지연시켜 제4 지연 신호를 산출하고 상기 제2 지연 신호의 반전된 버전을 상기 제4 신호와 결합하여 제4 클록 펄스를 산출하는 단계; 제2 출력으로서, 상기 제3 클록 펄스 및 상기 제4 클록 펄스의 결합값을 출력하는 단계; 상기 제1 출력을 제어 신호의 제1 버전과 결합하고 상기 제2 출력을 상기 제어 신호의 제2 버전과 결합하여 제1 결합된 출력 및 제2 결합된 출력을 각각 산출하는 단계; 및 상기 클록 펄스로서, 상기 제1 결합된 출력과 제2 결합된 출력의 논리 결합값을 출력하는 단계를 포함할 수 있다.

상기 기술은 상기 제1 신호의 상태의 변화를 트리거하도록 클록 펄스를 생성하는 단계를 포함할 수 있다. 상기 클록 펄스를 생성하는 단계는 상기 클록 펄스를 생성하기 위해, 상기 제1 신호, 제2 신호, 제1 임계값, 및 제2 임계값을 입력으로서 수신하는 로직 경로를 사용하는 단계를 포함하고, 상기 제1 임계값 및 제2 임계값은 상기 클록 펄스가 상기 제1 입사 에지 및 제2 입사 에지 또는 상기 제1 반사 에지 및 제2 반사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하는 여부를 제어한다.

상기 클록 펄스를 생성하는 단계는 상태의 변화를 트리거하는 시간에 상기 클록 펄스를 출력하기 위해 상기 제1 신호 및 제2 신호에 상응하는 제어 입력을 갖는 멀티플렉서를 사용하는 단계를 포함할 수 있다.

이러한 요약부를 포함하는, 본원에 기술된 2개 이상의 특징은 여기에 구체적으로 기술되지 않은 실시예를 형성하도록 조합될 수 있다.

여기에 기술된 시스템 및 기술 또는 그 일부는 하나 이상의 비일시적인 기계 판독가능 저장 매체에 저장되고 하나 이상의 처리 장치에서 실행가능한 명령어를 포함하는 컴퓨터 프로그램 제품으로서 구현될 수 있다. 여기에 기술된 시스템 및 기술, 또는 그 일부는 장치, 방법, 또는 하나 이상의 처리 장치 및 언급된 기능을 구현하기 위해 실행가능한 명령어를 저장하는 메모리를 포함할 수 있는 전자 시스템으로서 구현될 수 있다.

하나 이상의 구현예는 첨부된 도면 및 아래의 설명에서 상세하게 설명된다. 다른 특징, 목적, 및 장점이 설명 및 도면, 그리고 청구범위로부터 명백해질 것이다.

도 1은 전송선에 접속된 채널의 하나의 예를 도시한 도면이다.
도 2 및 도 3은 개방 회로 또는 고 임피던스로 종단된 전송선에 신호 전압 레벨의 예를 도시한 그래프이다.
도 4는 전송선을 통한 전파 지연을 결정하기 위한 FRPA 구현예의 블록도이다.
도 5는 전송선을 통한 전파 지연을 측정하는데 사용되는 클록 펄스에 대한 트리거 포인트의 예를 도시한 그래프이다.
도 6은 전송선을 통한 전파 지연을 측정하는 프로세스예의 순서도이다.
도 7은 클록 생성기의 예에 대한 로직을 도시한 도면이다.
도 8은 지연 소자를 사용하여 클록 펄스를 생성하기 위한 프로세스예를 도시한 그래프이다.
도 9은 전송선을 통한 전파 지연을 측정하기 위한 다른 FPGA 구현예의 블록도이다.
도 10은 고정된 임계값을 갖는 클록 펄스를 생성하는데 사용되는 그래프의 예를 도시한 도면이다.
도 11은 다른 예의 클록 생성기를 위한 로직을 도시하는 도면이다.
도 12는 다른 예의 클록 생성기를 위한 회로를 도시하는 도면이다.
도 13은 다른 예의 클록 생성기를 위한 로직을 도시하는 도면이다.
도 14는 전송선을 통한 전파 지연을 측정하기 위한 장치의 구현예를 도시하는 도면이다.
상이한 도면의 동일한 부재번호는 동일한 부재를 가리킨다.

전송선을 통한 지연을 얻기 위한 시스템이 여기에 기술되어 있다. 구현예에서, 이러한 시스템은 제1 신호를 전송선에 제공하는 단계; 제2 (예를 들어, 상보) 신호를 제2 전송선에 제공하는 단계; 제1 전송선에서 제1 신호의 입사 에지를 검출하는 단계; 제2 전송선에서 제2 신호의 반사 에지를 검출하는 단계; 및 입사 에지의 검출 시간 및 반사 에지의 검출의 시간에 기초하여 지연을 측정하는 단계를 포함한다. 이러한 예에서, 양측 전송선은 동일한 전기 지연 길이를 갖고 있다. 따라서, 측정된 지연은 제1 전송선 및 제2 전송선에 양측에 적용된다. 제1 및 제2 전송선은 예를 들어, 차동 전송선의 구성요소일 수 있다.

하나의 구현예에서, 회로 및 로직이 유지되고, 아무런 전송선을 갖지 않는 진동 기간과 전송선을 가진 진동 기간을 측정하는 것 사이에서 임계값이 토글하도록 변경된다. 다른 구현예에서, 임계값은 유지되거나 유지되지 않을 수 있지만 회로 및 로직은 아무런 전송선을 갖지 않는 진동 기간과 전송선을 가진 진동 기간을 측정하는 것 사이에서 토글하도록 변경된다.

도 1은 자동 검사 기기의, 예를 들어, 제1 채널과 제2 채널에 각각 대응할 수 있는 제1 및 제2 전송선(100, 101)의 예를 도시하고 있다. 도 1은 또한 구동기(102, 103) 및 임피던스(105, 106)를 포함한다. 이러한 예에서, 구동기(102, 103)는 단일 단부 구동기이고, 각 임피던스(105, 106)는 저항기로서 표시되어 있다. 그러나, 임의의 적합한 회로 소자가 임피던스를 제공할 수 있다. 전송선(100, 101)은 또한 각각 특성 임피던스를 갖고 있다. 이러한 특성 임피던스는 도 1에 도시되지 않았다. 이러한 각 전송선의 특성 임피던스는 각 상응하는 임피던스(105, 106)의 것과 대략 동일한 값을 가질 수 있다.

전송선(100, 101)은 반사 단부(112, 113)에서 종단되어 있다. 반사 단부(112, 113)는 전송선(100, 101)을 통해 신호, 또는 그 일부를 다시 반사시키기 위해 충분히 높은 임피던스를 갖는 개방회로 또는 소자와 같은 비연속성을 가질 수 있다. 여기에 기술된 구현예는 반사 단부(112, 113)가 비연속성인 경우를 포함한다.

전송선(100, 101)은 "PD"로 여기에 부르는, 고유의 신호 전파 지연을 생성한다. 이러한 예에서, 신호 전파 지연은 신호가 전송선의 길이를 단일 방향으로 이동하는데 걸리는 시간을 가리킨다. 전송선(100, 101)은 여기에 기술된 예에서, 실질상 동일한 전기 지연 길이, 및, 따라서, 대략 동일한 PD를 갖고 있다. 따라서, 상이한 (예를 들어, 상보) 전송선에서의 반사는 하술되는 바와 같이, 다른 전송선에서의 PD를 측정하는데 사용될 수 있다.

동작예에서, 구동기(102)는 전송선(100)에 X로 라벨 붙인 신호를 제공한다. 이러한 신호는 전송선의 길이를 따라 임피던스(105)를 통과하고, 비연속부(112)에서 다시 구동기(102)로 반사한다. 구동기(103)는 전송선(101)으로, X의 상보 관계의, /X 라벨 붙인 신호를 제공한다(상보는 또한 "+" 및 "-"로 표시될 수 있다). 이러한 신호는 전송선의 길이를 따라 임피던스(106)를 통과하고 비연속부(113)에서 구동기(103) 쪽으로 다시 반사한다. X 및 /X는 이들의 각 전송선에 실질상 동일한 시간에 제공된다. 그래서, 2개의 신호의 전파는 실질상 상보적이다.

도 1에 도시된 바와 같이, 전송선(100, 101)에서의 포인트는 A(A1 또는 A2), B(B1 또는 B2) 및 C(C1 또는 C2)로 라벨 붙여져 있다. 하나의 예로서 X를 취하면, 신호 X는 구동기(102)에 의해 전송선(100) 아래로 전송된다. 이러한 예에서, X는 0V와 5V 사이의 값을 갖고 있지만, 이것은 단지 예일 뿐이고 임의의 적합한 고전압 및 저전압 레벨이 사용될 수 있다. 예를 들어, 2.5V 및 0V가 각각 고전압 및 저전압 레벨로 사용될 수 있다. A1 포인트에서, 신호 X - 구동기(102)의 출력 -는 5V의 값을 갖고 있다. 이것은 이러한 신호가 거의 또는 아무런 임피던스를 통과하지 않았기 때문이다. 따라서, 도 2의 그래프(200)에 도시된 바와 같이, 이러한 신호는 0V로부터 5V 사이에 있다. 여기에 기술된 예의 목적을 위해, 신호 에지(예를 들어, 201)가 이상적인 것으로 도시되어 있다. 그러나, 실제 구현에서, 신호 레벨 트랜지션(예를 들어, 신호의 입사 에지 및 반사 에지)은 순시적이지 않을 것이고 비교적 짧은 기간에 일어날 것이다.

포인트 B1에서, 이러한 신호는 임피던스(105)를 통과하였다. 이러한 예에서, 임피던스(105)는 포인트 B에서 신호 레벨을 포인트 A에서의 신호 레벨의 대략 절반으로 감소시킨 값을 갖는다. 예를 들어, 임피던스는 50Ω일 수 있다. 그러나, 다른 예에서, 이러한 임피던스는 상이할 수 있고, 신호 레벨을 절반 보다 많거나 적게 감소시킬 수 있다. 임의의 적합한 임피던스 값이 포인트 B1 이전에 사용될 수 있다. 구동기(102)에 의해 출력된 신호가 이러한 예에서 5V이기 때문에, 포인트 B1에서의 전압은 2.5V(즉, 5V 출력 신호의 절반)로 상승한다. 이러한 2.5V 값은 여기에 언급된 다른 전압의 경우에서처럼, 수용가능한 허용오차 범위내에 있다. 이러한 상승은 그래프(202)에 도시되어 있다. 이러한 포인트 B1과 A1 사이의 거리는 작고; 예를 들어, 전파 지연은 무시된다. B1에서의 에지(204)는 A1에서의 에지(201)와 대략 동일한 시간에 입사되는 것으로 도시되어 있다. 그러나, 구현에 있어서, A1에서의 에지와 B1에서의 에지 사이에 무시할만한 시간차가 존재할 수 있다.

이와 대조적으로, C1에서의 에지(206)는 A1, B1에서의 에지 보다 느린 하나의 전파 지연(PD)을 발생시킨다. 이것은 신호가 전송선(100)의 길이를 이동하는데 시간, PD가 걸리기 때문이다. C1에서의 비연속부로부터 산출된 신호 반사로 인해, C1에서의 전압은 하나의 PD 후에 5V에 도달한다. 보다 구체적으로, 도 1에서, 반사 이전에 포인트(120)(예를 들어, C1의 바로 전)에서 전압을 측정한다면, 2.5V가 되었을 것이다. 그러나, 전송선(100)에서의 비연속부에서의 반사는 신호에 대해 추가 효과를 갖는다. 그 결과, 반사에 이어지는, C1 또는 바로 이전의 전압은 5V이다. 이것은 그래프(209)로 표시되어 있다.

반사된 신호는 전송선(100)을 통해 구동기(102)로 다시 이동한다. 그래프(202)의 시간(210)에서, 반사된 신호는 포인트 B1에 도달한다. 반사된 신호는 B1에서의 기존의 전압을 증폭시켜, 그래프(202)에 도시된 바와 같이, B1에서의 전압을 2.5V로부터 5V로 구동시킨다. 시간(216)(204와 210 사이)은 전송선(100)의 전파 지연의 대략 2배이다. 보다 구체적으로, 신호는 포인트 C1에 도달하는데 시간 간격 PD가 걸리고, C1으로부터 다시 이동하는데 대략 동일한 양의 시간이 걸린다. 따라서, 이러한 예에서, 시간(210)(예를 들어, 초기 상태 트랜지션으로부터 2PD)에서, B1에서의 전압은 5V이다.

이러한 효과는 전송선(101)에서 상보 신호 /X에 대해 유사하다. 그러나, 상보 신호에 대해, 도 2에 도시된 그래프는 반전된다. 예를 들어, 도 3은 그래프(200)와 유사한 그래프(300) 예를 도시하고 있고, 최종 그래프(302)는 /X를 전송선(102)에 제공하는 B2에서의 효과에 상응한다. 도시된 바와 같이, /X에 대한 그래프(302)에서, B2에서의 전압은 2.5V로부터 0V로 가고, 이것은 B1에서의 전압이 2.5V에서 5V로 가는 그래프(202)의 반대 결과이다. 그러나, B2가 2.5V로부터 0으로 가는데 걸리는 시간은 B1에서의 전압이 2.5V로부터 5V로 가는데 걸리는 시간, 즉, 2PD와 대략 동일하다.

상기 효과는 전송선(101, 102)을 통해 전파 지연(PD)을 측정하는데 사용될 수 있다. 예를 들어, 도 1에서, 단일 단부의 검출기(123, 124)(예를 들어, 비교기)는 이들의 각 전송선(100, 101)으로부터 전압 임계값(126)을 따라 신호를 수신한다. 이러한 예에서, 이러한 임계값은 하술되는 방식으로 PD를 측정하기 위해 전송선으로부터 신호와 비교되는 단일 전압값이다. 이와 관련하여, 일부 구현예에서, 여기에 기술된 회로는 적어도 일부 필드 프로그램가능 게이트 어레이(FPGA)에서 구현될 수 있다. 예를 들어, 구동기 및 검출기를 포함하는 회로는 FPGA에 있을 수 있다. FPGA는 외부 디지털-아날로그 변환기(DAC)로부터 임계 전압을 수신할 수 있다. FPGA는 임계 전압을 제공하도록 전용되는 단일 핀을 가질 수 있다. 이러한 임계 전압은 하술되는 바와 같이, 프로그램가능할 수 있다(예를 들어, 변경될 수 있다). 다른 구현예에서, 여기에 기술된 회로는 예를 들어, 핀 또는 다른 소스의 상이한 전압으로부터, 임계 전압을 사용하는 FPGA를 관계없이 구현될 수 있다.

FPGA 구현예에서, FPGA는 FPGA 지연으로 불리는 연관된 지연을 갖고 있다. 도 4는 전송선(405, 406)(예를 들어, 전송선(100, 101)의 등가)에 신호 에지를 출력하는 구동기(401, 402), 이러한 전송선 상의 신호를 기준 전압(예를 들어, 임계 전압(430))에 비교하는 비교기(예를 들어, 검출기)(407, 408); (예를 들어, 클록 신호를 생성하고 및/또는 여기에 기술된 프로세스에 따라 전파 지연을 측정하는) 디지털 처리 로직(410), 비동기 지연 회로(411), 및 이러한 예에서, 플립플롭(415)인 신호 생성 회로(414)를 포함하는 FPGA(400) 예를 도시하고 있다. 타이머 카운터(416)는 플립플롭(415)의 출력이 고정된 시간 동안 토글하는 횟수를 카운트한다. FPGA 지연은 예를 들어, 점선(419)으로 도시된 신호 전파로부터 얻어질 수 있다.

FPGA 이외의 회로를 수반하는 구현예에서, 유사한 개념이 적용된다. FPGA 예로 진행하면, FPGA 지연은 장치에 의해 고정되지만, 그 정확한 값은 공지될 필요가 없다. 그러나, 이러한 FPGA 지연은 여기에 기술된 구현예에서 적어도 PD의 두배이다. 이러한 제약은 예를 들어, 반사가 연속 제공된 신호 에지로부터의 간섭 없이 전파될 수 있도록 하기 위해 설정될 수 있다. FPGA의 적어도 일부는 예를 들어, 비동기 지연 회로(411)에 의해 FPGA에 프로그램될 수 있다. PD가 공지되어 있지 않기 때문에, FPGA 지연은 적어도 2PD이거나 초과할 것으로 예상되는 값으로 프로그램될 수 있다. 일부 구현예에서, FPGA 지연은 예를 들어, 60 나노초(ns), 70ns, 150ns 등으로 프로그램될 수 있다. 이러한 값은 단지 예이고, FPGA 지연은 이슈가 되는 전송선의 길이가 주어진다면 임의의 적합한 값을 취할 수 있음에 유의해야 한다.

구현예에서, 여기에 기술된 프로세스는 FPGA 지연을 고려하여, 상승 입사 신호 에지에 기초한 제1 정보를 얻는다. 이러한 프로세스는 FPGA 지연 및 전송선의 길이를 따른 신호 전파 지연(PD) 모두를 고려하는, 상승 반사된 신호 에지에 기초한 제2 정보를 얻는다. 이러한 프로세스는 FPGA 지연을 제거하기 위해 제1 정보 및 제2 정보를 사용하여, 여기에 기술된 구현예에서 PD의 배수인 PD에 대한 정보를 남긴다. FPGA 지연이 이러한 측정으로부터 제거되기 때문에, 그 실제 값은 상술된 바와 같이 공지될 필요가 없다.

상술된 구현예를 설명하기 위해 도 5를 설명한다. 도 5는 2개의 그래프(501, 502)를 도시하고 있다. 이러한 예에서, 양측 그래프는 도 1의 포인트 B에서의 전압 측정값에 대한 것이다. 예를 들어, 도 1 내지 도 3을 다시 참조하면, 그래프(202)의 신호 X는 B1에서 측정될 수 있고 그래프(302)의 상보 신호 /X는 B2에서 측정될 수 있다. 설명을 위해, 전송선 X 및 /X으로 입력된 전압은 0V의 최소값과 5V의 최대값을 갖고 있다. 그러나, 임의의 적합한 전압 레벨이 다른 구현예에서 사용될 수 있다.

그래프(501)에서, 임계 전압(도 5에서 VREF)은 최대 전압의 25%로 프로그램된다. 여기에서, 이러한 임계 전압은 1.25V이다. 이러한 임계 전압은 단지 예이고, 다른 적합한 임계값이 설정될 수 있다. 이러한 임계값은 X 및 /X를 하이로부터 로우로 또는 로우로부터 하이로 구동하기 위해 클록을 트리거하도록 사용되어, 일반적으로 이들의 전류 상태를 변경한다.

도 4의 신호 생성기(414)와 같은 신호 생성기는 전송선에 X 및 /X를 제공하는데 사용될 수 있다. 동작에서, X는 하이로 구동된다. 이러한 예에서, 이것은 X가 0V로부터 5V로 가는 것을 의미한다. 대략 동일한 시간에, /X는 로우로 구동된다. 이러한 예에서, 이것은 /X가 5V로부터 0V로 구동되는 것을 의미한다. 그래프(501)에 도시된 바와 같이, 도 5에 대해 상술된 이유로 인해, 501에서 X를 하이로 그리고 /X를 로우로 구동하면 B1에서의 X의 전압이 0V로부터 2.5V(최대값의 절반)으로 되고 B2에서의 /X의 전압이 5V로부터 2.5V(역시 최대값의 절반)로 된다.

이러한 예에서, 입사 에지는 임계값을 가로지르는 X 또는 /X의 상승 에지에 의해 마크된다. X의 상승 에지는 시간 505에서 임계값(25%, 1.25V)을 가로지른다. 이와 대조적으로, 시간 505에서, /X는 임계값을 가로지르지 않았다. 보다 구체적으로, 양측 2.5V이지만 트리거는 임계값을 통과하는 신호의 상승 에지에 의해 발생한다. X에 대해, 입사 에지는 0V로부터 2/5V로 되어, 1.25 V 임계값을 가로지른다. 이와 대조적으로, /X에 대해, 임사 에지는 1.25 V 임계값을 가로지르는 일 없이 5V로부터 2.5V로 된다. 따라서, 이러한 예에서, 트리거는 X의 입사 에지이고, /X의 입사 에지는 아니다. 이러한 예에서, 트리거는 X를 로우로 (예를 들어, 5V로부터 0V로) 구동하기 위해 클록 펄스(CLK_PULSE)를 생성하는데 사용된다. 예를 들어, (예를 들어, 도 4의 디지털 로직(410)에서 구현된) 클록 생성기는 이러한 트리거를 식별할 수 있고, 이에 응답하여, 클록 펄스를 생성한다. 이러한 클록 펄스는 단지 특정 기간 후에만, X를 그 상보 상태로, 예를 들어, 하이(5V)로부터 로우(0V)로 구동하기 위한 신호 생성기(예를 들어, 414)로의 명령어로서 작용할 수 있다. 이러한 예에서, 특정 기간은 FPGA 지연(511)에 대응한다. 다른 구현예에서, 클록 생성기는 트리거를 식별한 후에, 이러한 트리거에 이어지는 하나의 FPGA 지연후에 신호 생성기에 클록 펄스를 생성할 수 있다. 어느 경우에도, 효과는 동일한데, 예를 들어, 신호 생성기는 X를 예를 들어, 하이(5V)로부터 로우(0V)로 그 상보 상태로 하나의 FPGA 지연 후에 구동한다.

그래프(501)에 도시된 바와 같이, 시간 505와 시간 507 사이에(하나의 FPGA 지연), 포인트 B1에서의 전압은 상술된 이유로 인해 2.5V로부터 5V로 된다. 시간 507에서, 신호 생성기는 X를 로우로, 예를 들어, 0V로 구동한다. 한편, 대략 동일한 시간에, 신호 생성기는 상보 신호 /X를 하이로 구동한다. 이 시점에서, /X는 로우(예를 들어, 0V)이다. /X는 따라서, 0V로부터 2.5V로 되고 X는 5V로부터 2.5V로 된다. 그래프 501에 도시된 바와 같이, 시간 507에, B1에서, X는 2.5V이고, B2에서는 /X가 2.5V이다. 양측 신호가 2.5V이지만, 트리거는 1/25 임계값을 통과하는 신호의 입사 에지에 의해 유발되는데, 이러한 경우에, 이러한 입사 에지는 상승 에지이다. /X에 대해, 입사 에지가 0V로부터 2.5V로 되어서, 1.25V 임계값을 크로스한다. 이와 대조적으로, X에 대해, 입사 에지는 1.25V 임계값을 크로스하지 않고 5V로부터 2.5V로 된다. 그 결과, 이러한 경우에, 트리거는 /X의 입사 에지이고 X의 입사 에지는 아니다. 이것은 상술된 제1 트리거링 이벤트와 대조된다.

상술된 경우와 같이, 클록 생성기는 이러한 트리거를 식별할 수 있고, 이에 응답하여, 클록 펄스를 생성할 수 있다. 이러한 클록 펄스는 신호 생성기가 특정 기간 후에만 그 상보 상태로, 예를 들어, 로우(0V)로부터 하이(5V)로 X를 구동하도록 명령어로서 작용할 수 있다. 이러한 예에서, 특정 기간은 하나의 FPGA 지연(512)에 대응한다. 다른 구현예에서, 클록 생성기는 이러한 트리거를 식별한 후에, 이러한 트리거에 이어지는 하나의 FPGA 지연 후에 신호 생성기에 클록 펄스를 생성할 수 있다. 이러한 경우에, 효과는 동일한데, 예를 들어, 신호 생성기는 하나의 FPGA 지연 후에, X를 그 상보 상태로, 예를 들어, 로우(0V)로부터 하이(5V)로 구동한다.

그래서, 그래프(501)에서, FPGA 지연(512)에 이어, X는 시간 515에서 하이로 구동된다. 한편, 상보 신호 /X는 로우로 구동된다. 상술된 바와 같이, X의 입사 에지는 시간 515에서 임계값(25%, 1.25V)을 크로스한다. 이와 대조적으로, 시간 515에서, /X는 임계값을 크로스하지 않았다. 즉, X에 대해, 입사 에지는 0V로부터 2.5V로 되고서, 1/25V 임계값을 크로스한다. 이와 반대로, /X에 대해, 입사 에지는 1.25V 임계값을 크로스하지 않고 5V로부터 2.5V로 된다. 그 결과, 트리거는 시간 515에서, X의 입사 에지이고 /X의 입사 에지는 아니다. 이러한 타입의 트리거링은 신호 생성기가 기술된 방식으로 X를 계속 구동하는 한 그래프(501)에 도시된 바와 같이 진행될 수 있는 진동을 생성한다.

이러한 예에서, 도 5의 트리거 주파수는 트리거 X가 제1 상태(예를 들어, 0V)로부터 제2 상태(예를 들어, 5V)로 가는 시간 사이의 차이에 상응한다. 예를 들어, 트리거 주파수는 시간 505와 515 사이의 기간(520)에 대응한다. 도 5에 도시된 바와 같이, 이러한 기간은 FPGA 지연의 2배이다.

상기 진동은 PD와 관계없이 판정된다. 보다 구체적으로, 신호 상태 변화는 X 또는 /X의 입사 에지를 변경하지 않고 트리거된다. 입사 에지는 반사된 신호에 의한 증대 전에 임계값에 도달한다. 이와 반대로, 그래프(502)에서, 임계값은 X 및 /X 트리거 신호 상태의 반사 에지가 변하도록 설정된다. 반사 에지는 입사 에지에 의해 유발된 전압과 신호 반사로부터 얻어진 전압의 합을 포함하고 있다. 그래프(501)의 경우와 같이, 이러한 예에서, 단일 임계값이 신호 변경을 위해 사용되지만, 이러한 구현예에서, 이러한 임계값(VREF)은 그래프(501)에서 사용된 값과 상이한 값으로 재프로그램되었다. 이러한 구현예에서, 임계값은 최대 전압의 75%, 또는 3.75V이다. 이것은 임계전압의 예일 뿐이고, 임의의 적합한 임계 전압이 반사된 신호 에지에 신호 상태 변화를 트리거하기 위해 사용될 수 있다. 또한, 여기에 기술된 프로세스는 제1 임계값과 제2 임계값이 단일 프로그램가능한 임계값으로부터 생성될 것을 필요로 하지 않는다는 것에 유의해야 한다. 오히려, 유용하다면, 제1 임계값 및 제2 임계값은 상이한 소스로부터, 예를 들어, 상이한 전압원, 회로의 상이한 핀(예를 들어, 유용하다면, FPGA의 상이한 핀) 등으로부터 얻어질 수 있다.

동작중에, 그래프 502에 도시된 바와 같이, X는 하이로 구동된다. 이러한 예에서, 이것은 X가 0V로부터 5V로 가는 것을 의미한다. 거의 동시에, /X는 로우로 구동된다. 이러한 예에서, 이것은 /X가 5V로부터 0V로 구동되는 것을 의미한다. 그래프 502에 도시된 바와 같이, 도 1 및 도 2에 대해 상술된 이유로 인해, X를 하이로 구동하고 /X를 로우로 구동할 때 B1에서의 전압은 0V로부터 2.5V(최대값의 절반)로 되고 B2에서의 전압은 5V로부터 2.5V(역시 최대값의 절반)으로 된다. 이러한 경우에, X의 반사 에지는 (2.5V가 3.75V를 초과하지 않기 때문에) 시간 520에서 임계값을 크로스하지 않는다. X 및 /X의 상승 에지는 이러한 예에서 반사 에지를 나타낸다. 한편, /X에 대해, 그 하강 에지(그 반사 에지가 아니다)는 5V로부터 2.5V로 된다. 그 결과, 시간 520에서, 아무런 트리거도 생성되지 않는다. 그러나, 시간 522에서, X의 반사 에지는 임계값 525(3.75V)를 초과하여서 클록 생성기가 클록 펄스를 생성하도록 트리거한다. 상술된 바와 같이, 이러한 클록 펄스는 단지 특정 기간 후에만, X를 그 상보 상태로, 예를 들어, 로우(0V)로부터 하이(5V)로 구동하기 위한 신호 생성기로의 명령어로서 작용할 수 있다. 이러한 예에서, 이러한 특정 기간은 하나의 FPGA 지연(524)에 대응한다. 다른 구현예에서, 이러한 클록 생성기는 트리거를 식별한 후에 이러한 트리거에 이어지는 하나의 FPGA 지연 후에 클록 펄스를 신호 생성기에 생성한다. 어느 경우에도, 효과는 동일한데, 예를 들어, 신호 생성기는 하나의 FPGA 지연 후에 X를 그 상보 상태, 예를 들어, 로우(0V)로부터 하이(5V)로 구동한다.

그래프(502)의 경우에서, X의 반사 에지는 전송선의 길이를 따른 X의 반사 다음에 임계값(이러한 예에서 75%, 3.75)을 초과한다. 신호가 전송선의 길이를 이동한 후에 돌아와야 하기 때문에, X에 대한 신호가 임계값을 초과하는데 걸리는 시간은 2PD(530)이다. 따라서, 시간 522에(2PD 후에), 트리거가 검출된다. 따라서, 시간 522 + 2 PD + 하나의 FPGA 지연에 상응하는 시간 531에, X는 로우로 예를 들어, 5V로부터 0V로 구동된다. 시간 531에, 상보 신호 /X는 하이로 (예를 들어, 0V로부터 5V로) 구동된다. X의 하강 에지(그 반사 에지가 아니다)는 시간 531에 임계값을 크로스한다. 그러나, /X의 반사 에지가 시간 531에서 3.75V 임계값이 아닌 2.5V에만 도달했기 때문에 /X의 반사 에지는 시간 531에서 임계값을 크로스하지 않는다. 아무런 반사 에지도 임계값을 크로스하지 않았기 때문에, 신호 상태 변화는 시간 531에서 트리거되지 않는다. /X의 반사 에지는 시간 532에서 임계값을 크로스한다. 그 결과, 트리거는 시간 532에서 생성된다. 상술된 바와 같이, 이러한 트리거는 시간 534에서 하나의 FPGA 지연 기간(533) 후에 X를 그 상보 상태로(예를 들어, 로우로부터 하이로, 즉, 0V로부터 5V로) 구동하게 된다. 마찬가지로, 시간 534에서, /X는 그 상보 상태로 (예를 들어, 하이로부터 로우로, 즉 5V로부터 0V로) 구동된다. 상기 경우에서와 같이, 시간 737에서 X가 임계값(525)에 도달하는데 2PD(535)가 걸리고, 그후에 상기 프로세스가 반복될 수 있다. 이러한 타입의 진동은 신호 생성기가 X를 여기에 기술된 방식으로 계속 구동하는 한 그래프(502)에서 도시된 바와 같이 진행될 수 있다.

그래프(502)에서, 트리거 주파수는 X가 제1 상태(예를 들어, 0V)로부터 제2 상태(예를 들어, 5V)로 가도록 트리거하는 시간 사이의 차이에 상응한다. 예를 들어, 트리거 주파수는 시간 522, 537 사이의 기간 540에 상응한다. 그래프(502)에 도시된 같이, 이러한 기간은 FPGA 지연(524 및 533)의 두배 및 4PD의 합이다. 이러한 4PD 기간은 2개의 2PD 기간(529 및 535)를 합산함으로써 얻어진다.

그래프 501에서, 시간 505, 515 사이의 기간은 FPGA 지연의 두배 또는 2(FPGA 지연)이다. 그래프 502에서, 시간(522 및 537) 사이의 기간은 FPGA 지연의 두배 즉, 1(FPGA 지연) 및 4PD의 합이다. PD는 그래프 502로부터 얻어진 기간, 즉, 2(FPGA 지연) + 4PD로부터 그래프 501로부터 얻어진 기간을 감산함으로써 얻어진다. 최종 차이는 4PD이다. 이러한 결과를 4로 나누면 전송선, 예를 들어, 전송선(100, 101)에 대한 PD를 얻을 수 있다. 따라서, 다른 전송선(예를 들어, 도 2의 전송선(101))의 신호 에지를 나눔으로써 전송선(예를 들어, 도 1의 전송선(100))에 대한 PD를 얻을 수 있다. 이러한 지연이 알려진 후에, 프로그램가능한 지연 소자를 사용함으로써, 예를 들어, 자동 테스트 시스템에서 보상될 수 있다.

도 6은 전송선(100, 101)과 같은 전송선에 대한 지연을 얻기 위한 프로세스(600)의 예를 도시하고 있다. 프로세스(600)에 따라, 제1 신호(예를 들어, X)가 제1 전송선(예를 들어, 전송선(100))에 제공되고, 제2 신호(예를 들어, /X)가 제2 전송선(예를 들어, 전송선(101))에 제공된다. 프로세스(600)는 제1 전송선에 대한 입사 에지를 검출한다(602). 이것은 예를 들어, 그래프 501(도 5)에 대해 상술된 방식으로 이루어질 수 있다. 프로세스(600)는 제2 전송선에 대한 제2 신호의 반사 에지를 검출한다(603). 이것은 예를 들어, 그래프 502(도 5)에 대해 상술된 방식으로 이루어질 수 있다. 프로세스(600)는 입사 에지의 검출과 반사 에지의 검출 사이의 시간에 기초하여 신호 전파 지연(예를 들어, PD)을 얻는다(604). 이것은 도 1 내지 도 5에 대해 상술된 바와 같이 이루어질 수 있다.

클록 생성기의 구현예는 다음과 같다. 이러한 클록 생성기의 구현은 신호 상태를 변환하기 위해 예를 들어, 그래프 501 및 502에서 특정된 시간에 클록 펄스를 생성하도록 구성되어 있다.

도 7은 여기에 기술된 클록 펄스를 생성하는데 사용될 수 있는 클록 생성기의 구현예(701)를 도시하고 있다. 도 7의 구현예에서, 임계값 VREF만이 입사 에지 상의 출력을 토글하는 것과 반사 에지 상의 출력을 토글하는 것 사이에 전환하도록 변경된다. 보다 구체적으로, 도 7에 도시된 바와 같이, 프로그램가능한 임계값(702)(예를 들어, 도 5에서와 동일한 프로그램가능한 임계값)이 각 전송선에서 검출된 신호에 상응할 수 있는, 비교기(703)에 대한 수신된 "X" 신호 및 비교기(704)에 대한 수신된 "/X" 신호와 함께 비교기(703, 704)에 입력된다. 출력 X+ 신호 및 X- 신호(이러한 입력으로부터 생성된 신호)가 지연 소자(706, 707)에 제공된다. 지연 소자(706, 707)는 시간 지연을 이들의 각 신호에 더하여 각각 Xd+ 및 Xd-를 생성한다. 일부 구현예에서, 이러한 지연은 예를 들어, 2ns 내지 4ns일 수 있다. 이러한 지연은 클록 펄스의 펄스폭을 결정한다. 임의의 적합한 지연이 각 신호에 더해질 수 있다. 비교기(703)의 출력 및 지연 소자(706)의 출력은 로직 게이트(710)에 제공되고, 비교기(704)의 출력 및 지연 소자(707)의 출력은 로직 게이트(711)에 제공된다. 각 로직 게이트의 출력(712, 713)은 이러한 구현예에서 클록 펄스(CLK_PULSE)를 생성하는 OR 게이트(715)에 제공된다. 이러한 구현예에서, 로직 게이트(710, 711)는 하나의 반전된 입력(예를 들어, 각 게이트에서, 도면에 도시된 "원"을 통해 수신된 입력)을 갖는 AND 게이트이다.

예를 들어, 로직 게이트(710)으로의 입력은 X+ 및 Xd+의 값을 포함할 수 있는데, Xd+는 지연 소자(706)을 통해 생성된 X+의 지연된 버전이다. 이러한 신호의 그래프가 로우로부터 하이로 천이되는 입력 X에 대해 도 8에 도시되어 있다. 로직 게이트(710)는 이러한 두개를 조합하여 영역(810)에서 임의의 기간 동안 "1" 출력을 생성한다. 이러한 "1" 출력은 클록 펄스(CLK_PULSE)(811)(도 8)에 상응한다. 유사한 출력이 X- 및 Xd-의 적합한 입력에 대해 생성될 수 있다.

하술된 바와 같이, 일부 구현예에서, 특성 지연 소자가 사용될 필요가 없다. 예를 들어, 도 7에서, 로직 게이트(710, 711)는 (도시된 바와 같은 반전 입력을 갖는 AND 게이트 대신에) 표준 AND 게이트일 수 있다. 지연 소자(706, 707)는 제거될 수 있고 인버터가 이들을 대신할 수 있다. 그 결과는 각 AND 게이트의 하나의 입력부로의 반전된 입력 신호이다. 또한, 인버터는 도 8에 도시된 것과 같은, 지연 신호를 생성하고 펄스를 산출할 고유의 지연을 갖고 있다. 그러나, 펄스폭은 예를 들어, 지연 소자의 프로그램된 지연에 의해 부여된 지연이 아닌 지연 신호에 부여된 인버터의 고유의 지연에 의존할 수 있다.

비교기(703, 704)에 입력된 임계 신호(702)의 레벨은 클록킹이 천이를 트리거할 때 전송선 길이가 고려되는 경우(예를 들어, 도 5의 그래프 502)에 대한 것인지 또는 천이를 트리거할 때 전송선이 고려되지 않는 경우(예를 들어, 도 5의 그래프 501)에 대한 것인지 여부를 판정한다. 예를 들어, 임계값이 로우로 설정되어 있는 경우에(예를 들어, 그래프 501) 비교기(703)는 그래프 501의 시간 505에 신호 X+의 상승 에지를 검출하여서 펄스가 그 시간에 출력되도록 하고, 비교기(704)는 시간 541에 신호 X-의 상승 에지를 검출하여서 펄스가 그 시간에 출력되도록 한다. 마찬가지로, 임계값이 하이로 설정되어 있는 경우에(예를 들어, 그래프 502) 비교기(703)는 시간 522에 신호 X+의 상승 에지를 검출하여서 펄스를 그 시간에 출력되도록 하고, 비교기(704)는 시간 532에 신호 X-의 상승 에지를 검출하여서 펄스가 그 시간에 출력되도록 한다.

도 9는 FPGA(900)의 예에 구현된 상기 클록 생성기를 도시하고 있다. 여기에서, 지연 소자(706, 707)는 지연 소자(901, 902)에 각각 대응하고, "Clogic"(903, 904)은 로직 게이트(710, 711)에 대응하고, 결합기(906)는 OR 게이트(715)에 대응한다. 도 7 및 도 9에 도시된 것 이외의 구성이 사용될 수 있다.

도 11은 클록 생성기의 다른 구현예를 도시하고 있다. 그러나, 먼저, 도 10에서, 그래프 1001은 임계값 VREF가 양측 세트의 측정값에 대해 동일한 도 10의 그래프 1000과 대응한다. 이러한 예에서, 임계값은 1.25V로 남아 있다. 상술된 이유로 인해, 입력 신호 X의 에지(1002, 1003)에서, (예를 들어, 저전압으로부터 고전압으로의) 신호 상태 천이가 X에서 요청된다. 상보 신호 /X의 에지(1004, 1005)에서, (예를 들어, 저전압으로부터 고전압으로의) 신호 상태 천이가 /X에서 요청된다. 상술된 이유로 인해, 에지(1010)에서, (예를 들어, 저전압으로부터 고전압으로의) 신호 상태 천이가 X에서 요청되고, 에지(1011)에서, (예를 들어, 저전압으로부터 고전압으로의) 신호 상태 천이가 /X에서 요청된다.

도 11의 클록 생성기 로직(1100)의 예가 X 및 /X의 신호 입력이 주어졌을 때 희망되는 상태 천이를 생성하기 위해 사용될 수 있다. 이와 관련하여 로직(1100)은 XOR 게이트(1101) 및 XNOR 게이트(1102)를 포함하고, 이들의 각각은 그 입력부에서 X 및 /X를 수신한다. XOR 게이트(1101)를 포함하는 로직 경로(1105)는 천이를 트리거할 때 전송선 길이가 고려되는 경우(예를 들어, 도 10의 그래프 1001)에 대한 클록킹을 제어하고, XNOR 게이트(1102)를 포함하는 로직 경로(1106)는 천이를 트리거할 때 전송선이 고려되는 경우(예를 들어, 도 10의 그래프 1000)에 대한 클록킹을 제어한다. 모드 신호(1110)는 어느 경로 출력이 클록 펄스를 생성하는데 사용되는지 여부를 판정한다. 특히, 모드 신호가 하이(예를 들어, 1)이라면, XOR 경로(1105)는 이네이블되고 XNOR 경로(1106)는 디스에이블된다. 모드 신호가 로우이라면, XNOR(1106)가 이네이블되고 XOR 경로(1105)가 디스에이블된다. AND 게이트(1115) 및 로직 게이트(1116)는 XOR 게이트(101) 또는 XNOR 게이트(1102) 어느 하나로부터의 출력을 제어한다. OR 게이트(1117)는 게이트(1115, 1116)의 출력을 수신하고, 그로부터 클록 펄스를 생성한다.

도 10의 그래프 1000에서, XNOR 게이트(1102)는 에어리어 A,B 및 C에서 X 및 /X의 입력을 수신한다. 그 결과, 시간 1015 및 1017에서 XNOR 출력은 X에 대해 1이고, 그 결과 X의 신호 상태를 변경하는 클록 펄스를 산출한다. 시간 1021, 1022에서, XNOR 출력은 1이고, 그 결과 시간 1021 및 1022에서, /X에 대한 신호 상태를 변경하는 클록 펄스를 얻는다. 도 10의 그래프 1001에서, XOR(1102) 게이트는 에어리어 A,B 및 C에서 X 및 /X의 입력을 수신한다. 그 결과, 시간 1020에서, XOR 출력은 1이고, X의 신호 상태를 변경하는 클록 펄스를 얻는다. 시간 1024에서, XOR 출력은 1이고, /X의 신호 상태를 변경하는 클록 펄스를 얻는다.

도 12에서, 다른 구현예에서, 클록 생성기는 멀티플렉서(1210)를 포함할 수 있다. 이러한 멀티플렉서는 천이를 트리거할 때 전송선 길이가 고려되는 경우(예를 들어, 도 10의 그래프 1001)에 대한 클록킹을 제어하는 "1"의 모든 신호(1202) 및, 천이를 트리거할 때 전송선이 고려되지 않는 경우에 대한 클록킹을 제어하는 "0"의 모든 신호를 수신한다. 이러한 예에서, 멀티플렉서(1210)는 X 및 /X 신호를 수신하고, 다음의 진리표에 따라 클록 출력(CLK_PULSE)를 생성한다.

도 13은 도 10에 도시된 바와 같이 고정된 임계값을 허용하지만 클록에 대해 특정된 최소 펄스폭을 달성하는 클록 생성기의 구현예를 도시하고 있다. 도 13의 구현예에서, 입력 신호 "X" 및 입력 신호의 반전된 버전 "/X"가 비교기(1303, 1304)에 각각 제공된다. 임계값(VREF)가 또한 이러한 비교기에 적용된다. 비교기(1303)의 출력은 로직 게이트(1310) 및 지연 소자(1306)에 제공되고, 비교기(1303)의 반전된 출력은 로직 게이트(1320) 및 지연 소자(1316)에 제공된다. 비교기(1304)의 출력은 로직 게이트(1311) 및 지연 소자(1307)에 제공되고, 비교기(1304)의 반전된 출력은 로직 게이트(1321) 및 지연 소자(1317)에 제공된다. 각 비교기 출력(정상 또는 반전)에 대한 구성은 도 7에 제공된 것과 유사하다. 따라서, 로직 게이트(1310, 1311)의 최종 출력은 OR 게이트(1315)에 적용되고, 로직 게이트(1320, 1321)의 최종 결과는 OR 게이트(1325)에 적용된다. 모드 신호(1317) 또는 그 반전은 도시된 바와 같이 각 로직 게이트(1316, 1326)를 통해 각 OR 게이트(1315 또는 1325)의 출력과 결합된다. 모드 신호(1317)는 어느 경로 출력이 클록 펄스를 생성하는데 사용되는지를 결정한다. 특히, 모드 신호가 하이(예를 들어, 1)이라면, 로직 게이트(1325)의 출력은 OR 게이트(1327)로 통과되고 로직 게이트(1315)의 출력은 차단된다. 모든 신호가 로우(예를 들어, 0)이라면, 로직 게이트(1315)의 출력은 OR 게이트(1327)로 통과되고 로직 게이트(1325)의 출력은 차단된다. 도 10에 도시된 예에서, OR 게이트(1315)를 통해 흐르는 로직 경로는 1000에서의 신호에 상응하는 클록 펄스를 생성한다. OR 게이트(1325)를 통해 흐르는 로직 경로는 1001에서의 신호에 상응하는 클록 펄스를 생성한다. 로직 게이트(1316, 1326)의 출력은 OR 게이트(1327)를 통해 결합되어 클록 펄스(CLK_PULSE)를 생성한다.

(스윙 레벨의 25%에서 임계값을 갖는) 도 10에 도시된 예에서, OR 게이트(1315)를 통해 흐르는 로직 경로는 1000에서의 신호에 상응하는 클록 펄스를 생성한다. OR 게이트(1325)를 통해 흐르는 로직 경로는 1001에서의 신호에 상응하는 클록 펄스를 생성한다. 로직 게이트(1316, 1326)의 출력은 OR 게이트(1327)를 통해 결합되어 클록 펄스(CLK_PULSE)를 생성한다. 임계값이 스윙 레벨의 75%이라면, 1315를 통한 로직 경로는 1001에서의 신호에 상응하는 클록 펄스를 생성하였을 것이고 1325를 통한 로직 경로는 1000에서의 신호에 상응하는 클록 펄스를 생성하였을 것이다.

도 14는 프로세스(60)에 대해 상술된 방식으로 PD를 측정하는데 사용될 수 있는 전송선 X 및 /X의 구성을 도시하고 있다. 프로세스(600)에 다라, 제1 신호(예를 들어, X)가 제1 전송선(예를 들어, 전송선(1401))에 제공되고, 제2 신호(예를 들어, /X)가 제2 전송선(예를 들어, 전송선(1402))에 제공된다(601). 양측 모두는 에지 생성기(1403)에 의해 제공된다. 프로세스(600)는 시간 지연 측정기(1404)등에 의해 제1 전송선 상의 입사 에지를 검출한다(602). 이것은 예를 들어, 그래프 501(도 5)에 대해 상술된 방식으로 이루어질 수 있다. 프로세스(600)는 예를 들어, 시간 지연 측정기(1404)에 의해 제2 전송선 상의 제2 신호의 반사 에지를 검출한다(603). 이것은 예를 들어, 그래프 502(도 5)에 대해 상술된 방식으로 이루어질 수 있다. 프로세스(600)는 입사 에지의 검출과 반사 에지의 검출 사이의 시간에 기초하여 신호 전파 지연(예를 들어, PD)을 알아낸다. 이것은 도 1 내지 도 5에 대해 상술된 바와 같이 이루어질 수 있다.

도 14의 예에서, 상보 신호 이외의 신호가 X 및 /X 대신에 입력될 수 있다. VREF1 및 VREF2가 동일한 값을 갖는 경우에, 이러한 신호는 비상보적일 수 있다. 반면에, VREF1 및 VREF2가 동일한 갖는 경우에, 이러한 신호는 상보적일 수 있다.

여기에 기술된 기능, 또는 그 일부, 및 그 다양한 수정(이후로 "함수")은 여기에 기술된 하드웨어에 제한되지 않는다. 이러한 함수의 모두 또는 일부는 적어도 일부, 예를 들어, 프로그램가능한 프로세서, 컴퓨터, 멀티플 컴퓨터, 및/또는 프로그램가능한 로직 컴포넌트와 같은 하나 이상의 데이터 처리 장치에 의해 실행되거나 이러한 데이터 처리 장치의 동작을 제어하기 위해, 하나 이상의 비일시적인 기계 판독가능 매체와 같은, 예를 들어, 정보 캐리어에 접촉식으로 구현된 컴퓨터 프로그램과 같은 컴퓨터 프로그램 제품을 통해 구현될 수 있다.

컴퓨터 프로그램은 컴퓨터 번역되거나 해석된 언어를 포함하는 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 독립형 프로그램, 또는 모듈, 컴포넌트, 서브루틴, 또는 컴퓨팅 환경에서 사용하기에 적합한 다른 유닛을 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터 또는 하나의 사이트 또는 다수의 사이트에 분포되고 네트워크에 의해 상호접속된 다수의 컴퓨터에서 실행되기 위해 전개될 수 있다.

이러한 함수의 모두 또는 일부를 구현하는 것과 연관된 액션은 교정 프로세스의 함수를 수행하기 위해 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그램가능한 프로세서에 의해 수행될 수 있다. 이러한 함수의 모두 또는 일부는 예를 들어, FPGA 및/또는 ASIC(주문형 집적 회로)와 같은 전용 로직 회로로서 구현될 수 있다.

컴퓨터 프로그램의 실행을 위해 적합한 프로세서는 예를 들어, 범용 및 전용 마이크로프로세서 모두 및, 임의의 종류의 디지털 컴퓨터의 어느 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 롬 또는 램 또는 모두로부터 명령어 및 데이터를 수신할 것이다. 컴퓨터의 컴포넌트는 명령어를 실행하기 위한 프로세서 및 명령어 및 데이터를 저장하기 위한 하나 이상의 메모리 장치를 포함한다.

여기에 기술된 상이한 실시예의 컴포넌트는 위에서 구체적으로 제시되지 않은 다른 실시예를 형성하기 위해 조합될 수 있다. 컴포넌트는 도면에 도시된 구조에서 그 동작에 역효과를 주지 않고 배제될 수 있다. 또한, 다양한 별개의 컴포넌트가 여기에 기술된 기능을 수행하기 위해 하나 이상의 개별적인 컴포넌트로 조합될 수 있다.

여기에 기술된 구현예에서, 사용되는 지연(예를 들어, 도 7, 8, 9, 11, 13등)은 지연 소자 이외의 회로 소자에 의해 생성될 수 있다. 예를 들어, 인버터가 지연을 생성할 수 있다. 이러한 인버터로부터, 다수의 인버터로부터, 또는 임의의 다른 적합한 회로 소자로부터의 지연은 여기에 기술된 임의의 구현예의 실제 지연 소자를 대신할 수 있다.

여기에 구체적으로 기술되지 않은 다른 실시예 역시 다음의 청구범위에 포함되어 있다.

Claims

실질상 동일한 전파 지연을 갖는 제1 전송선 및 제2 전송선을 통한 전파 지연을 획득하는 방법으로서,
상기 제1 전송선에 제1 신호를 제공하는 단계;
상기 제2 전송선에 제2 신호를 제공하는 단계;
상기 제1 전송선에서 제1 신호의 입사 에지를 검출하는 단계;
상기 제2 전송선에서 제2 신호의 반사 에지를 검출하는 단계; 및
상기 입사 에지의 검출 시간과 상기 반사 에지의 검출 시간에 기초하여 상기 전파 지연을 결정하는 단계를 포함하는 것을 특징으로 하는 전파 지연 획득 방법.
제1항에 있어서, 상기 입사 에지는 제1 입사 에지이고,
상기 방법은,
상기 제1 입사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하는 단계;
상기 제2 전송선에서 상기 제2 신호의 제2 입사 에지를 검출하는 단계;
상기 제2 입사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하는 단계;
상기 제1 전송선에서 상기 제1 신호의 제3 입사 에지를 검출하는 단계; 및
고정된 지연에 상응하는, 상기 제1 입사 에지와 상기 제2 입사 에지 사이의 기간을 식별하는 단계를 더 포함하고,
상기 전파 지연을 결정하는 단계는 고정된 지연에 기초하는 것을 특징으로 하는 전파 지연 획득 방법.
제2항에 있어서, 상기 반사 에지는 제1 반사 에지이고 상기 기간은 제1 기간이고,
상기 방법은,
상기 제1 반사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하는 단계;
상기 제2 전송선에서 상기 제2 신호의 제2 반사 에지를 검출하는 단계;
상기 제2 반사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하는 단계;
상기 제1 전송선에서 상기 제1 신호의 제3 반사 에지를 검출하는 단계; 및
상기 고정된 지연에 상기 전파 지연에 상응하는 값을 더한 값에 상응하는, 상기 제1 반사 에지와 상기 제2 반사 에지 사이의 제2 기간을 식별하는 단계를 포함하고,
상기 전파 지연을 결정하는 단계는 상기 제1 기간 및 제2 기간에 기초하는 것을 특징으로 하는 전파 지연 획득 방법.
제3항에 있어서, 상기 신호 전파 지연에 상응하는 값은 상기 전파 지연의 배수와 관련되어 있고,
상기 제1 기간 및 제2 기간에 기초하여 상기 전파 지연을 결정하는 단계는,
상기 제1 기간과 제2 기간 사이의 차이를 획득하는 단계; 및
상기 차이의 쿼션트 및 상기 전파 지연의 배수에 상응하는 상수를 획득하는 단계를 포함하는 것을 특징으로 하는 전파 지연 획득 방법.
제3항에 있어서, 상기 제1 입사 에지를 검출하는 단계는 상기 제1 입사 에지를 제1 임계값에 비교하는 단계를 포함하고, 상기 제2 입사 에지를 검출하는 단계는 상기 제2 입사 에지를 상기 제1 임계값에 비교하는 단계를 포함하고,
상기 제1 반사 에지를 검출하는 단계는 상기 제1 반사 에지를 제2 임계값에 비교하는 단계를 포함하고, 상기 제2 반사 에지를 검출하는 단계는 상기 제2 반사 에지를 상기 제2 임계값에 비교하는 단계를 포함하는 것을 특징으로 하는 전파 지연 획득 방법.
제1항에 있어서, FPGA가,
상기 제1 신호를 상기 제1 전송선에 제공하는 단계;
상기 제2 신호를 상기 제2 전송선에 제공하는 단계;
상기 제1 전송선에서 상기 제1 신호의 입사 에지를 검출하는 단계;
상기 제2 전송선에서 상기 제2 신호의 반사 에지를 검출하는 단계; 및
상기 입사 에지의 검출 시간 및 상기 반사 에지의 검출 시간에 기초하여 상기 전파 지연을 결정하는 단계를 포함하는 동작을 실행하는 것을 특징으로 하는 전파 지연 획득 방법.
제3항에 있어서,
상기 제1 신호의 상태의 변화를 트리거하기 위해 클록 펄스를 생성하는 단계를 더 포함하는 것을 특징으로 하는 전파 지연 획득 방법.
제7항에 있어서, 상기 클록 펄스를 생성하는 단계는,
상기 제1 신호를 지연시켜 제1 지연 신호를 산출하고, 상기 제1 지연 신호를 상기 제1 신호와 결합하여 제1 클록 펄스를 산출하는 단계;
상기 제2 신호를 지연시켜 제2 지연 신호를 산출하고, 상기 제2 지연 신호를 상기 제2 신호와 결합하여 제2 클록 펄스를 산출하는 단계; 및
상기 클록 펄스로서, 상기 제1 클록 펄스와 제2 클록 펄스의 결합값을 출력하는 단계를 포함하는 것을 특징으로 하는 전파 지연 획득 방법.
제7항에 있어서, 상기 클록 펄스를 생성하는 단계는,
상태의 변화를 트리거하는 시간에 상기 클록 펄스를 출력하기 위해 상기 제1 신호 및 제2 신호에 상응하는 제어 입력을 갖는 멀티플렉서를 사용하는 단계를 포함하는 것을 특징으로 하는 전파 지연 획득 방법.
실질상 동일한 지연을 갖는 제1 전송선 및 제2 전송선을 통한 지연을 획득하는 장치로서,
(i) 상기 제1 전송선에 제1 신호를 제공하고 (ii) 상기 제2 전송선에 제2 신호를 제공하기 위한 신호 생성기;
(i) 상기 제1 전송선에서 제1 신호의 입사 에지를 검출하고 (ii) 상기 제2 전송선에서 제2 신호의 반사 에지를 검출하기 위한 검출기 회로; 및
상기 입사 에지의 검출 시간과 상기 반사 에지의 검출의 시간에 기초하여 상기 전파 지연을 결정하기 위한 회로를 포함하는 것을 특징으로 하는 지연 획득 장치.
제10항에 있어서, 상기 입사 에지는 제1 입사 에지이고,
상기 신호 생성기는 상기 제1 입사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하도록 구성되어 있고;
상기 검출기 회로는 상기 제2 전송선에서 상기 제2 신호의 제2 입사 에지를 검출하도록 구성되어 있고;
상기 신호 생성기는 상기 제2 입사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하도록 구성되어 있고;
상기 검출기 회로는 상기 제1 전송선에서 상기 제1 신호의 제3 입사 에지를 검출하도록 구성되어 있고;
상기 회로는 고정된 지연에 상응하는, 상기 제1 입사 에지와 상기 제2 입사 에지 사이의 기간을 식별하도록 구성되어 있고, 상기 전파 지연을 결정하는 단계는 고정된 지연에 기초하는 것을 특징으로 하는 지연 획득 장치.
제11항에 있어서, 상기 반사 에지는 제1 반사 에지이고 상기 기간은 제1 기간이고,
상기 신호 생성기는 상기 제1 반사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하도록 구성되어 있고;
상기 검출기 회로는 상기 제2 전송선에서 상기 제2 신호의 제2 반사 에지를 검출하도록 구성되어 있고;
상기 신호 생성기는 상기 제2 반사 에지에 응답하여 상기 제1 신호의 상태의 변화를 트리거하도록 구성되어 있고;
상기 검출기 회로는 상기 제1 전송선에서 상기 제1 신호의 제3 반사 에지를 검출하도록 구성되어 있고;
상기 회로는 상기 고정된 지연에 상기 전파 지연에 상응하는 값을 더한 값에 상응하는, 상기 제1 반사 에지와 상기 제2 반사 에지 사이의 제2 기간을 식별하도록 구성되어 있고, 상기 전파 지연을 결정하는 단계는 상기 제1 기간 및 제2 기간에 기초하는 것을 특징으로 하는 지연 획득 장치.
제10항에 있어서, FPGA는 상기 신호 생성기, 검출기 회로 및 상기 지연을 결정하기 위한 회로를 포함하는 것을 특징으로 하는 지연 획득 장치.
실질상 동일한 지연을 갖는 제1 전송선 및 제2 전송선을 통한 지연을 획득하는 방법으로서,
상기 제1 전송선에서 신호의 제1 에지를 검출하는 단계;
상기 제2 전송선에서 신호의 제2 에지를 검출하는 단계;
상기 제1 에지 및 제2 에지의 검출에 이어진 고정된 시간 간격에 상기 제1 에지 및 제2 에지의 반복된 출력을 각각 트리거하는 단계; 및
상기 제1 에지 및 제2 에지가 출력되는 빈도수를 결정하는 단계를 포함하고, 상기 빈도수는 상기 제1 전송선 및 제2 전송선을 통한 지연과 관련되어 있는 것을 특징으로 하는 지연 획득 방법.
실질상 동일한 지연을 갖는 제1 전송선 및 제2 전송선을 통한 지연을 획득하는 장치로서,
(i) 상기 제1 전송선에서 신호의 제1 에지를 검출하고 (ii) 상기 제2 전송선에서 신호의 제2 에지를 검출하기 위한 검출기 회로;
상기 제1 에지 및 제2 에지의 검출에 이어진 고정된 시간 간격에 상기 제1 에지 및 제2 에지를 각각 반복적으로 출력하기 위한 에지 생성기; 및
상기 제1 에지 및 제2 에지가 출력되는 빈도수를 결정하기 위한 회로를 포함하고, 상기 빈도수는 상기 제1 전송선 및 제2 전송선을 통한 지연과 관련되어 있는 것을 특징으로 하는 지연 획득 장치.
제1항에 있어서, 상기 제1 신호 및 제2 신호는 상보 신호인 것을 특징으로 하는 전파 지연 획득 방법.
제10항에 있어서, 상기 제1 신호 및 제2 신호는 상보 신호인 것을 특징으로 하는 지연 획득 장치.