KR20140098614A - 표시장치의 커패시터 제조 방법 및 그에 따라 제조된 커패시터를 구비하는 표시장치 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000010410 layer Substances 0.000 claims abstract description 189
- 238000000034 method Methods 0.000 claims abstract description 57
- 239000011241 protective layer Substances 0.000 claims abstract description 43
- 239000010409 thin film Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 25
- 238000000059 patterning Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 229920000642 polymer Polymers 0.000 claims description 45
- 238000003825 pressing Methods 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 239000010408 film Substances 0.000 claims description 15
- 238000002161 passivation Methods 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 5
- 101150076592 CST3 gene Proteins 0.000 description 18
- 101150037603 cst-1 gene Proteins 0.000 description 18
- 239000011229 interlayer Substances 0.000 description 12
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- -1 Cst2 Proteins 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 description 1
- 238000000149 argon plasma sintering Methods 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- PQXKHYXIUOZZFA-UHFFFAOYSA-M lithium fluoride Inorganic materials [Li+].[F-] PQXKHYXIUOZZFA-UHFFFAOYSA-M 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000001579 optical reflectometry Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
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- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- Microelectronics & Electronic Packaging (AREA)
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- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Thin Film Transistor (AREA)
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Abstract
본 발명은, 기판 상에 형성되며, 활성층, 게이트 전극, 소스/드레인 전극을 포함하는 박막트랜지스터, 상기 박막트랜지스터와 전기적으로 연결된 표시소자, 및 커패시터를 포함하는 표시장치에 있어서 상기 커패시터의 제조 방법으로서, 기판 상에 전극층을 형성하는 단계와, 전극층 상에 보호층을 형성하는 단계와, 보호층을 패터닝하여 서로 평행하게 배치되는 제1 브랜치 패턴들을 포함하는 제1 패턴, 및 서로 평행하게 배치되되 제1 브랜치 패턴들 사이 사이에 배치되는 제2 브랜치 패턴들을 포함하는 제2 패턴을 형성하는 패터닝 단계, 및 제1 패턴 및 제2 패턴을 마스크로 전극층을 식각하여 제1 전극 및 제2 전극을 형성하는 단계를 포함하는, 표시장치의 커패시터 제조 방법 및 그에 따라 제조된 커패시터를 포함하는 표시장치에 관한 것이다.
Description
본 발명은 표시장치의 커패시터의 제조 방법 및 그에 따라 제조된 커패시터를 구비하는 표시장치에 관한 것이다.
일반적으로 액정표시장치는 액체와 고체의 중간적인 특성을 가지는 액정은 외부 전계에 의해 액정분자의 배열이 달라지는 전기적 성질과 액정 셀의 복굴절성, 선광성 및 광산란 특성 등의 광학적 성질을 이용하여 표시장치로 만든 것이다.
자발광형 표시 장치인 유기발광표시장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 넓은 시야각, 높은 콘트라스트(contrast) 및 빠른 응답 속도 등의 고품위 특성으로 인해 차세대 표시 장치로 주목받고 있다.
액정표시장치 또는 유기발광표시장치와 같은 표시장치는 전원인가 및 그에 따른 신호 처리를 위하여 다양한 종류의 배선들 및 커패시터를 포함하며, 표시장치에 대한 다양한 요구에 따라, 표시장치에서 차지하는 면적이 최소화되는, 즉 소형의 커패시터에 대한 요구가 증가하고 있다.
본 발명의 일실시예는, 표시장치의 커패시터의 제조 방법 및 그에 따라 제조된 커패시터를 구비하는 표시장치에 관한 것이다.
본 발명의 일 측면에 따르면, 기판 상에 형성되며, 활성층, 게이트 전극, 소스/드레인 전극을 포함하는 박막트랜지스터, 상기 박막트랜지스터와 전기적으로 연결된 표시소자, 및 커패시터를 포함하는 표시장치에 있어서 상기 커패시터의 제조 방법으로서, 상기 기판 상에 전극층을 형성하는 단계; 상기 전극층 상에 보호층을 형성하는 단계; 상기 보호층을 패터닝하여 서로 평행하게 배치되는 제1 브랜치 패턴들을 포함하는 제1 패턴, 및 서로 평행하게 배치되되 상기 제1 브랜치 패턴들 사이 사이에 배치되는 제2 브랜치 패턴들을 포함하는 제2 패턴을 형성하는 패터닝 단계; 및 상기 제1 패턴 및 상기 제2 패턴을 마스크로 상기 전극층을 식각하여 제1 전극 및 제2 전극을 형성하는 단계;를 포함하는, 표시장치의 커패시터 제조 방법을 제공한다.
본 발명의 일 특징에 따르면, 상기 제1 패턴 및 상기 제2 패턴을 갖는 상기 보호층의 일부 영역 상에 포토레지스트를 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 포토레지스트가 형성된 상기 보호층의 일부 영역은 상기 박막트랜지스터의 상기 활성층, 상기 게이트 전극, 상기 소스/드레인 전극 중 어느 하나와 대응될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1,2 전극을 형성하는 단계는, 상기 포토레지스트를 마스크로 상기 전극층을 식각하여 상기 활성층, 상기 게이트 전극, 상기 소스/드레인 전극 중 어느 하나를 형성하는 단계; 및 상기 제1,2 패턴을 마스크로 상기 전극층을 식각하여 상기 제1,2 전극을 형성하는 단계;를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 전극층을 식각하는 단계는, 상기 제1 패턴을 마스크로 상기 전극층을 식각하여, 서로 평행하게 배치되는 복수의 제1 브랜치 전극들을 포함하는 제1 전극을 형성하는 단계; 및 상기 제2 패턴을 마스크로 상기 전극층을 식각하여, 서로 평행하게 배치되는 복수의 제2 브랜치 전극들을 포함하는 제2 전극을 형성하는 단계;를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극을 형성하는 단계 및 상기 제2 전극을 형성하는 단계는 동일한 공정에서 수행될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 브랜치 전극들과 상기 제2 브랜치 전극들은 상호 맞물려 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극부들 및 상기 제2 전극부들은 상호 이격되어 있을 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극부들 및 상기 제2 전극부들 사이의 이격 공간에 절연층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 전극 상에는 상기 보호층의 상기 제1 패턴이 위치하며, 상기 제2 전극 상에는 상기 보호층의 상기 제2 패턴이 위치할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 전극층을 식각하는 단계는, 건식 식각(dry etching)법을 이용할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 패터닝 단계는, 상기 보호막 상에 폴리머층을 형성하는 단계; 상기 폴리머층을 패터닝하는 단계; 및 상기 패터닝된 폴리머층을 마스크로 상기 보호막을 식각하여 상기 제1 패턴 및 상기 제2 패턴을 형성하는 단계;를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 폴리머층을 패터닝하는 단계는, 상기 폴리머층을 향해 돌출된 돌출패턴 및 상기 돌출패턴에 의해 오목한 오목패턴을 구비한 가압부재를 이용하여 상기 폴리머층을 가압 및 경화하는 단계; 및 상기 가압부재의 돌출패턴과 대응되는 위치에 잔류하는 잔여 폴리머층을 제거하여 상기 폴리머층에 상기 미세패턴을 형성하는 단계;를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 미세패턴을 형성하는 단계는, 플라즈마를 이용하여 상기 잔여 폴리머층을 제거하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 보호막을 식각하여 상기 제1 패턴 및 상기 제2 패턴을 형성하는 단계는, 건식 식각(dry etching) 법을 사용할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 전극층은, 상기 활성층을 이루는 물질, 상기 게이트 전극을 이루는 물질, 상기 소스/ 드레인 전극을 이루는 물질 중 어느 하나와 동일한 물질을 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 기판 상에 형성되며, 활성층, 게이트 전극, 소스/드레인 전극을 포함하는 박막트랜지스터, 상기 박막트랜지스터와 전기적으로 연결된 표시소자, 및 커패시터를 포함하는 표시장치에 있어서 상기 커패시터의 제조 방법으로서, 상기 기판 상에 전극층을 형성하는 단계; 상기 전극층 상에 보호층을 형성하는 단계; 상기 보호층을 패터닝하여 서로 평행하게 배치되는 제1 브랜치 패턴들을 포함하는 제1 패턴, 및 서로 평행하게 배치되되 상기 제1 브랜치 패턴들 사이 사이에 배치되는 제2 브랜치 패턴들을 포함하는 제2 패턴을 형성하는 패터닝 단계; 상기 제1 패턴 및 상기 제2 패턴을 갖는 상기 보호층의 일부 영역 상에 포토레지스트를 형성하는 단계; 및 상기 포토레지스트 및 상기 제1,2 패턴을 마스크로 상기 전극층을 식각하여, 상기 활성층, 상기 게이트 전극, 상기 소스/드레인 전극 중 어느 하나의 요소, 및 상기 어느 하나의 요소와 동일한 층에 형성되는 제1 전극 및 제2 전극을 형성하는 단계;를 포함하는, 표시장치의 커패시터 제조 방법을 제공한다.
본 발명의 또 다른 측면에 따르면, 앞서설명한 방법에 의하여 제조된 커패시터를 포함하는 표시장치를 제공한다.
본 발명의 일 특징에 따르면, 표시장치의 상기 제1 전극은 서로 평행하게 배치되는 복수의 제1 브랜치 전극들을 포함하고, 상기 제2 전극은 상기 제1 전극과 동일한 층에 형성되며, 서로 평행하게 배치되는 복수의 제2 브랜치 전극들을 포함하고, 상기 제1 브랜치 전극들은 상기 제2 브랜치 전극들 사이에 배치 (interspersed)될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 커패시터는, 박막트랜지스터의 활성층, 게이트 전극, 및 소스/ 드레인 전극 중 어느 하나와 동일한 층에 형성되며 동일한 물질을 포함할 수 있다.
상기와 같은 본 발명의 일실시예에 따르면, 비교적 간단한 방법을 통해 박막트랜지스터의 활성층, 게이트 전극, 소스/드레인 중 어느 하나의 구성 요소, 및 수평 방향으로 형성되며 상호 맞물리는 브랜치 전극들을 갖는 커패시터를 동시에 형성할 수 있다.
또한, 커패시터를 형성하는 공정에 있어서 보호층을 셀프 마스크로 사용함으로써 마스크의 수를 최소화할 수 있다.
한편, 가압부재를 이용하여 보호층을 패터닝하는 비교적 용이한 방법을 통해 보호층의 제1,2 브랜치 패턴 간의 간격을 미세하게 조절할 수 있으며, 커패시터가 차지하는 면적을 최소화함으로써 화면이 표시되는 개구부의 면적을 증가시킬 수 있다. 뿐만 아니라, 단위 면적당 커패시터의 저장 용량을 향상시킬 수도 있다.
도 1은 본 발명의 일 실시예예 따른 표시장치를 개략적으로 도시한 단면도다.
도 2는 도 1의 커패시터들(Cst1, Cst2, Cst3)의 상부면도이다.
도 3은 본 발명의 일 실시예에 따른 표시장치의 커패시터의 제조 방법을 개략적으로 나타낸 순서도이다.
도 4는 도 3의 단계 S10 및 S20에 따른 공정 상태를 나타낸 단면도이다.
도 5a, 도 5c 내지 5g는 도 3의 단계 S30에 따른 공정 상태를 나타낸 단면도로서, 도 5g는 도 5f의 사시도이고, 도 5b는 단계 S30에 사용되는 가압부재의 하부면을 나타낸 사시도이다.
도 6 및 도 7은 단계 S40에 따른 공정 상태를 나타낸 단면도이다.
도 8은 단계 S50에 따른 공정 상태를 나타낸 단면도이다.
도 9는 단계 S60에 따른 공정 상태를 나타낸 단면도이다.
도 10은 단계 S70에 따른 공정 상태를 나타낸 단면도이다.
도 2는 도 1의 커패시터들(Cst1, Cst2, Cst3)의 상부면도이다.
도 3은 본 발명의 일 실시예에 따른 표시장치의 커패시터의 제조 방법을 개략적으로 나타낸 순서도이다.
도 4는 도 3의 단계 S10 및 S20에 따른 공정 상태를 나타낸 단면도이다.
도 5a, 도 5c 내지 5g는 도 3의 단계 S30에 따른 공정 상태를 나타낸 단면도로서, 도 5g는 도 5f의 사시도이고, 도 5b는 단계 S30에 사용되는 가압부재의 하부면을 나타낸 사시도이다.
도 6 및 도 7은 단계 S40에 따른 공정 상태를 나타낸 단면도이다.
도 8은 단계 S50에 따른 공정 상태를 나타낸 단면도이다.
도 9는 단계 S60에 따른 공정 상태를 나타낸 단면도이다.
도 10은 단계 S70에 따른 공정 상태를 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 한편, 하기에서 사용된 "/"는 상황에 따라 "및"으로 해석될 수도 있고 "또는"으로 해석될 수도 있다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 또는 "위에" 있다고 할 때, 이는 다른 부분의 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예예 따른 표시장치를 개략적으로 도시한 단면도고, 도 2는 도 1의 커패시터들(Cst1, Cst2, Cst3)의 상부면도이다. 도 1은 표시장치가 유기발광표시장치인 경우를 도시하였다.
도 1을 참조하면, 표시장치는, 기판(110) 상에 형성된 표시소자(D), 트랜지스터 영역(TA)에 형성되며 표시소자(D)를 구동하기 위한 박막트랜지스터(TFT)와, 저장 영역(CA)에 형성된 적어도 하나의 커패시터(Cst1, Cst2, Cst3)를 포함할 수 있다.
기판(110)은 내열성 및 내구성이 우수한 플라스틱으로 구성될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 기판(110)은 금속이나 유리 등 다양한 소재로 구성될 수 있다.
버퍼층(120)은 기판(110) 상에 형성될 수 있다. 버퍼층(120)은 기판(110)(110) 상부에 평활한 면을 형성하고 불순원소가 침투하는 것을 차단하기 위한 것으로, 실리콘질화물 및/또는 실리콘산화물 등으로 단층 또는 복수층으로 형성될 수 있다.
버퍼층(120) 상에는 표시소자(D)를 구동시키는 박막트랜지스터(TFT), 적어도 하나의 커패시터(Cst1, Cst2, Cst3), 커패시터(Cst1, Cst2, Cst3)와 전기적으로 연결되는 스위칭 박막트랜지스터(미도시), 박막트랜지스터(TFT)나 커패시터(Cst1, Cst2, Cst3)에 연결되는 배선들(미도시)이 포함될 수 있다. 도 1에는 표시소자(D)와 전기적으로 연결되어 전류를 공급하는 구동용 박막트랜지스터(TFT)만 도시하였으나, 표시장치는 커패시터(Cst1, Cst2, Cst3)와 전기적으로 연결되는 스위칭 박막트랜지스터를 포함할 수 있다.
박막트랜지스터(TFT)는 활성층(131), 게이트 전극(132), 소스 전극(133S) 및 드레인 전극(133D)을 포함할 수 있다. 게이트 전극(132)과 활성층(131) 사이에는 이들 간의 절연을 위한 게이트 절연막으로서 제1 층간 절연막(145)이 개재된다. 활성층(131)은 가운데에 형성된 채널 영역 및 채널 영역의 양쪽에 배치되는 소스 영역 및 드레인 영역을 포함할 수 있다. 채널 영역을 중심으로 양쪽 가장자리에 형성된 소스 영역 및 드레인 영역은, 게이트 전극(132)을 셀프-얼라인 마스크로 이용하여 고농도의 불순물을 도핑함으로써 형성될 수 있다. 활성층(131)은 비정질 실리콘 또는 결정질 실리콘을 포함하거나, 산화물 반도체를 포함할 수 있다.
게이트 전극(132) 상에는 제2 층간 절연막(155)을 사이에 두고 활성층(131)의 소스 영역 및 드레인 영역과 각각 전기적으로 연결된 소스 전극(133S) 및 드레인 전극(133D)이 구비된다. 소스 전극(133S) 및 드레인 전극(133D) 상에는 제3 층간 절연막(165)이 형성될 수 있다.
도 1에서는 탑 게이트 타입(top gate type)의 박막트랜지스터(TFT)가 도시되었으나, 본 발명은 이에 한정되지 않으며, 또 다른 실시예로 바텀 게이트 타입(bottom gate type)의 박막트랜지스터가 적용될 수 있다.
표시소자(D)는 기판(110) 상에 형성되며, 박막트랜지스터(TFT)의 소스/드레인 전극(133S, 133D) 중 하나와 전기적으로 연결된 화소 전극(171), 화소 전극(171)과 대향 배치된 대향 전극(173), 및 이들 사이에 개재되며 유기발광층을 포함하는 중간층(172)을 포함할 수 있다. 미설명 부호 180은 화소 정의막을 나타낸다.
유기발광층은 저분자 또는 고분자 유기물을 포함할 수 있다. 유기발광층이 저분자 유기물을 포함하는 경우, 중간층(172)은 저분자 유기물을 중심으로 화소 전극(171) 방향으로 형성되는 정공 수송층 및 정공 주입층을 더 포함할 수 있고, 대향 전극(173) 방향으로 형성되는 전자 수송층 및 전자 주입층을 더 포함할 수 있다. 이외에도 필요에 따라 다양한 층들이 더 포함될 수 있음은 물론이다. 한편, 유기발광층이 고분자 유기물을 포함하는 경우, 중간층(172)은 화소 전극(171) 방향으로 정공 수송층만 더 포함할 수 있다. 이와 같은 유기 발광층은 적색, 녹색, 청색의 빛을 방출하는 서브 픽셀로 하나의 단위 픽셀을 이룰 수 있다. 또는 적색, 녹색, 청색, 백색의 빛을 방출하는 서브 픽셀로 하나의 단위 픽셀을 이룰 수 있다.
화소 전극(171)은 광반사성을 갖는 금속을 포함하여 반사 전극으로 형성될 수 있으며, 대향 전극(173)은 광투광성을 가짐으로써, 표시장치는 전면 발광형(top emission type)으로 형성될 수 있다. 반사 전극은 일 함수가 적은 금속, 예를 들자면, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, 또는 이들의 화합물을 증착하여 형성할 수 있다. 대향 전극(173)은 ITO와 같은 투광성 전극 또는 마그네슘과 은을 금속층을 얇게 증착하여 형성될 수 있다. 본 실시예에서는 표시장치는 전면 발광형인 경우를 설명하였으나, 본 발명은 이에 한정하지 않는다. 또 다른 실시예로서, 표시장치는 배면 발광형(bottom emission type)일 수 있다.
커패시터(Cst1, Cst2, Cst3)는 스위칭 박막트랜지스터가 오프된 뒤에도 구동용 박막트랜지스터(TFT)로 인가되는 신호를 충전할 수 있다. 커패시터(Cst1, Cst2, Cst3)는 박막트랜지스터(TFT)의 활성층(131), 게이트 전극(132), 및 소스/드레인 전극(133S, 133D) 중 적어도 어느 하나와 동일한 층에 형성될 수 있다.
활성층(131)과 동일한 층에 형성된 커패시터(Cst1)는 활성층(131)과 동일한 물질을 포함하고, 게이트 전극(132)과 동일한 층에 형성된 커패시터(Cst2)는 게이트 전극(132)과 동일한 물질을 포함하며, 소스/드레인 전극(133S, 133D)과 동일한 층에 형성된 커패시터(Cst3)는 소스/드레인 전극(133S, 133D)과 동일한 물질을 포함할 수 있다.
커패시터(Cst1, Cst2, Cst3) 각각을 구성하는 제1 전극(141, 151, 161)과 제2 전극(142, 152, 162)은 수평 방향을 따라 상호 이격되어 배치되며 동일한 공정에 의해 형성될 수 있다. 따라서, 각각의 커패시터(Cst1, Cst2, Cst3)를 구성하는 제1 전극(141, 151, 161)과 제2 전극(142, 152, 162)은 동일한 층에, 동일한 물질을 포함하여 형성된다.
도 2를 참조하면, 제1 전극(141, 151, 161)과 제2 전극(142, 152, 162)은 복수의 브랜치 전극들을 포함할 수 있다. 제1 전극(141, 151, 161)은 일 방향으로 연장된 다수의 제1 브랜치(branch) 전극들(21a) 및 제1 브랜치 전극들(21a)을 연결하는 제1 버스바(21b)를 포함하고, 제2 전극(142, 152, 162)은 일 방향으로 연장된 다수의 제2 브랜치 전극들(22a) 및 제2 브랜치 전극들(22a)과 연결된 제2 버스바(21b)를 포함할 수 있다. 이 때, 제1 브랜치 전극들(21a)과 제2 브랜치 전극들(22a)은 교번적으로 배치, 즉 제1 브랜치 전극들(21a)은 제2 브랜치 전극들(22a)의 사이에 배치(interspersed)될 수 있다. 보다 구체적으로, 제1 브랜치 전극들(21a)과 제2 브랜치 전극들(22a)은 상호 맞물려 배치(interdigitated)될 수 있다.
다시 도 1을 참조하면, 각 커패시터(Cst1, Cst2, Cst3)의 제1 전극(141, 151, 161)과 제2 전극(142, 152, 162)은 동일한 층에 형성되며, 이들 사이에 절연 물질, 즉 제1~3 층간 절연막(145, 155, 165)이 구비되므로 제1 전극(141, 151, 161)과 제2 전극(142, 152, 162)은 수평 방향을 따라 축전기를 형성할 수 있다.
각각의 커패시터(Cst1, Cst2, Cst3)를 구성하는 제1 전극(141, 151, 161)과 제2 전극(142, 152, 162) 상에는 보호층(P)이 형성될 수 있다. 보호층(P)은 커패시터(Cst1, Cst2, Cst3)의 제조 과정 중에 형성된 것으로, 커패시터(Cst1, Cst2, Cst3)는 활성층(131), 게이트 전극(132), 소스/드레인 전극(133S, 133D)을 형성할 때 동일한 공정을 통해 함께 형성될 수 있는데, 이 경우 활성층(131), 게이트 전극(132), 소스/드레인 전극(133S, 133D) 상에도 보호층(P)이 형성될 수 있다.
이상에서는, 수평 방향으로 형성된 제1,2 전극을 포함하는 커패시터(Cst1, Cst2, Cst3)가 유기발광표시장치에 구비된 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 수평 방향으로 형성된 제1,2 전극을 포함하는 커패시터는 액정표시장치에도 구비될 수 있음은 물론이다. 액정표시장치의 경우, 표시소자가 유기발광층이 아닌 액정을 포함하는 점에서 차이가 있으며, 박막트랜지스터의 경우 앞서 도 1을 참조하여 설명한 활성층(131), 게이트 전극(132) 및 소스/드레인 전극(133S, 133D)을 포함하는 박막트랜지스터(TFT)와 실질적으로 동일한 구조 및 물질을 포함할 수 있다. 표시소자가 액정표시장치인 경우에도, 커패시터는 활성층, 게이트 전극 및 소스/드레인 전극 중 적어도 어느 하나와 동일한 층에 형성되며, 커패시터를 구성하는 제1,2 전극이 도 2에 도시된 바와 같이 상호 맞물려 형성됨은 물론이다.
상술한 바와 같이, 유기발광표시장치 또는 액정표시장치와 같은 표시장치에 구비되는, 커패시터는 수평방향으로 형성된 제1,2 전극을 구비하며, 하기와 같은 방법에 의하여 형성될 수 있다.
이하에서는 도 3 및 도 4 내지 도 10을 참조하여, 본 발명의 실시예에 따른 표시장치의 커패시터를 제조하는 과정을 설명한다.
도 3은 본 발명의 일 실시예에 따른 표시장치의 커패시터의 제조 방법을 개략적으로 나타낸 순서도이며, 도 4 내지 도 10은 제조 방법의 공정별 상태를 나타낸 단면도이다.
단계 S10 및 단계 S20에서, 도 4에 도시된 바와 같이 기판(110) 상에 전극층(20)을 형성하고, 전극층(20) 상에 보호층(30)을 형성한다.
전극층(20)은, 후술하는 공정에 의하여 수평 방향으로 형성되는 커패시터의 제1 전극과 제2 전극을 구성하게 된다. 전극층(20)은 도전성 물질을 포함하며, 커패시턴스는 제1,2 전극의 마주보는 면적에 의존하므로 충분한 커패시턴스를 확보할 수 있도록 전극층(20)의 두께는 약 150nm로 형성될 수 있다.
전극층(20)은 Al, Mo, Cu, Ti과 같은 도전성 소재를 포함하거나, 비정질 실리콘 또는 결정질 실리콘을 포함하거나, 산화물 반도체를 포함할 수 있다.
일 실시예로, 본 발명의 실시예에 따른 제조 방법에 따라 소스/드레인 전극(133S, 133D)과 동일한 층 또는 게이트 전극(132)과 동일한 층에 구비되는 커패시터를 제조하는 경우, 전극층(20)은 Al, Ti, Cu, Mo와 같은 도전성 금속을 포함할 수 있다.
또 다른 실시예로, 본 발명의 실시예에 따른 제조 방법에 따라 활성층(131)과 동일한 층에 구비되는 커패시터를 제조하는 경우라면, 전극층(20)은 비정질 실리콘 또는 결정질 실리콘을 포함하거나, 산화물 반도체를 포함할 수 있다. 전극층(20)이 비정질 실리콘 또는 결정질 실리콘을 포함하거나, 산화물 반도체를 포함하는 경우에 전극층(20)은 게이트 전극을 형성한 후 게이트 전극을 셀프-얼라인 마스크로 하는 도핑공정에 의해 불순물이 도핑될 수 있다.
보호층(30)은 전극층(20) 상에 형성되며, SiOx를 포함할 수 있다. 또는, 보호층(30)은 Ti, Mo를 포함할 수 있다. 보호층(30)은 커패시터의 제1,2 전극을 형성하기 위한 전극층(20)의 식각 공정시 셀프 마스크로 사용된다. 보호층(30)은 전극층(20) 보다 얇게 형성될 수 있다. 예컨대, 보호층(30)은 전극층(20) 두께의 약 1/5 정도로 형성될 수 있다.
단계 S30에서, 도 5a ~도 5g에 도시된 바와 같이 보호층(30)을 패터닝한다. 보호층(30)은 패터닝 공정을 통해서, 서로 평행한 복수의 제1 브랜치 패턴들(31a)과 제1 브랜치 패턴들(31a)을 연결하는 제1 버스 패턴(31b)을 구비하는 제1 패턴(31), 및 서로 평행하되 제1 브랜치 패턴들(31a) 사이에 배치되는 제2 브랜치 패턴들(32a)과 제2 브랜치 패턴들(32a)을 연결하는 제2 버스 패턴(32b)을 구비하는 제2 패턴(32)을 갖게 된다(도 5g 참조).
도 5a 내지 도 5g를 참조하여 보호층(30)을 패터닝하는 구체적인 공정을 설명하면 다음과 같다.
도 5a를 참조하면, 보호층(30) 상에 폴리머층(40)을 형성한다. 폴리머층(40)은 광경화성 또는 열경화성을 갖는 PA(Polyamide) 계열의 물질을 포함할 수 있다. 폴리머층(40)은 후술할 가압부재(PM)에 의한 미세패턴 형성을 위해 보호층(30) 보다 두껍게 형성될 수 있다. 예를 들어, 폴리머층(40)은 보호층(30)의 두께의 약 2~ 4배 정도 두껍게 형성될 수 있다. 폴리머층(40)은 스핀 코팅, 스프레이 코팅과 같은 다양한 방법으로 형성될 수 있다.
이 후, 도 5b에 도시된 바와 같은 가압부재(PM)를 이용하여 폴리머층(40)을 가압한다. 도 5b는 하부면에 미세한 패턴이 형성된 가압부재(PM)의 사시도이다. 설명의 편의를 위하여, 도 5b에서는 가압부재(PM)의 하부면이 위로 오게 도시하였다.
도5b를 참조하면, 가압부재(PM)는 미세한 패턴을 구비하고 있다. 가압부재(PM)의 전체적으로 서펜타인(serpentine) 타입의 돌출패턴 및 돌출패턴에 대하여 상대적으로 오목한 오목패턴을 포함한다. 오목패턴은 서로 평행한 복수의 제1 브랜치 오목패턴들(PM1a)과 제1 브랜치 오목패턴들(PM1a)을 연결하는 제1 버스 오목패턴(PM1b)을 구비하는 제1 오목패턴(PM1), 및 서로 평행하되 제1 브랜치 오목패턴들(PM1a) 사이에 배치되는 제2 브랜치 오목패턴들(PM2a)과 제2 브랜치 오목패턴들(PM2a)을 연결하는 제2 버스 오목패턴(PM1b)을 구비하는 제2 오목패턴(PM2)을 갖게 된다.
가압부재(PM)는 수정(Quartz)을 포함하거나, PET, PC, PEN 과 같은 물질을 포함할 수도 있다. 가압부재(PM)의 가압력에 의하여 폴리머층(40)에 미세한 패턴이 형성된다. 예컨대, 가압부재(PM)가 폴리머층(40)을 가압함에 따라, 폴리머층(40)은 가압부재(PM)의 오목패턴들 사이에 채워지면서 폴리머층(40)에는 패턴이 전사된다.
이후, 가압부재(PM)가 폴리머층(40)을 가압한 상태에서 폴리머층(40)을 경화한다. 폴리머층(40)은 UV와 같은 빛, 또는 열에 의하여 경화될 수 있다. 폴리머층(40)이 UV와 같은 빛에 의해 경화되는 경우, 빛이 충분히 전달될 수 있도록 가압부재(PM)는 투명한 소재로 제작됨이 바람직하다.
도 5c를 참조하면, 폴리머층(40)의 경화 후 가압부재(PM)를 제거한다. 가압부재(PM)에 의하여 폴리머층(40)에는 미세패턴이 형성된다. 즉, 폴리머층(40)에는 가압부재(PM)의 제1,2 오목패턴(PM1, PM2)과 대응되는 제1 미세패턴(41) 및 제2 미세패턴(42)이 형성된다. 제1 미세패턴(41)은 가압부재(PM)의 제1 오목패턴((PM1)의 반전된 형상이고, 제2 미세패턴(42)은 가압부재(PM)의 제2 오목패턴(PM2)의 반전된 형상이다.
도 5d를 참조하면, 폴리머층(40)의 제1,2 미세패턴들(41, 42) 사이에 불필요하게 잔류하는 잔여 폴리머층(43)을 제거한다. 잔여 폴리머층(43)은 가압부재(PM)의 돌출패턴과 대응되는 위치에 형성된다. 잔여 폴리머층(43)은 도 5d에 도시된 바와 같이 CF4 및 O2 중 적어도 어느 하나의 기체를 사용한 플라즈마에 의해 제거될 수 있다. 도 5e는 잔여 폴리머층(43)이 제거된 상태를 나타낸다.
도 5e 및 도 5f를 참조하면, 제1,2 미세패턴(41, 42)이 형성된 폴리머층(40)을 마스크로 하여 보호층(30)을 패터닝한다. 폴리머층(40)에 의해 덮이지 않은 부분을 식각함으로써 보호층(30)을 패터닝할 수 있다. 보호층(30)은 SF6, O2 , C4F8, Ar, CF4, 및 CHF3의 군에서 선택된 적어도 하나의 기체를 이용한 이용한 건식 식각(dry etching)법에 의하여 패터닝될 수 있다. 보호층(30)을 패터닝한 이후에는 폴리머층(40)을 제거한다.
도 5a ~ 도 5f를 참조하여 설명한 바와 같은 공정을 통해서 패터닝된 보호층(30)은, 도 5g에 도시된 바와 같이, 서로 평행한 복수의 제1 브랜치 패턴들(31a)과 제1 브랜치 패턴들(31a)을 연결하는 제1 버스 패턴(31b)을 구비하는 제1 패턴(31), 및 서로 평행하되 제1 브랜치 패턴들(31a) 사이에 배치되는 제2 브랜치 패턴들(32a)과 제2 브랜치 패턴들(32a)을 연결하는 제2 버스 패턴(32b)을 갖는 제2 패턴(32)을 포함하게 된다.
단계 S40에서, 도 6에 도시된 바와 같이 패터닝된 보호층(30)의 일부 영역 상에 포토레지스트(50)를 형성할 수 있다. 보호층(30) 상에 포토레지스트(50)을 전체적으로 형성한 후, 개구가 형성된 마스크(MK)를 통해 일부 영역을 통해 포토레지스트(50)를 노광한 후, 노광되지 않은 나머지 영역을 제거하면 도 7에 도시된 바와 같이 포토레지스트가 형성된다. 포토 레지스트(50)로 뒤덮인 전극층(20) 및 보호층(30) 및 그 하부에 구비된 전극층(30)은, 박막트랜지스터(TFT)의 활성층(131), 게이트 전극(132), 소스/드레인 전극(133S, 133D) 중 어느 하나를 구성하게 된다.
단계 S50에서, 도 8에 도시된 바와 같이 전극층(20)을 식각한다. 전극층(20)의 식각을 통해 커패시터를 구성하는 제1 전극 및 제2 전극이 형성된다. 전극층의 시각을 통해서 제1,2 전극이 동시에 형성되며, 제1,2 전극층은 서로 이격되되 상호 맞물려 배치되는 브랜치 전극들(21a, 22a)을 포함한다.
전극층(20)의 식각은 포토레지스트(50) 및 보호층(30)을 마스크로 하는 건식 식각법에 의할 수 있다. 일 실시예로, 전극층(20)은 CF4, C4F8, Cl2, BCl3, O2, 및 Ar의 군에서 선택된 기체를 이용하여 건식 식각될 수 있다. 또는, 전극층(20)은 Cl2 및 O2를 포함하는 기체를 이용하거나, 또는 Cl2 및 Ar을 포함하는 기체를 이용하여 건식 식각될 수 있다.
이후, 단계 S60에서 도 9에 도시된 바와 같이 포토레지스트(50)를 제거하고, 단계 S70에서, 도 10에 도시된 바와 같이 제1,2 전극 사이, 보다 구체적으로 브랜치 전극들(21a, 22a) 사이에 절연층(60)을 형성한다. 가운데 절연층(60)이 개재된 브랜치 전극들(21a, 22a)은 수평 방향을 따라 커패시터를 형성할 수 있다.
상술한 바와 같이, 설명한 단계 S50을 통해서 형성된 커패시터의 제1,2 전극은 상호 맞물려 배치되는 브랜치 전극들(21a, 22a)을 형성하고, 포토레지스트(50)에 의해 덮여있던 전극층의 일부 영역(25)는 도 1에 도시된 박막트랜지터(TFT)의 일부 요소를 형성하게 된다. 즉, 커패시터와 박막트랜지스터의 일부 요소들은 동일한 층에, 동일한 물질을 포함하도록 형성된다.
일 실시예로, 본 발명의 실시예에 따른 제조 방법이 도 1의 버퍼층(120)을 형성한 이후에 수행된다면, 도 10에서의 브랜치 전극들(21a, 22a)은 도 1의 커패시터(Cst1)의 제1,2 전극(141, 142)의 브랜치 전극들이 되고, 전극층의 일부 영역(25)은 활성층(131)이 되며, 절연층(60)은 제1 층간 절연층(145)가 될 수 있다.
또 다른 실시예로, 본 발명의 실시예에 따른 제조 방법이 도 1의 제1 층간 절연층(145)을 형성한 이후에 수행된다면, 브랜치 전극들(21a, 22a)은 도 1의 커패시터(Cst2)의 제1,2 전극(151, 152)의 브랜치 전극들이 되고, 전극층의 일부 영역(25)은 게이트 전극(132)이 되며, 절연층(60)은 제2 층간 절연층(155)가 될 수 있다.
또 다른 실시예로, 본 발명의 실시예에 따른 제조 방법이 도 1의 제2 층간 절연층(125)을 형성한 이후에 수행되는 경우, 브랜치 전극들(21a, 22a)은 도 1의 커패시터(Cst3)의 제1,2 전극(161, 162)의 브랜치 전극들이 되고, 전극층의 일부 영역(25)은 소스/드레인 전극(133S, 133D)이 되며, 절연층(60)은 제3 층간 절연층(165)가 될 수 있다.
본 발명의 실시예예 따르면, 비교적 간단한 방법을 통해 박막트랜지스터의 활성층, 게이트 전극, 소스/드레인 중 어느 하나의 구성 요소, 및 수평 방향으로 형성되며 상호 맞물리는 브랜치 전극들을 갖는 커패시터를 동시에 형성할 수 있다.
상호 ?물리는 브랜치 전극들을 형성하기 위한 공정 중, 보호층을 셀프 마스크로 사용함으로써 마스크의 수를 최소화할 수 있다.
또한, 가압부재를 이용하여 보호층을 패터닝하는 비교적 용이한 방법을 통해, 보호층의 제1,2 브랜치 패턴 간의 간격을 미세하게 조절할 수 있다. 예컨대, 이웃하는 제1,2 브랜치 전극들 간의 간격을 약 20nm의 수준까지 조절할 수 있다. 보호층의 제1,2 브랜치 패턴들이 미세하게 조절된다고 함은, 보호층을 마스크로 하여 형성되는 커패시터의 제1,2 전극, 즉 제1,2 브랜치 전극들 간의 간격을 미세하게 조절된다는 것을 의미한다. 이와 같이 제1,2 브랜치 전극들 간의 간격을 미세하게 조절함으로써, 커패시터의 집적도를 향상시킬 수 있고, 단위 면적당 커패시턴스를 향상시킬 수 있는 장점이 있다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되었지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위에는 본 발명의 요지에 속하는 한 이러한 수정이나 변형을 포함할 것이다.
110: 기판 120: 버퍼층
131: 활성층 132: 게이트 전극
133S: 소스 전극 133D: 드레인 전극
145: 제1 층간 절연막 155: 제2 층간 절연막
165: 제3 층간 절연막 20: 전극층
30: 보호층 40: 폴리머층
50: 포토레지스트 60: 절연층
131: 활성층 132: 게이트 전극
133S: 소스 전극 133D: 드레인 전극
145: 제1 층간 절연막 155: 제2 층간 절연막
165: 제3 층간 절연막 20: 전극층
30: 보호층 40: 폴리머층
50: 포토레지스트 60: 절연층
Claims (20)
- 기판 상에 형성되며, 활성층, 게이트 전극, 소스/드레인 전극을 포함하는 박막트랜지스터, 상기 박막트랜지스터와 전기적으로 연결된 표시소자, 및 커패시터를 포함하는 표시장치에 있어서 상기 커패시터의 제조 방법으로서,
상기 기판 상에 전극층을 형성하는 단계;
상기 전극층 상에 보호층을 형성하는 단계;
상기 보호층을 패터닝하여 서로 평행하게 배치되는 제1 브랜치 패턴들을 포함하는 제1 패턴, 및 서로 평행하게 배치되되 상기 제1 브랜치 패턴들 사이 사이에 배치되는 제2 브랜치 패턴들을 포함하는 제2 패턴을 형성하는 패터닝 단계; 및
상기 제1 패턴 및 상기 제2 패턴을 마스크로 상기 전극층을 식각하여 제1 전극 및 제2 전극을 형성하는 단계;를 포함하는, 표시장치의 커패시터 제조 방법. - 제1항에 있어서,
상기 제1 패턴 및 상기 제2 패턴을 갖는 상기 보호층의 일부 영역 상에 포토레지스트를 형성하는 단계를 더 포함하는, 표시장치의 커패시터 제조 방법. - 제2항에 있어서,
상기 포토레지스트가 형성된 상기 보호층의 일부 영역은 상기 박막트랜지스터의 상기 활성층, 상기 게이트 전극, 상기 소스/드레인 전극 중 어느 하나와 대응되는, 표시장치의 커패시터 제조 방법. - 제2항에 있어서,
상기 제1,2 전극을 형성하는 단계는,
상기 포토레지스트를 마스크로 상기 전극층을 식각하여 상기 활성층, 상기 게이트 전극, 상기 소스/드레인 전극 중 어느 하나를 형성하는 단계; 및
상기 제1,2 패턴을 마스크로 상기 전극층을 식각하여 상기 제1,2 전극을 형성하는 단계;를 포함하는, 표시장치의 커패시터 제조 방법. - 제1항에 있어서,
상기 전극층을 식각하는 단계는,
상기 제1 패턴을 마스크로 상기 전극층을 식각하여, 서로 평행하게 배치되는 복수의 제1 브랜치 전극들을 포함하는 제1 전극을 형성하는 단계; 및
상기 제2 패턴을 마스크로 상기 전극층을 식각하여, 서로 평행하게 배치되는 복수의 제2 브랜치 전극들을 포함하는 제2 전극을 형성하는 단계;를 포함하는, 표시장치의 커패시터 제조 방법. - 제5항에 있어서,
상기 제1 전극을 형성하는 단계 및 상기 제2 전극을 형성하는 단계는 동일한 공정에서 수행되는, 표시장치의 커패시터 제조 방법. - 제1항에 있어서,
상기 제1 브랜치 전극들과 상기 제2 브랜치 전극들은 상호 맞물려 배치되는, 표시장치의 커패시터 제조 방법. - 제7항에 있어서,
상기 제1 전극부들 및 상기 제2 전극부들은 상호 이격되어 있는, 표시장치의 커패시터 제조 방법. - 제8항에 있어서,
상기 제1 전극부들 및 상기 제2 전극부들 사이의 이격 공간에 절연층을 형성하는 단계;를 더 포함하는, 표시장치의 커패시터 제조 방법. - 제1항에 있어서,
상기 제1 전극 상에는 상기 보호층의 상기 제1 패턴이 위치하며, 상기 제2 전극 상에는 상기 보호층의 상기 제2 패턴이 위치하는, 표시장치의 커패시터 제조 방법. - 제1항에 있어서,
상기 전극층을 식각하는 단계는, 건식 식각(dry etching)법을 이용하는, 표시장치의 커패시터 제조 방법. - 제1항에 있어서,
상기 패터닝 단계는,
상기 보호막 상에 폴리머층을 형성하는 단계;
상기 폴리머층을 패터닝하는 단계; 및
상기 패터닝된 폴리머층을 마스크로 상기 보호막을 식각하여 상기 제1 패턴 및 상기 제2 패턴을 형성하는 단계;를 포함하는, 표시장치의 커패시터 제조 방법. - 제12항에 있어서,
상기 폴리머층을 패터닝하는 단계는,
상기 폴리머층을 향해 돌출된 돌출패턴 및 상기 돌출패턴에 의해 오목한 오목패턴을 구비한 가압부재를 이용하여 상기 폴리머층을 가압 및 경화하는 단계; 및
상기 가압부재의 돌출패턴과 대응되는 위치에 잔류하는 잔여 폴리머층을 제거하여 상기 폴리머층에 상기 미세패턴을 형성하는 단계;를 포함하는, 표시장치의 커패시터 제조 방법. - 제13항에 있어서,
상기 미세패턴을 형성하는 단계는,
플라즈마를 이용하여 상기 잔여 폴리머층을 제거하는 단계를 포함하는, 표시장치의 커패시터 제조 방법. - 제12항에 있어서,
상기 보호막을 식각하여 상기 제1 패턴 및 상기 제2 패턴을 형성하는 단계는, 건식 식각(dry etching) 법을 사용하는, 표시장치의 커패시터 제조 방법. - 제1항에 있어서,
상기 전극층은,
상기 활성층을 이루는 물질, 상기 게이트 전극을 이루는 물질, 상기 소스/ 드레인 전극을 이루는 물질 중 어느 하나와 동일한 물질을 포함하는, 표시장치의 커패시터 제조 방법. - 기판 상에 형성되며, 활성층, 게이트 전극, 소스/드레인 전극을 포함하는 박막트랜지스터, 상기 박막트랜지스터와 전기적으로 연결된 표시소자, 및 커패시터를 포함하는 표시장치에 있어서 상기 커패시터의 제조 방법으로서,
상기 기판 상에 전극층을 형성하는 단계;
상기 전극층 상에 보호층을 형성하는 단계;
상기 보호층을 패터닝하여 서로 평행하게 배치되는 제1 브랜치 패턴들을 포함하는 제1 패턴, 및 서로 평행하게 배치되되 상기 제1 브랜치 패턴들 사이 사이에 배치되는 제2 브랜치 패턴들을 포함하는 제2 패턴을 형성하는 패터닝 단계;
상기 제1 패턴 및 상기 제2 패턴을 갖는 상기 보호층의 일부 영역 상에 포토레지스트를 형성하는 단계; 및
상기 포토레지스트 및 상기 제1,2 패턴을 마스크로 상기 전극층을 식각하여, 상기 활성층, 상기 게이트 전극, 상기 소스/드레인 전극 중 어느 하나의 요소, 및 상기 어느 하나의 요소와 동일한 층에 형성되는 제1 전극 및 제2 전극을 형성하는 단계;를 포함하는, 표시장치의 커패시터 제조 방법. - 제1항의 방법에 의하여 제조된 커패시터를 포함하는, 표시장치.
- 제18항에 있어서,
상기 제1 전극은 서로 평행하게 배치되는 복수의 제1 브랜치 전극들을 포함하고,
상기 제2 전극은 상기 제1 전극과 동일한 층에 형성되며, 서로 평행하게 배치되는 복수의 제2 브랜치 전극들을 포함하고,
상기 제1 브랜치 전극들은 상기 제2 브랜치 전극들 사이에 배치되는(interspersed), 표시장치. - 제18항에 있어서,
상기 커패시터는, 박막트랜지스터의 활성층, 게이트 전극, 및 소스/ 드레인 전극 중 어느 하나와 동일한 층에 형성되며 동일한 물질을 포함하는, 표시장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130011497A KR102032382B1 (ko) | 2013-01-31 | 2013-01-31 | 표시장치의 커패시터 제조 방법 및 그에 따라 제조된 커패시터를 구비하는 표시장치 |
| US13/972,844 US9293522B2 (en) | 2013-01-31 | 2013-08-21 | Method of manufacturing capacitor and display apparatus including the same |
| CN201310625341.3A CN103972046B (zh) | 2013-01-31 | 2013-11-28 | 用于制造电容器的方法及包括该电容器的显示设备 |
| EP14152180.7A EP2763173A1 (en) | 2013-01-31 | 2014-01-22 | Method of manufacturing capacitor and display apparatus including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130011497A KR102032382B1 (ko) | 2013-01-31 | 2013-01-31 | 표시장치의 커패시터 제조 방법 및 그에 따라 제조된 커패시터를 구비하는 표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140098614A true KR20140098614A (ko) | 2014-08-08 |
| KR102032382B1 KR102032382B1 (ko) | 2019-10-16 |
Family
ID=49956097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130011497A KR102032382B1 (ko) | 2013-01-31 | 2013-01-31 | 표시장치의 커패시터 제조 방법 및 그에 따라 제조된 커패시터를 구비하는 표시장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9293522B2 (ko) |
| EP (1) | EP2763173A1 (ko) |
| KR (1) | KR102032382B1 (ko) |
| CN (1) | CN103972046B (ko) |
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- 2013-11-28 CN CN201310625341.3A patent/CN103972046B/zh active Active
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