KR20140089595A - 전기 인덕터의 제조방법 및 관련된 인덕터 장치 - Google Patents

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Abstract

본 발명은 전기 인덕터를 제조하기 위한 방법에 관한 것이다. 그 방법은 희생 기판을 갖는 제 1 서브유니트, 및 전기 인덕터를 규정하고 희생 기판 상에 제 1 금속을 포함하는 전기적으로 도전층을 형성하는 단계를 포함한다. 그 방법은 유전층을 갖는 제 2 서브유니트 및 전기 인덕터 단자를 규정하고 제 1 금속을 갖는 전기적으로 도전층을 형성하는 단계, 및 제 1 및 제 2 서브유니트 중 하나의 제 1 금속 상에 제 2 금속을 코팅하는 단계를 포함한다. 그 방법은 제 1 및 제 2 서브유니트를 함께 정렬하는 단계, 인접한 금속부를 함께 본딩하는 제 1 및 제 2 금속의 금속간 화합물을 형성하도록 정렬된 제 1 및 제 2 서브유니트를 가열하고 가압하는 단계, 및 희생 기판을 제거하는 단계를 포함한다.

Description

전기 인덕터의 제조방법 및 관련된 인덕터 장치{METHOD FOR MAKING AN ELECTRICAL INDUCTOR AND RELATED INDUCTOR DEVICES}
본 발명은 전기 부품의 분야, 그리고 더 구체적으로 전기 인덕터 및 관련된 방법에 관련된다.
전자 디바이스는 하나 이상의 회로 기판을 포함할 수 있다. 일반적인 회로 기판은 전자 부품을 기계적으로 지지하는 평면 기판이다. 전자 부품은 예를 들어, 저항, 커패시터, 스위치, 배터리, 및 다른 더 복잡한 집적 회로 부품, 즉, 마이크로프로세서를 포함할 수 있다. 회로 기판은 일반적으로 유전 물질, 예를 들어, 플라스틱 물질을 포함한다.
회로 기판은 전자 부품을 서로 연결하도록 표면 상에 도전성 트레이스를 포함할 수 있다. 전자 회로가 더 복잡해짐에 따라서, 적어도 2개의 전기적으로 도전성 패턴층을 갖는 다층 회로 기판이 발전되었다. 일반적으로, 다층 회로 기판의 다른 도전성 트레이스층은 도전성 물질, 예를 들어, 금속을 포함하는 수직으로 연장하는 비아를 통해 연결될 수 있다.
일반적인 다층 회로 기판은 인접한 코어층을 함께 부착하는 그들 사이에 본딩층을 갖는 복수의 코어층을 포함할 수 있다. 각각의 코어층은 유전층의 대향하는 주요 표면 상에 전기적으로 도전성 패턴층을 갖는 유전층을 일반적으로 포함한다. 일반적으로, 다층 회로 기판의 제조 동안, 코어 및 본딩층은 함께 적층되고 그런 후에 본딩층이 인접한 코어층을 함께 부착하게 하도록 가열된다(라미네이트된다).
예를 들어, 다층 회로 기판을 위한 하나의 디바이스 어플리케이션은 전기 인덕터를 포함한다. 디바이스는 다층 회로 기판의 주요 표면 상의 나선형 유도성 부재로 일반적으로 형성된다. 물론, 나선형 유도성 부재수의 증가는 발생된 인덕턴스에서 상응하는 상승을 초래한다. 따라서, 더 많은 인덕턴스를 발생시키도록 부재 사이의 나선형 스페이싱을 감소시키는 한편, 더 적은 다층 회로 기판의 사용 영역을 소비하려는 요구가 있다.
일부 어플리케이션에서, 폴리머는 나선형 유도성 부재를 위한 기판으로서 사용될 수 있다. 그들은 더 적은 손실과 같은 여러 가지 요구되는 특성을 제공할 수 있다. 그럼에도, 이들 폴리머를 위한 제조 기법은 나선형 유도성 부재의 스페이싱에 대해 최소치, 예를 들어, 50㎛ 이상의 나선형 스페이싱을 둘 수 있다. 부가적으로, 이들 폴리머에 대한 접근법은 감소된 동작 대역폭을 겪을 수 있고 낮은 주파수에서 자가-공진이 될 수 있다, 즉, 인덕터를 사용 불가능하게 할 수 있다.
이러한 문제에 대한 접근법은 제조 정밀도가 더 크고 그리고 감소된 나선형 스페이싱을 허용하는 실리콘 또는 유리와 같은 반도체 기판 상에 나선형 유도성 부재를 제조하는 것이다. 반도체 물질 상에 전기 인덕터를 구축하는 더 큰 제조 해법에도 불구하고, 이러한 접근은 반도체 물질의 전기적 특성으로 인한 더 작은 동작 대역폭 및 더 큰 손실을 겪을 수 있다. 또한, 반도체 접근은 또한 반도체의 부하 효과로 인해 나선형 유도성 부재수가 증가함에 따라 자가 공진을 겪을 수 있다. 또 다른 결함은 비용과 기판 크기를 추가하는 나선형 유도성 부재의 DC 단락을 방지하도록 반도체층과 나선형 유도성 부재 사이의 두꺼운 절연층을 삽입할 필요성을 포함할 수 있다.
예를 들어, 하나의 접근이 조(Jow) 등에 대한 미국특허 제7,551,052호에 개시된다. 전기 인덕터는 높은 투자율의 자성 기판, 원형 유도성 나선을 형성하는 기판 상에 형성된 도전성 트레이스, 및 기판을 관통하고 기판의 후면 상에 추가적인 트레이스와 도전성 트레이스를 결합하는 비아를 포함한다.
파비에르에 대한 미국특허 제7,345,563호는 라미네이트층, 그 위의 도전층, 및 역시 라미네이트층 상의 자성층을 포함하는 다층 회로 기판을 개시한다. 다층 회로 기판은 또한 자성층 상의 복수의 나선형 유도성 부재를 포함한다.
그러므로 이전의 배경의 관점에서, 향상된 제조 분해능으로 전기 인덕터를 제조하는 방법을 제공하는 것이 본 발명의 목적이다.
본 발명에 따른 이러한 그리고 다른 목적, 특징, 및 이점이 전기 인덕터를 제조하는 방법에 의해 제공된다. 그 방법은 희생 기판, 및 전기 인덕터를 규정하고 희생 기판 상에 제 1 금속을 포함하는 전기적으로 도전층을 포함하는 제 1 서브유니트를 형성하는 단계, 및 유전층 및 그 위에 전기 인덕터 단자를 규정하고 제 1 금속을 포함하는 전기적으로 도전층을 포함하는 제 2 서브유니트를 형성하는 단계를 포함한다. 그 방법은 또한 제 1 및 제 2 서브유니트 중 적어도 하나의 제 1 금속 상에 제 2 금속을 코팅하는 단계, 및 제 1 및 제 2 서브유니트를 함께 정렬하는 단계를 포함한다. 또한, 그 방법은 인접한 금속부를 함께 본딩하는 제 1 및 제 2 금속의 금속간 화합물을 형성하도록 정렬된 제 1 및 제 2 서브유니트를 가열하고 가압하는 단계, 및 희생 기판을 제거하는 단계를 포함한다. 유리하게, 전기 인덕터 나선은 더 큰 분해능으로 형성될 수 있다.
더 구체적으로, 그 방법은 제 2 금속의 것보다 더 높은 용융점 온도를 갖는 제 1 금속을 선택하는 단계, 및 유전층의 라미네이션 온도 아래의 용융점 온도를 갖도록 제 2 금속을 선택하는 단계를 더 포함한다. 예를 들어, 그 방법은 액정 폴리머(LCP) 층을 포함하도록 제 2 서브유니트의 유전층을 선택하는 단계를 더 포함할 수 있다. 그 방법은 복수의 턴을 갖는 전기 인덕터를 규정하도록 제 1 서브유니트 상에 전기적으로 도전층을 형성하는 단계를 더 포함할 수 있다.
또 다른 측면은 전기 인덕터에 관한 것이다. 전기 인덕터는 유전층, 및 제 1 금속을 포함하고 단자를 규정하는 유전층 상의 제 1 전기적으로 도전층을 포함한다. 전기 인덕터는 제 1 금속을 포함하고 유도성 턴을 규정하는 유전층 상의 제 2 전기적으로 도전층, 및 제 1 및 제 2 전기적으로 도전층의 인접한 금속부를 함께 본딩하는 제 1 금속 및 제 2 금속의 금속간 화합물을 포함한다.
본 발명은 이전의 배경의 관점에서, 향상된 제조 분해능으로 전기 인덕터를 제조하는 방법을 제공한다.
도 1은 본 발명에 따른 전기 인덕터의 개략적인 도면이다.
도 2a-2d는 제조 동안 라인 2D에 따른 도 1의 전기 인덕터의 개략적인 횡단면도이다.
도 3은 도 2a의 제 1 서브유니트의 또 다른 실시예의 횡단면도이다.
도 4는 도 1의 전기 인덕터를 제조하는 방법을 도시하는 흐름도이다.
도 5는 도 1의 전기 인덕터의 인덕턴스를 도시하는 그래프이다.
도 6은 도 1의 전기 인덕터의 퀄리티 메트릭을 도시하는 그래프이다.
도 7a 및 도 7b는 선행 기술에 따른, 전기 인덕터의 인덕턴스 메트릭을 도시하는 그래프이다.
도 8은 도 1의 전기 인덕터의 인덕턴스 메트릭을 도시하는 그래프이다.
도 9는 제조 동안, 본 발명에 따른, 전기 인덕터의 일부의 확대된 개략적인 횡단면도이다.
본 발명은 이제 본 발명의 바람직한 실시예가 도시되는 첨부된 도면을 참조하여 이하에 더 충분히 설명될 것이다. 그러나 본 발명은 많은 다른 형태로 구현될 수 있고 여기에 제시된 실시예로 제한되는 바와 같이 해석되지 않아야만 한다. 그 보다는, 이들 실시예는 본 개시가 철저하고 완전해지고, 해당 기술분야의 당업자에게 본 발명의 범위를 충분히 전달하도록 제공된다. 동일한 도면부호는 전체에 걸쳐 동일한 부재를 말하고, 프라임 기호는 대안적인 실시예에서 유사한 부재를 지시하도록 사용된다.
도 1에 대해 최초로 언급하면서, 본 발명에 따른 전기 인덕터(10)가 이제 설명된다. 전기 인덕터(10)는 유전층(11), 및 유전층 상의 제 1 전기적으로 도전층(12)을 포함한다. 제 1 전기적으로 도전층(12)은 예를 들어, 구리와 같은, 제 1 금속을 포함하고 전기 인덕터(10)를 위한 단자(19a-19b)를 규정한다.
전기 인덕터(10)는 제 1 금속을 포함하고 전기 인덕터를 위한 유도성 턴을 규정하는 유전층(11) 상의 제 2 전기적으로 도전층(13)을 포함한다. 도시된 실시예에서, 전기 인덕터(10)는 사각형 나선형 트레이스(13a-13e)를 포함한다. 물론, 다른 실시예에서, 나선형 트레이스(13a-13e)는 원형 나선 등과 같은 또 다른 형상을 가질 수 있다.
전기 인덕터(10)는 제 1 및 제 2 전기적으로 도전층(12-13)의 인접한 금속부를 함께 본딩하는 제 1 금속 및 제 2 금속의 금속간 화합물을 포함한다. 예를 들어, 제 2 금속은 주석을 포함할 수 있다.
이제 부가적으로 도 2a-2d 및 도 4에 대해 언급하면서, 전기 인덕터(10)를 제조하는 방법이 블록(101)에서 시작하는 흐름도(100)를 참조하여 이제 설명된다. 그 방법은 희생 기판(15), 및 희생 기판 상의 제 1 금속을 포함하는 전기적으로 도전층(13a-13e)을 포함하는 제 1 서브 유니트(14)를 형성하는 단계를 포함한다. 일부 실시예에서, 전기 도전층(13a-13e)은 향상된 마스크 분해능 및 감소된 비용을 제공하는, 일반적인 반도체 제조 기술을 사용하여 희생 기판(15) 상에 형성된다. 예를 들어, 전기 도전층(13a-13e)은 열 증착 또는 스퍼터링 접근과 같은, 물리적 증기 증착(PVD)을 사용하여 형성될 수 있다.
그 방법은 도 1에 아마도 가장 잘 도시되는 바와 같이, 복수의 턴을 갖는 전기 인덕터를 규정하도록 제 1 서브유니트(14) 상에 전기적으로 도전층(13a-13e)을 형성하는 단계를 포함한다. 예를 들어, 희생 기판(15)은 유리를 포함할 수 있다(블록(103)).
그 방법은 또한 유전층(11) 및 그 위에 제 1 금속을 포함하는 전기적으로 도전층(12)을 포함하는 제 2 서브유니트(20)를 형성하는 단계를 포함한다. 도시된 실시예에서, 전기적으로 도전층(12)은 복수의 비아를 형성한다. 예를 들어, 유전층(11)은 요구되는 전기 특성을 갖는, LCP 유전층을 포함할 수 있다. 위에 언급된 바와 같이, 전기적으로 도전층(12)은 전기 인덕터(10)를 위한 단자(19a-19b)로서 역할할 것이다(블록(105)).
그 방법은 설명적으로 제 2 서브유니트(20)의 제 1 금속 상에 제 2 금속층(17a-17b)을 코팅하는 단계를 포함한다. 다른 실시예에서, 제 2 금속층(17a-17b)은 제 1 서브유니트(14)의 전기적으로 도전층(13a-13e) 상에 대안적으로 또는 부가적으로 형성될 수 있다(블록(109)). 그 방법은 또한 제 1 및 제 2 서브유니트(14, 20)를 함께 정렬하는 단계, 및 인접한 금속부를 함께 본딩하는 제 1 및 제 2 금속의 금속간 화합물을 형성하도록 정렬된 제 1 및 제 2 서브유니트를 가열하고 가압하는 단계를 포함한다(블록(111, 113)).
예를 들어, 구리-주석 실시예에서, 금속간 화합물은 금속간 구리-주석 화합물을 포함한다. 유전층(11)을 위해 LCP를 사용하는 실시예에서, 정렬된 제 1 및 제 2 서브유니트(14, 20)는 구리의 것이 아닌, 주석의 용융점 위에 있는, 270℃ 및 200 PSI(LCP의 라미네이션 온도 및 압력)를 조건으로 한다. 예를 들어, 제 2 서브유니트(20)의 정렬된 유전층(11) 및 제 1 서브유니트(14)의 전기적으로 도전층(13a-13e)은 산화의 방지, 크기 안정성, 등방성 압력, 및 층의 잘못된 레지스트레이션 및 스퀴즈 아웃의 방지를 유리하게 제공하는, 오토클레이브에서 함께 라미네이트될 수 있다.
그 방법은 또한 희생 기판(15)을 제거하는 단계를 포함한다(블록(115, 117)). 일부 실시예에서, 희생 기판(15)은 기계적 폴리싱 또는 에칭 기법, 플라즈마 에칭 등을 사용하여 제거될 수 있다. 예를 들어, 희생 기판(15)의 제거는 불화수소산 또는 염산과 같은, 에칭 기법을 사용하는 것을 포함할 수 있다.
제 2 서브유니트(20)의 형성은 유전층(11) 상의 그리고 도전성 트레이스(22)를 통해 전기적으로 도전층(12)에 결합된 회로(21)를 포함하도록 제 2 서브유니트를 형성하는 것을 포함한다. 파선으로 도시된 바와 같이, 그 방법은 정렬된 제 1 및 제 2 서브유니트(14, 20)를 가열하기 전에 회로(21)를 테스트하고 트레이스 지속성을 테스트하는 단계를 더 포함한다(블록(107)).
이제 도 3에 대해 언급하면서, 제 1 서브유니트(14)의 또 다른 실시예가 이제 설명된다. 이러한 제 1 서브유니트(14')의 실시예에서, 도 2a-2d에 대해 위에 이미 논의된 이러한 부재는 프라임 기호가 주어지고 대부분은 여기서 또 다른 논의를 요구하지 않는다. 이러한 실시예는 희생 기판(15')과 전기적으로 도전층(13a'-13e') 사이에 이형층(16')을 포함한다. 예를 들어, 이러한 이형층(16')은 알루미늄을 포함할 수 있다.
제 1 금속은 제 2 금속의 것보다 더 높은 용융점 온도를 갖도록 선택되고, 제 2 금속은 유전층(11)의 라미네이션 온도 아래의 용융점 온도를 갖도록 선택된다.
이제 부가적으로 도 5-6에 대해 언급하면서, 그래프(30, 40)는 전기 인덕터(10)의 예측된 성능을 도시한다. 그래프(30)에서, 전기 인덕터(10)는 10㎛보다 작거나 같은 턴 스페이싱 값을 가지도록 추정되고 각각의 트레이스는 10㎛의 폭을 가진다. 곡선(31, 32, 33, 34, 35)은 턴의 수가 변경됨에 따라, 즉, 각각, 6개의 턴, 5개의 턴, 4개의 턴, 3개의 턴, 및 2개의 턴으로, 시뮬레이션된 인덕턴스를 도시한다. 그래프(30)에 도시된 바와 같이, 도시된 인덕턴스는 턴의 수에 직접적으로 비례한다. 그래프(40)에서, 곡선(41, 42, 43, 44, 45)은 턴의 수가 변경됨에 따라서, 즉, 각각, 6개의 턴, 3개의 턴, 4개의 턴, 5개의 턴, 및 2개의 턴으로 시뮬레이션된 큐팩터를 도시한다.
큐팩터는 단일 사이클에서 손실된 에너지에 의해 나누어진 2π 곱하기 저장된 에너지의 비율로서 정의된다. 일반적으로, 더 높은 큐팩터는 더 양호한 인덕터를 나타낸다. 이상적인 인덕터는 권선을 통해 흐르는 전류의 양에 상관없이 무한 큐팩터를 갖는 무손실 인덕터일 수 있다. 실제적인 인덕터에서, 권선은 그 자체로 권선의 도전성과 연관된 직렬 저항을 가진다. 이러한 직렬 저항은 전류가 통과하는 동안 열의 형태로 전력을 소모한다. 이러한 직렬 저항은 큐팩터를 낮추고 바람직하지 않을 수 있다.
이제 도 7a-7b에 대해 이제 언급하면서, 그래프(50, 90)는 선행 기술 전기 인덕터의 성능을 도시한다, 즉, 그래프(50)는 50㎛의 턴 스페이싱으로 50㎛ 폭 트레이스를 갖는 선행기술 전기 인덕터에 관련되고(일반적인 제조 기법을 사용하는 LCP 상의 구리), 그래프(90)는 10㎛의 턴 스페이싱을 갖는 10㎛ 폭 트레이스를 갖는 선행 기술 전기 인덕터에 관련된다(일반적인 제조 기법을 사용하는 실리콘 상의 구리). 그래프(50)에서, 곡선(51, 52, 53, 54, 55)은 턴의 수가 변경됨에 따라, 즉, 각각, 2개의 턴, 6개의 턴, 5개의 턴, 4개의 턴, 및 3개의 턴으로, 시뮬레이션된 인덕턴스 메트릭(L*Q/Area)을 도시한다. 시뮬레이션된 인덕턴스 메트릭은 측정된 인덕턴스(L), 큐팩터(Q), 및 전기 인덕터를 형성하도록 사용된 영역(Area)을 결합한다. 그래프(90)에서, 곡선(91, 92, 93, 94, 95)은 턴의 수가 변경됨에 따라, 즉, 각각, 2개의 턴, 5개의 턴, 6개의 턴, 3개의 턴, 및 4개의 턴으로, 시뮬레이션된 인덕턴스 메트릭(L*Q/Area)을 도시한다.
이제 부가적으로 도 8에 대해 언급하면서, 그래프(70)는 본 발명의 예시적인 실시예에 따른 전기 인덕터(10), 즉, 10㎛의 턴 스페이싱으로 10㎛ 폭 트레이스를 갖는 전기 인덕터의 성능(여기에 개시된 제조 방법을 사용하는 LCP 상의 구리)을 도시한다. 그래프(70)에서, 곡선(71, 72, 73, 74, 75)은 턴의 수가 변경됨에 따라, 즉, 각각, 2개의 턴, 3개의 턴, 6개의 턴, 4개의 턴, 및 5개의 턴으로, 시뮬레이션된 인덕턴스 메트릭(L*Q/Area)을 도시한다. 시뮬레이션된 인덕턴스 메트릭은 본 발명의 전기 인덕터(10)가 표준 인쇄 배선 기판(PWB) 공정으로 제조된 인덕터를 능가할 수 있다는 것을 나타낸다. 그래프(70)에 도시된 바와 같이, 2-턴 실시예(곡선(71))는 가장 큰 인덕턴스 메트릭을 제공한다.
이제 부가적으로 도 9에 대해 언급하면서, 제 2 금속으로서 주석 및 제 1 금속으로 구리를 포함하는 실시예에 있어서, 금속간 조인트 화합물(60)은 Cu3Sn을 포함한다. 유리하게, 이러한 화합물은 안정적이고 600℃보다 더 높은 용융점을 가진다. 금속간 조인트 화합물(60)은 설명적으로 LCP층(68), 구리 도전성 트레이스(64), Cu3Sn층(65), 대향하는 구리 도전성 트레이스로부터의 구리층(66), 및 희생층(67)(도시됨에도, 희생층이 제거될 것이기 때문에 최종 제품에 존재하지 않을 수 있음)을 포함한다.
유리하게, 전기 인덕터(10)를 제조하기 위해 위에 개시된 방법은 LCP와 같은, 유기 기판 상에 수동 부품을 제공한다. 이러한 방법은 110 GHz까지의 저손실 유전 물질 상에 두꺼운 구리의 이점과 결합된 정밀한 특징 크기를 갖는 하이브리드 디바이스의 구조를 가능하게 한다. 이러한 방법은 단일 기판 상의 RF 및 디지털 회로 모두를 수용할 수 있다.
전기 인덕터(10)는 일반적인 인쇄 배선 기판 기법으로 제조된 유사한 인덕터에 비해서 등가 영역의 80% 크기 감소(10㎛에서 턴 스페이싱 및 트레이스 폭을 갖음)를 가진다. 또한, 전기 인덕터(10)는 더 큰 동작 대역폭, 예를 들어, 18 GHz를 초과하는, 일반적인 전기 인덕터보다 더 큰 자가 공진 주파수를 가진다. 게다가, 전기 인덕터(10)가 LCP와 같은 폴리머 기판 상에 형성될 수 있기 때문에, 전기 인덕터는 기판이 더 낮은 유전 상수를 가지기 때문에 가볍게만 올려진다.
게다가, 전기 인덕터(10)는 성능 특성에 도움이 될 수 있는 여러 어플리케이션에서 사용될 수 있다. 예를 들어, 전기 인덕터(10)는 절연 및 고조파 억제를 위해 극도로 작은, 광대역 RF 필터 및 초크에서 사용될 수 있다. 게다가, 전기 인덕터(10)는 스위치된 파워 서플라이 및 다른 작은 디바이스에서 인덕터를 시뮬레이션하는 자이레이터 회로에서 대체될 수 있다. 유리하게, 자이레이터 회로는 이들 어플리케이션에서 제거될 수 있고, 이는 디바이스의 복잡성을 감소시키고 전력을 절약할 것이다.

Claims (10)

  1. 희생 기판을 포함하고, 그리고 상기 전기 인덕터를 규정하고 그리고 상기 희생 기판 상에 제 1 금속을 포함하는 전기적으로 도전층을 포함하는 제 1 서브유니트를 형성하는 단계;
    유전층 및 그 위에 전기 인덕터 단자를 규정하고 그리고 상기 제 1 금속을 포함하는 전기적으로 도전층을 포함하는 제 2 서브유니트를 형성하는 단계;
    상기 제 1 서브유니트 및 상기 제 2 서브유니트 중 적어도 하나의 상기 제 1 금속 상에 제 2 금속을 코팅하는 단계;
    상기 제 1 서브유니트와 상기 제 2 서브유니트를 함께 정렬하는 단계;
    인접한 금속부를 함께 본딩하는 상기 제 1 금속과 상기 제 2 금속의 금속간 화합물을 형성하도록 정렬된 상기 제 1 서브유니트와 상기 제 2 서브유니트를 가열하고 가압하는 단계; 및
    상기 희생 기판을 제거하는 단계를 포함하는 것을 특징으로 하는 전기 인덕터의 제조방법.
  2. 제 1항에 있어서,
    상기 제 2 금속의 것보다 더 높은 용융점 온도를 가지도록 상기 제 1 금속을 선택하는 단계, 및 상기 유전층의 라미네이션 온도 아래의 용융점 온도를 가지도록 상기 제 2 금속을 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서,
    액정 폴리머(LCP) 층을 포함하도록 상기 제 2 서브유니트의 상기 유전층을 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서,
    복수의 턴을 갖는 상기 전기 인덕터를 규정하는 상기 제 1 서브유니트 상에 상기 전기적으로 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 1항에 있어서,
    구리를 포함하도록 상기 제 1 금속을 선택하는 단계, 및 주석을 포함하도록 상기 제 2 금속을 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 1항에 있어서,
    유리 기판을 포함하도록 상기 희생 기판을 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 1항에 있어서,
    상기 제 1 서브유니트를 형성하는 단계는 상기 희생 기판과 상기 전기적으로 도전층 사이에 이형층을 포함하도록 상기 제 1 서브유니트를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 유전층;
    제 1 금속을 포함하고 단자를 규정하는 상기 유전층 상의 제 1 전기적으로 도전층;
    상기 제 1 금속을 포함하고 유도성 턴을 규정하는 상기 유전층 상의 제 2 전기적으로 도전층; 및
    상기 제 1 전기적으로 도전층 및 상기 제 2 전기적으로 도전층의 인접한 금속부를 함께 본딩하는 상기 제 1 금속과 제 2 금속의 금속간 화합물을 포함하는 것을 특징으로 하는 전기 인덕터.
  9. 제 8항에 있어서,
    상기 제 1 금속은 상기 제 2 금속의 것보다 더 큰 용융점 온도를 갖고; 그리고 상기 제 2 금속은 상기 유전층의 라미네이션 온도 아래의 용융점 온도를 가지는 것을 특징으로 하는 전기 인덕터.
  10. 제 8항에 있어서,
    상기 유전층은 액정 폴리머(LCP) 층을 포함하는 것을 특징으로 하는 전기 인덕터.
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