KR20140080384A - 반도체메모리장치 - Google Patents

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Abstract

반도체메모리장치는 제1 외부전원이 제1 목표레벨에 도달하고, 제2 외부전원이 제2 목표레벨에 도달하는 경우 인에이블되는 최종파워업신호에 응답하여 상기 제1 외부전원으로 펌핑하여 생성된 펌핑전압을 공급하는 펌핑전압공급부와, 상기 펌핑전압을 공급받아, 상기 최종파워업신호가 인에이블되는 경우 상기 펌핑전압으로 구동되는 제어신호를 생성하는 제어신호생성부, 및 상기 제어신호에 응답하여 턴온되어, 제2 외부전원으로 구동되는 내부전원을 생성하여 내부회로에 공급하는 스위치부를 포함한다.

Description

반도체메모리장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체메모리장치에 관한 것으로, 더욱 구체적으로는 이종 레벨이 공급되는 내부회로를 안정적으로 동작할 수 있도록 한 반도체메모리장치에 관한 것이다.
일반적으로 반도체메모리장치에는 외부전원이 기설정된 목표레벨까지 상승했는지 여부를 감지하기 위한 파워업신호 생성회로를 구비한다. 파워업신호 생성회로는 외부전원의 레벨을 감지하여, 외부전원이 기설정된 목표레벨까지 상승하는 경우 로직로우레벨에서 로직하이레벨로 천이(실시예에 따라서는 하이레벨에서 로우레벨로 천이)하는 파워업신호를 생성한다. 이와 같은 파워업신호는 외부전원이 목표레벨까지 상승하여 안정화되었는지 여부에 관한 정보를 포함하므로, 반도체메모리장치의 내부회로는 파워업신호를 인가받아 동작구간을 결정하게 된다.
그런데, 최근 저전력(LOW POWER) 특성이 점점 중요해짐에 따라 반도체메모리장치의 내부회로에 둘이상의 외부전원을 사용하는 경우가 있다. 외부전원보다 높은 레벨을 갖는 내부전압인 펌핑전압(VPP)을 생성하는 데는 제1 외부전원을 사용하고, 반도체메모리장치의 내부회로를 동작시키는 데는 제2 외부전원을 사용하는 경우가 그 예이다.
제1 및 제2 외부전원은 외부에서 인가되는데, 제1 외부전원이 제2 외부전원보다 늦게 인가되는 경우 제1 외부전원의 레벨이 펌핑전압(VPP)을 생성하는데 충분한 레벨을 갖지 못하는 경우가 있다. 이 경우 펌핑전압(VPP)의 레벨이 제1 외부전원보다 낮은 레벨을 갖는 현상이 발생된다. 또한, 제1 외부전원이 제2 외부전원보다 늦게 인가되는 경우 제2 외부전원의 레벨이 펌핑전압(VPP)보다 높게 형성되어 웰바이어스(well bias)가 역전되는 현상도 발생된다.
이종 레벨이 공급되는 내부회로를 안정적으로 동작할 수 있도록 한 반도체메모리장치를 개시한다.
이를 위해 본 발명은 제1 외부전원이 제1 목표레벨에 도달하고, 제2 외부전원이 제2 목표레벨에 도달하는 경우 인에이블되는 최종파워업신호에 응답하여 상기 제1 외부전원으로 펌핑하여 생성된 펌핑전압을 공급하는 펌핑전압공급부와, 상기 펌핑전압을 공급받아, 상기 최종파워업신호가 인에이블되는 경우 상기 펌핑전압으로 구동되는 제어신호를 생성하는 제어신호생성부, 및 상기 제어신호에 응답하여 턴온되어, 제2 외부전원으로 구동되는 내부전원을 생성하여 내부회로에 공급하는 스위치부를 포함하는 반도체메모리장치를 제공한다.
또한, 본 발명은 딥파워다운모드신호에 응답하여, 제1 외부전원이 제1 목표레벨에 도달하고, 제2 외부전원이 제2 목표레벨에 도달하는 경우 인에이블되는 최종파워업신호를 버퍼링하여 버퍼신호를 생성하는 버퍼신호생성부와, 상기 버퍼신호의 레벨을 변환하여 변환신호를 생성하는 레벨변환부와, 상기 변환신호를 래치하여 제어신호를 생성하는 래치부, 및 상기 제어신호에 응답하여 턴온되어, 제2 외부전원으로 구동되는 내부전원을 생성하여 내부회로에 공급하는 스위치부를 포함하는 반도체메모리장치를 제공한다.
본 발명에 의하면 이종 레벨을 갖는 외부전원들이 목표레벨에 도달하고, 펌핑전압의 레벨이 정상적으로 생성된 후 내부회로에 전압을 공급함으로써, 이종 레벨이 공급되는 내부회로가 안정적으로 동작할 수 있는 효과가 있다.
또한, 본 발명에 의하면 펌핑전압을 펌핑하기전 제1 외부전원의 레벨을 이용하여 펌핑전압의 레벨을 설정함으로써, 펌핑전압이 제1 외부전원보다 낮은 레벨로 설정되어 발생되는 오동작을 방지할 수 있다.
또한, 본 발명에 의하면 외부전원들이 인가되는 순서에 관계없이 외부전압들이 모두 목표레벨에 도달한 후 제2 외부전원으로부터 생성된 내부전원을 내부회로에 공급함으로써, 웰바이어스(well bias)가 역전되는 현상이 발생하는 것을 방지할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체메모리장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체메모리장치에 포함된 파워업신호생성부의 일 실시예에 따른 도면이다.
도 3은 도 2에 도시된 파워업신호생성부에 포함된 제1 감지부의 일 실시예에 따른 회로도이다.
도 4는 도 2에 도시된 파워업신호생성부에 포함된 제2 감지부의 일 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체메모리장치에 포함된 펌핑전압공급부의 일 실시예에 따른 도면이다.
도 6은 도 1에 도시된 반도체메모리장치에 포함된 제어신호생성부의 일 실시예에 따른 도면이다.
도 7은 도 6에 도시된 제어신호생성부에 포함된 레벨변환부의 일 실시예에 따른 회로도이다.
도 8은 도 1에 도시된 반도체메모리장치에 포함된 내부회로의 일 실시예에 따른 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체메모리장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체메모리장치는 파워업신호생성부(1), 펌핑전압공급부(2), 제어신호생성부(3), 스위치부(4) 및 내부회로(5)로 구성된다. 파워업신호생성부(1)는 제1 외부전원(VDD1)이 제1 목표레벨에 도달하는 경우 로직하이레벨로 인에이블되는 제1 파워업신호(PWRUP1)를 생성한다. 또한, 파워업신호생성부(1)는 제1 외부전원(VDD1)이 제1 목표레벨에 도달하고, 제2 외부전원(VDD2)이 제2 목표레벨에 도달하는 경우 로직하이레벨로 인에이블되는 최종파워업신호(PWRUP_F)를 생성한다. 제1 및 제2 목표레벨은 실시예에 따라 다양한 레벨로 설정할 수 있다. 펌핑전압공급부(2)는 최종파워업신호(PWRUP_F)가 로직하이레벨로 인에이블되는 경우 제1 외부전원(VDD1)으로부터 펌핑되어 생성된 펌핑전압(VPP)을 공급한다. 제어신호생성부(3)는 제1 외부전원(VDD1), 제2 외부전원(VDD2) 및 펌핑전압(VPP)을 공급받아, 제1 파워업신호(PWRUP1) 및 최종파워업신호(PWRUP_F)가 인에이블되고, 딥파워다운모드신호(DPD)가 디스에이블되는 경우 펌핑전압(VPP)으로 구동된 제어신호(CTR)를 생성한다. 스위치부(4)는 제어신호(CTR)가 펌핑전압(VPP)으로 구동되는 경우 턴온되어 내부회로(5)에 공급되는 내부전원(VDD2T)을 제2 외부전원(VDD2)으로 구동한다. 딥파워다운모드신호(DPD)는 제1 외부전원(VDD1) 및 제2 외부전원(VDD2)이 인가된 상태에서 전력소모 감소를 위해 펌핑전압(VPP) 등이 포함된 내부전압의 생성을 중단하는 딥파워다운모드에 진입하는 경우 로직하이레벨로 린에이블되는 신호이다.
도 2는 파워업신호생성부(1)의 일 실시예에 따른 도면이다.
도 2에 도시된 바와 같이, 파워업신호생성부(1)는 제1 감지부(11), 제2 감지부(12) 및 신호합성부(13)로 구성된다. 제1 감지부(11)는 제1 외부전원(VDD1)이 제1 목표레벨에 도달하는 경우 로직하이레벨로 인에이블되는 제1 파워업신호(PWRUP1)를 생성한다. 제2 감지부(12)는 제2 외부전원(VDD2)이 제2 목표레벨에 도달하는 경우 로직하이레벨로 인에이블되는 제2 파워업신호(PWRUP2)를 생성한다. 신호합성부(13)는 제1 파워업신호(PWRUP1) 및 제2 파워업신호(PWRUP2)가 모두 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 최종파워업신호(PWRUP_F)를 생성한다. 정리하면, 파워업신호생성부(1)에서 생성되는 최종파워업신호(PWRUP_F)는 제1 외부전원(VDD1)이 제1 목표레벨에 도달하고, 제2 외부전원(VDD2)이 제2 목표레벨에 도달하는 경우 로직하이레벨로 인에이블된다.
도 3은 제1 감지부(11)의 일 실시예에 따른 회로도이다.
도 3에 도시된 바와 같이, 제1 감지부(11)는 저항소자(R11), NMOS 트랜지스터(N11) 및 버퍼부(111)로 구성된다. 저항소자(R11)는 제1 외부전원(VDD1)과 노드(nd11) 사이에 연결된다. NMOS 트랜지스터(N11)는 노드(nd11)와 접지전압(VSS) 사이에 연결되어, 제1 외부전원(VDD1)에 응답하여 턴온된다. 버퍼부(111)는 제1 외부전원(VDD1) 및 접지전압(VSS)을 공급받아 구동되는 인버터들(IV11, IV12)로 구성되어, 노드(nd11)의 신호를 버퍼링하여 제1 파워업신호(PWRUP1)를 생성한다. 저항소자(R11)는 노드(nd11)에 전하를 공급하고, NMOS 트랜지스터(N11)는 노드(nd11)의 전하를 방출한다. 제1 외부전원(VDD1)의 레벨이 상승함에 따라 저항소자(R11)를 통해 공급되는 전하가 NMOS 트랜지스터(N11)를 통해 방출되는 전하보다 크게 설정되는 경우 노드(nd11)의 레벨은 상승한다. 따라서, 버퍼부(111)에서 출력되는 제1 파워업신호(PWRUP1)는 제1 외부전원(VDD1)이 제1 목표레벨에 도달할 때 로직하이레벨로 천이하게 된다.
도 4는 제2 감지부(12)의 일 실시예에 따른 회로도이다.
도 4에 도시된 바와 같이, 제2 감지부(12)는 저항소자(R12), NMOS 트랜지스터(N12) 및 버퍼부(121)로 구성된다. 저항소자(R12)는 제2 외부전원(VDD2)과 노드(nd12) 사이에 연결된다. NMOS 트랜지스터(N12)는 노드(nd12)와 접지전압(VSS) 사이에 연결되어, 제2 외부전원(VDD2)에 응답하여 턴온된다. 버퍼부(121)는 제2 외부전원(VDD2) 및 접지전압(VSS)을 공급받아 구동되는 인버터들(IV13, IV14)로 구성되어, 노드(nd12)의 신호를 버퍼링하여 제2 파워업신호(PWRUP2)를 생성한다. 저항소자(R12)는 노드(nd12)에 전하를 공급하고, NMOS 트랜지스터(N12)는 노드(nd12)의 전하를 방출한다. 제2 외부전원(VDD2)의 레벨이 상승함에 따라 저항소자(R12)를 통해 공급되는 전하가 NMOS 트랜지스터(N12)를 통해 방출되는 전하보다 크게 설정되는 경우 노드(nd12)의 레벨은 상승한다. 따라서, 버퍼부(121)에서 출력되는 제2 파워업신호(PWRUP2)는 제2 외부전원(VDD2)이 제2 목표레벨에 도달할 때 로직하이레벨로 천이하게 된다.
도 5는 펌핑전압공급부(2)의 일 실시예에 따른 도면이다.
도 5에 도시된 바와 같이, 펌핑전압공급부(2)는 전압펌프(21) 및 초기설정부(22)로 구성된다. 전압펌프(21)는 제1 외부전원(VDD1)을 공급받아, 최종파워업신호(PWRUP_F)가 로직하이레벨로 인에이블되는 경우 펌핑전압(VPP)을 펌핑한다. 전압펌프(21)는 일반적인 전압펌프회로로 구현할 수 있다. 초기설정부(22)는 펌핑전압(VPP)이 펌핑전압공급부(2)에 의해 펌핑되기 전 펌핑전압(VPP)이 출력되는 노드(nd2)를 제1 외부전원(VDD1)의 레벨로 설정한다. 즉, 초기설정부(22)는 펌핑전압(VPP)이 펌핑되기 전에 펌핑전압(VPP)을 제1 외부전원(VDD1)의 레벨로 설정하여 펌핑전압(VPP)이 제1 외부전원(VDD1)의 레벨보다 낮아져 발생되는 오동작을 방지한다.
도 6은 제어신호생성부(3)의 일 실시예에 따른 도면이다.
도 6에 도시된 바와 같이, 제어신호생성부(3)는 버퍼신호생성부(31), 레벨변환부(32), 래치부(33), 제1 설정부(34) 및 제2 설정부(35)로 구성된다.
버퍼신호생성부(31)는 제2 외부전원(VDD2)과 접지전압(VSS)을 공급받아 구동되는 인버터들(IV31, IV32)과 낸드게이트(ND31)로 구성된다. 버퍼신호생성부(31)는 딥파워다운모드신호(DPD)가 로직로우레벨로 디스에이블되는 경우 최종파워업신호(PWRUP_F)를 버퍼링하여 버퍼신호(BF)를 생성한다. 딥파워다운모드가 아닌 상태에서 최종파워업신호(PWRUP_F)가 로직하이레벨로 인에이블된 경우 버퍼신호(BF)는 제2 외부전원(VDD2)의 레벨로 구동된다.
레벨변환부(32)는 버퍼신호(BF)의 레벨을 변환하여 변환신호(CVT)를 생성한다. 버퍼신호(BF)가 제2 외부전원(VDD2)의 레벨일 때, 변환신호(CVT)는 펌핑전압(VPP)의 레벨로 변환된다.
래치부(33)는 펌핑전압(VPP)과 접지전압(VSS)을 공급받아 구동되는 인버터들(IV33, IV34)과 NMOS 트랜지스터(N32)로 구성된다. 래치부(33)는 변환신호(CVT)를 래치하고 버퍼링하여 제어신호(CTR)를 생성한다. 변환신호(CVT)가 펌핑전압(VPP)의 레벨일 때 제어신호(CTR)는 펌핑전압(VPP)의 레벨로 생성된다.
제1 설정부(34)는 제1 외부전원(VDD1)과 접지전압(VSS)을 공급받아 구동되는 인버터(IV33)와 NMOS 트랜지스터(N31)로 구성된다. 제1 설정부(34)는 제1 외부전원(VDD1)이 제1 목표레벨에 도달하기 전 로직로우레벨로 디스에이블된 제1 파워업신호(PWRUP1)를 입력받아 턴온되는 NMOS 트랜지스터(N31)에 의해 변환신호(CVT)를 접지전압(VSS)의 레벨로 설정한다.
제2 설정부(35)는 딥파워다운모드신호(DPD)에 응답하여 턴온되어 제어신호(CTR)를 접지전압(VSS)의 레벨로 설정하는 NMOS 트랜지스터(N33)로 구성된다. 제2 설정부(35)는 딥파워다운모드 상태에서 제어신호(CTR)가 로직로우레벨로 디스에이블되도록 설정한다.
이상 살펴본 바와 같이 구성된 제어신호생성부(3)는 딥파워다운모드가 아닌 상태에서 제1 외부전원(VDD1)이 제1 목표레벨에 도달하고, 제2 외부전원(VDD2)이 제2 목표레벨에 도달하는 경우 펌핑전압(VPP)의 레벨로 구동된 제어신호(CTR)를 생성한다. 제어신호(CTR)가 펌핑전압(VPP)으로 구동되는 것은 스위치부(4)에 포함된 NMOS 트랜지스터의 문턴전압에 의해 감쇄되어 내부전원(VDD2T)의 레벨이 제2 외부전원(VDD2)의 레벨보다 낮게 생성되는 감소시키기 위함이다.
도 7은 레벨변환부(32)의 일 실시예에 따른 회로도이다.
도 7에 도시된 바와 같이, 레벨변환부(32)는 제1 구동부(321) 및 제2 구동부(322)로 구성된다.
제1 구동부(321)는 펌핑전압(VPP)과 노드(nd33) 사이에 연결되어 노드(nd32)의 전압에 응답하여 턴온되는 PMOS 트랜지스터(P31), 펌핑전압(VPP)과 노드(nd34) 사이에 연결되어 노드(nd31)의 전압에 응답하여 턴온되는 PMOS 트랜지스터(P32), 노드(nd33)과 노드(nd31) 사이에 연결되어 버퍼신호(BF)에 응답하여 턴온되는 PMOS 트랜지스터(P33) 및 노드(nd34)과 노드(nd32) 사이에 연결되어 인버터(IV36)의 출력신호에 응답하여 턴온되는 PMOS 트랜지스터(P34)로 구성된다. 제1 구동부(321)는 버퍼신호(BF)가 제2 외부전원(VDD2)의 레벨일 때 턴온되는 PMOS 트랜지스터들(P32, P34)에 의해 변환신호(CVT)가 출력되는 노드(nd32)를 펌핑전압(VPP)으로 구동한다. 한편, 제1 구동부(321)는 버퍼신호(BF)가 접지전압(VSS)의 레벨일 때 턴온되는 PMOS 트랜지스터들(P31, P32)에 의해 노드(nd31)를 펌핑전압(VPP)으로 구동한다.
제2 구동부(322)는 노드(nd31)와 접지전압(VSS) 사이에 연결되어 버퍼신호(BF)에 응답하여 턴온되는 NMOS 트랜지스터(N34), 노드(nd32)와 접지전압(VSS) 사이에 연결되어 인버터(IV36)의 출력신호에 응답하여 턴온되는 NMOS 트랜지스터(N35) 및 제2 외부전원(VDD2)과 접지전압(VSS)을 공급받아 구동되어 버퍼신호(BF)를 반전 버퍼링하여 출력하는 인버터(IV36)로 구성된다. 제2 구동부(322)는 버퍼신호(BF)가 제2 외부전원(VDD2)의 레벨일 때 턴온되는 NMOS 트랜지스터(N34)에 의해 노드(nd31)를 접지전압(VSS)으로 구동한다. 한편, 제1 구동부(321)는 버퍼신호(BF)가 접지전압(VSS)의 레벨일 때 턴온되는 NMOS 트랜지스터(N35)에 의해 변환신호(CVT)가 출력되는 노드(nd32)를 접지전압(VSS)으로 구동한다.
이상 살펴본 바와 같이 구성된 레벨변환부(32)는 버퍼신호(BF)가 제2 외부전원(VDD2)의 레벨일 때 변환신호(CVT)를 펌핑전압(VPP)으로 구동하고, 버퍼신호(BF)가 접지전압(VSS)의 레벨일 때 변환신호(CVT)를 접지전압(VSS)으로 구동한다.
도 8은 내부회로(5)의 일 실시예에 따른 도면이다.
도 8에 도시된 바와 같이, 내부회로(5)는 페리영역내부회로(51) 및 코어영역내부회로(52)로 구성된다. 페리영역내부회로(51)는 제1 외부전원(VDD1) 및 제2 외부전원(VDD2)을 공급받아 동작한다. 코어영역내부회로(52)는 제1 외부전원(VDD1) 및 내부전원(VDD2T)을 공급받아 동작한다. 여기서, 코어영역내부회로(52)는 메모리셀이 형성된 코어영역 내에 포함된 내부회로를 의미하고, 페리영역내부회로(51)는 코어영역에 인접한 페리영역 내에 포함된 내부회로를 의미한다. 코어영역내부회로(52)는 페리영역내부회로(51)와 달리 내부전원(VDD2T)을 공급받아 동작한다. 이는 내부전원(VDD2T)은 제1 외부전원(VDD1)이 제1 목표레벨에 도달하고, 제2 외부전원(VDD2)이 제2 목표레벨에 도달한 후 인가되므로, 제2 외부전원(VDD2)이 제1 외부전원(VDD1)으로부터 생성되는 펌핑전압(VPP)보다 높은 레벨일 때 발생되는 웰바이어스(well bias) 역전 현상을 방지하기 위함이다.
이상 살펴본 본 실시예의 반도체메모리장치의 동작을 살펴보면 다음과 같다.
딥파워다운모드에서는 로직로우레벨로 디스에이블된 딥파워다운모드신호(DPD)에 의해 제어신호(CTR)가 로직로우레벨로 디스에이블되므로 코어영역내부회로(52)에 공급되는 내부전원(VDD2T)이 제2 외부전원(VDD2)으로 구동되지 않는다.
딥파워다운모드가 아닌 상태에서는 제1 외부전원(VDD1)이 제1 목표레벨에 도달하고, 제2 외부전원(VDD2)이 제2 목표레벨에 도달한 후 로직하이레벨로 인에이블되는 최종파워업신호(PWRUP_F)에 의해 펌핑전압(VPP)이 펌핑되어 제어신호생성부(3)에 공급된다. 제어신호생성부(3)는 최종파워업신호(PWRUP_F)를 버퍼링하고, 펌핑전압(VPP)의 레벨로 변환하여 제어신호(CTR)를 생성한다. 제어신호(CTR)가 펌핑전압(VPP)의 레벨로 구동되는 경우 코어영역내부회로(52)에 공급되는 내부전원(VDD2T)은 제2 외부전원(VDD2)으로 구동된다.
이상을 정리하면 본 실시예의 반도체메모리장치는 제1 외부전원(VDD1)이 제1 목표레벨에 도달하고, 제2 외부전원(VDD2)이 제2 목표레벨에 도달한 후 펌핑전압(VPP)을 펌핑한다. 이때, 펌핑전압(VPP)은 펌핑되기 전에도 제1 외부전원(VDD1)으로 구동되어, 제1 외부전원(VDD1)의 레벨보다 낮게 생성되어 오동작이 발생하는 것을 방지한다. 또한, 코어영역내부회로(52)에 공급되는 내부전원(VDD2T)은 제1 외부전원(VDD1)이 제1 목표레벨에 도달하고, 제2 외부전원(VDD2)이 제2 목표레벨에 도달한 후 공급되도록 하여 제2 외부전원(VDD2)이 제1 외부전원(VDD1)으로부터 생성되는 펌핑전압(VPP)보다 높은 레벨일 때 발생되는 웰바이어스(well bias) 역전 현상이 발생하는 것을 방지한다.
1: 파워업신호생성부 2: 펌핑전압공급부
3: 제어신호생성부 4: 스위치부
5: 내부회로 11: 제1 감지부
12: 제2 감지부 13: 신호합성부
21: 전압펌프 22: 초기설정부
31: 버퍼신호생성부 32: 레벨변환부
33: 래치부 34: 제1 설정부
35: 제2 설정부 321: 제1 구동부
322: 제2 구동부 51: 페리영역내부회로
52: 코어영역내부회로

Claims (22)

  1. 제1 외부전원이 제1 목표레벨에 도달하고, 제2 외부전원이 제2 목표레벨에 도달하는 경우 인에이블되는 최종파워업신호에 응답하여 상기 제1 외부전원으로부터 펌핑하여 생성된 펌핑전압을 공급하는 펌핑전압공급부;
    상기 펌핑전압을 공급받아, 상기 최종파워업신호가 인에이블되는 경우 상기 펌핑전압으로 구동되는 제어신호를 생성하는 제어신호생성부; 및
    상기 제어신호에 응답하여 턴온되어, 제2 외부전원으로 구동되는 내부전원을 생성하여 내부회로에 공급하는 스위치부를 포함하는 반도체메모리장치.
  2. 제 1 항에 있어서, 상기 펌핑전압은 상기 최종파워업신호에 응답하여 펌핑되기 전 상기 제1 외부전원에 의해 초기 레벨이 설정되는 반도체메모리장치.
  3. 제 1 항에 있어서, 상기 펌핑전압공급부는
    상기 최종파워업신호가 인에이블되는 경우 상기 펌핑전압을 펌핑하여 내부노드로 출력하는 전압펌프; 및
    상기 최종파워업신호가 인에이블되기 전 상기 내부노드를 상기 제1 외부전압에 의해 초기 레벨로 설정하는 초기설정부를 포함하는 반도체메모리장치.
  4. 제 1 항에 있어서, 상기 제어신호생성부는
    딥파워다운모드신호에 응답하여 상기 최종파워업신호를 버퍼링하여 버퍼신호를 생성하는 버퍼신호생성부;
    상기 버퍼신호의 레벨을 변환하여 변환신호를 생성하는 레벨변환부; 및
    상기 변환신호를 래치하여 상기 제어신호를 생성하는 래치부를 포함하는 반도체메모리장치.
  5. 제 4 항에 있어서, 상기 딥파워다운모드신호는 상기 제1 및 제2 외부전원이 인가되는 상태에서 상기 펌핑전압을 포함한 내부전압의 생성이 중단되는 딥파워다운모드에 진입하는 경우 인에이블되는 반도체메모리장치.
  6. 제 4 항에 있어서, 상기 레벨변환부는 상기 제2 외부전원의 레벨을 갖는 상기 버퍼신호를 입력받아 상기 펌핑전압의 레벨을 갖는 상기 변환신호를 생성하는 반도체메모리장치.
  7. 제 6 항에 있어서, 상기 레벨변환부는
    상기 버퍼신호의 레벨이 상기 제2 외부전원의 레벨인 경우 상기 변환신호를 상기 펌핑전압의 레벨로 구동하는 제1 구동부; 및
    상기 버퍼신호의 레벨이 접지전압의 레벨인 경우 상기 변환신호의 레벨을 상기 접지전압의 레벨로 구동하는 제2 구동부를 포함하는 반도체메모리장치.
  8. 제 4 항에 있어서, 상기 제어신호생성부는 제1 외부전원에 응답하여 상기 변환신호를 디스에이블 상태로 설정하는 제1 설정부를 더 포함하는 반도체메모리장치.
  9. 제 8 항에 있어서, 상기 제어신호생성부는 상기 딥파워다운모드신호가 디스에이블된 상태에서 상기 제어신호를 디스에이블 상태로 설정하는 제2 설정부를 더 포함하는 반도체메모리장치.
  10. 제 1 항에 있어서, 상기 내부회로는
    메모리셀이 형성된 코어영역에 위치하여, 상기 제1 외부전원과 상기 내부전원을 공급받아 동작하는 코어영역 내부회로; 및
    상기 코어영역의 주변영역에 위치하여, 상기 제1 외부전원과 상기 제2 외부전원을 공급받아 동작하는 페리영역 내부회로를 포함하는 반도체메모리장치.
  11. 제 1 항에 있어서,
    상기 제1 외부전원이 상기 제1 목표레벨에 도달한 경우 레벨천이하는 제1 파워업신호를 생성하는 제1 감지부;
    상기 제2 외부전원이 상기 제2 목표레벨에 도달한 경우 레벨천이하는 제2 파워업신호를 생성하는 제2 감지부; 및
    상기 제1 파워업신호 및 상기 제2 파워업신호의 레벨을 합성하여 상기 최종파워업신호를 생성하는 신호합성부를 더 포함하는 반도체메모리장치.
  12. 딥파워다운모드신호에 응답하여, 제1 외부전원이 제1 목표레벨에 도달하고, 제2 외부전원이 제2 목표레벨에 도달하는 경우 인에이블되는 최종파워업신호를 버퍼링하여 버퍼신호를 생성하는 버퍼신호생성부;
    상기 버퍼신호의 레벨을 변환하여 변환신호를 생성하는 레벨변환부;
    상기 변환신호를 래치하여 제어신호를 생성하는 래치부; 및
    상기 제어신호에 응답하여 턴온되어, 제2 외부전원으로 구동되는 내부전원을 생성하여 내부회로에 공급하는 스위치부를 포함하는 반도체메모리장치.
  13. 제 12 항에 있어서, 상기 딥파워다운모드신호는 상기 제1 및 제2 외부전원이 인가되는 상태에서 내부전압의 생성이 중단되는 딥파워다운모드에 진입하는 경우 인에이블되는 반도체메모리장치.
  14. 제 12 항에 있어서, 상기 레벨변환부는 상기 제2 외부전원의 레벨을 갖는 상기 버퍼신호를 입력받아 상기 제1 및 제2 외부전원의 레벨보다 높은 레벨로 펌핑되어 생성되는 펌핑전압의 레벨을 갖는 상기 변환신호를 생성하는 반도체메모리장치.
  15. 제 14 항에 있어서, 상기 레벨변환부는
    상기 버퍼신호의 레벨이 상기 제2 외부전원의 레벨인 경우 상기 변환신호를 상기 펌핑전압의 레벨로 구동하는 제1 구동부; 및
    상기 버퍼신호의 레벨이 접지전압의 레벨인 경우 상기 변환신호의 레벨을 상기 접지전압의 레벨로 구동하는 제2 구동부를 포함하는 반도체메모리장치.
  16. 제 12 항에 있어서, 상기 제1 외부전원에 응답하여 상기 변환신호를 디스에이블 상태로 설정하는 제1 설정부를 더 포함하는 반도체메모리장치.
  17. 제 16 항에 있어서, 상기 딥파워다운모드신호가 디스에이블된 상태에서 상기 제어신호를 디스에이블 상태로 설정하는 제2 설정부를 더 포함하는 반도체메모리장치.
  18. 제 12 항에 있어서,
    상기 최종파워업신호에 응답하여 상기 제1 외부전원으로부터 펌핑하여 생성된 펌핑전압을 상기 레벨변환부 및 상기 래치부에 공급하는 펌핑전압공급부를 더 포함하는 반도체메모리장치.
  19. 제 18 항에 있어서, 상기 펌핑전압은 상기 최종파워업신호에 응답하여 펌핑되기 전 상기 제1 외부전원에 의해 초기 레벨이 설정되는 반도체메모리장치.
  20. 제 18 항에 있어서, 상기 펌핑전압공급부는
    상기 최종파워업신호가 인에이블되는 경우 상기 펌핑전압을 펌핑하여 내부노드로 출력하는 전압펌프; 및
    상기 최종파워업신호가 인에이블되기 전 상기 내부노드를 상기 제1 외부전압에 의해 초기 레벨로 설정하는 초기설정부를 포함하는 반도체메모리장치.
  21. 제 12 항에 있어서, 상기 내부회로는
    메모리셀이 형성된 코어영역에 위치하여, 상기 제1 외부전원과 상기 내부전원을 공급받아 동작하는 코어영역 내부회로; 및
    상기 코어영역의 주변영역에 위치하여, 상기 제1 외부전원과 상기 제2 외부전원을 공급받아 동작하는 페리영역 내부회로를 포함하는 반도체메모리장치.
  22. 제 12 항에 있어서,
    상기 제1 외부전원이 상기 제1 목표레벨에 도달한 경우 레벨천이하는 제1 파워업신호를 생성하는 제1 감지부;
    상기 제2 외부전원이 상기 제2 목표레벨에 도달한 경우 레벨천이하는 제2 파워업신호를 생성하는 제2 감지부; 및
    상기 제1 파워업신호 및 상기 제2 파워업신호의 레벨을 합성하여 상기 최종파워업신호를 생성하는 신호합성부를 더 포함하는 반도체메모리장치.
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