KR20140067829A - 칩 패키지 및 패키징 방법 - Google Patents

칩 패키지 및 패키징 방법 Download PDF

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Abstract

칩 패키지 및 패키징 방법을 개시한다. 칩 패키지는 반도체 칩, 반도체 칩과 전기적으로 연결되는 회로 배선 패턴들과 반도체 칩이 실장되는 영역 주변에 형성된 복수의 비아홀을 구비하는 기판, 및 복수의 비아홀로 주입되어 반도체칩 및 기판의 상부면을 봉지하는 수지 봉지부를 포함한다.

Description

칩 패키지 및 패키징 방법{CHIP PACKAGE AND PACKAGING METHOD}
본 발명은 칩 패키지 및 패키징 방법에 관한 것이다.
집적회로 칩의 동작 속도가 높아지고 입출력 핀 수가 많아짐에 따라, 기존의 와이어 본딩(wire bonding) 기술은 한계에 이르러 최근에는 와이어 본딩 방식을 대체할 수 있는 플립 칩(flip chip) 방식이 주목을 받고 있다. 플립 칩 방식은 와이어 대신에 범프(bump)를 사용하여 본딩하는 기술이며 범프가 반도체 칩과 기판을 전기적/기계적으로 연결시킨다.
이러한 플립 칩 방식의 반도체 칩 패키지 제품의 공정 비용 감소와 공정 시간 단축을 위해 MUF(Molded UnderFill) 공법을 적용한 제품이 증가하고 있다.
MUF 공법으로는 트랜스퍼 몰딩 방식과 액상 프린팅 방식이 있다. 트랜스퍼 몰딩 방식은 몰딩 전 진공 펌프를 이용하여 캐비티를 진공 상태로 만든 후 몰딩하는 방식이다. 그러나 트랜스퍼 몰딩 방식은 기판에 실장된 부품의 배열이 몰딩용 에폭시 컴파운드의 흐름에 영향을 많이 받아 보이드 트랩을 발생시킨다.
또한, 액상 프린팅 방식은 액상의 에폭시 컴파운드를 프린트 방식으로 기판에 몰딩하는 방식이다. 그러나 액상 프린팅 방식은 인쇄시 에폭시 컴파운드 자체에서 보이드가 발생하고 플립 칩이 실장된 기판을 인쇄할 경우 에어 트랩형 보이드를 발생시킨다.
한국공개특허 제2007-0010312호
본 발명은 기판의 절단 영역에 복수의 몰딩 재료 주입부를 마련하여 몰딩 재료의 흐름에 의한 보이드 발생을 방지할 수 있는 칩 패키지 및 패키징 방법을 제공하는데 목적이 있다.
본 발명의 일 실시예에 따른 칩 패키지는 반도체 칩, 반도체 칩과 전기적으로 연결되는 회로 배선 패턴들과 반도체 칩이 실장되는 영역 주변에 형성된 복수의 비아홀을 구비하는 기판, 및 복수의 비아홀로 주입되어 반도체칩 및 기판의 상부면을 봉지하는 수지 봉지부를 포함한다.
본 발명의 일 실시예에 따르면, 기판은 반도체 칩이 실장되는 실장 패드 및 반도체 칩을 개별적으로 절단하기 위해 설정된 복수의 절단 라인을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 복수의 비아홀은 복수의 절단 라인에 설정된 간격으로 이격되어 배치될 수 있다.
본 발명의 일 실시예에 따르면, 반도체 칩은 적어도 하나의 범프를 이용하여 기판에 실장되는 플립 칩이며, 복수의 비아홀은 기판에 실장되는 범프로부터 이격되어 배치될 수 있다.
본 발명의 일 실시예에 따른 패키징 방법은 복수의 반도체 칩이 실장된 기판을 몰드 금형의 내부에 배치하는 단계, 기판에 형성된 복수의 비아홀을 통해 수지를 주입하는 단계, 및 몰드 금형의 내부 및 수지에 포함된 공기를 몰드 금형의 외부로 배출하는 단계를 포함한다.
본 발명의 일 실시예에 따른 칩 패키지 및 패키징 방법은 수지 주입을 위한 별도의 게이트 영역을 마련할 필요가 없고 플립 칩의 하단부터 수지를 채우기 때문에 수지의 흐름에 의한 보이드를 발생시키지 않으며 복수개의 비아홀을 통해 수지를 주입하기 때문에 수지의 흐름 변화에 따른 패키지 품질 저하를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 칩 패키지를 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 칩 패키지의 단면을 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 칩 패키지의 인쇄회로기판을 나타내는 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 칩 패키지의 단면을 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 패키징 방법에 따라 기판을 몰드 금형에 배치한 모습을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 패키징 방법에 따라 기판을 통해 수지를 주입하는 모습을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 패키징 방법에 따라 수지가 주입되는 기판을 나타내는 도면이다.
도 8은 도 5에 도시된 몰드 금형의 다른 형태를 나타내는 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 발명에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하에서는 첨부된 도 1 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 칩 패키지 및 그 제조 방법을 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 칩 패키지를 나타내는 평면도이다. 도 1에서는 본 발명의 일 실시예에 따른 칩 패키지를 설명하기 위해 수지 봉지부의 형성 모습을 도시하였다.
도 2는 본 발명의 일 실시예에 따른 칩 패키지의 단면을 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 칩 패키지는 반도체 칩(123), 기판(110) 및 수지 봉지부(150)를 포함한다.
반도체 칩(123)은 기판(110)에 실장된다. 여기서 반도체 칩(123)은 기판(110) 에 실장되어 와이어를 통해 기판(110)의 회로 배선 패턴들과 전기적으로 연결될 수 있다.
기판(110)은 도 3을 더 참조하여 설명한다.
도 3은 본 발명의 일 실시예에 따른 칩 패키지의 인쇄회로기판을 나타내는 평면도이다.
도 3을 더 참조하면, 기판(110)은 설정된 두께를 가지며 절연 물질로 이루어진다. 또한, 기판(110)은 회로 배선 패턴이 인쇄되어 형성된다. 이러한 기판(110)은 복수의 실장 패드(120)와 복수의 절단 라인(130) 및 복수의 비아홀(140)을 포함한다.
복수의 실장 패드(120)는 반도체 칩(123)이 실장되는 복수의 실장 공간을 제공한다.
또한, 복수의 절단 라인(singulation line)(130)은 복수의 실장 패드(120)를 개별적으로 절단하기 위해 기판(110)에 설정된다. 이때, 복수의 절단 라인(130) 각각은 회로 배선 패턴들을 피해 설정된다. 또한, 복수의 절단 라인(130) 각각은 미리 설정된 간격으로 이격되어 배치된다.
또한, 복수의 비아홀(140) 각각은 기판(110)의 상부면과 하부면을 관통하여 형성된다. 복수의 비아홀(140) 각각은 복수의 절단 라인(130)에 형성된다. 이때, 복수의 비아홀(140) 각각은 미리 설정된 간격으로 이격되어 배치된다. 또한, 복수의 비아홀(140) 각각은 전동 드릴, 펀치(punch), 레이저 드릴(laser drill) 등과 같은 다양한 기구들로 형성될 수 있다. 예컨대, 복수의 비아홀(140) 각각은 기판(110)에 이미 형성되어 있는 스루 홀(through hole)과 유사한 직경으로 형성될 수 있다.
기판(110)은 패키징을 위한 물질을 복수의 비아홀(140)을 통해 기판(110)의 하측에서 기판(110)의 상부면으로 이동시킬 수 있다. 이때, 기판(110)에서는 패키징을 위한 물질에 의해 공기가 기판(110)의 측방 또는 상측으로 배출될 수 있다. 이에 의해 기판(110)은 공기를 배출하기 위한 영역이 별도로 존재하지 않으며, 기판(110)의 사용 면적을 증가시킬 수 있다.
다시 도 1 및 도 2를 참조하면, 수지 봉지부(150)는 복수의 비아홀(140)로 주입되어 반도체 칩(123) 및 기판(110)의 상부면을 봉지한다. 여기서 수지 봉지부(150)는 반도체 칩(123)과 기판(110)을 외부로부터 보호하기 위해 수지, 예컨대 에폭시 몰딩 화합물(epoxy molding compound: EMC)로 이루어진다.
본 발명의 일 실시예에 따른 칩 패키지는 수지 주입을 위한 별도의 게이트 영역을 마련할 필요가 없고 복수개의 비아홀을 통해 수지를 주입하기 때문에 수지의 흐름 변화에 따른 패키지 품질 저하를 방지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 칩 패키지의 단면을 나타내는 단면도이다.
여기서는 도 1 및 도 2에 도시된 구성 요소와 동일한 구성 요소에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 반도체 칩(123)은 플립 칩으로 이루어져 범프(125)를 통해 기판(110)의 회로 배선 패턴들과 전기적으로 연결된다.
기판(110)은 범프(125)를 통해 회로 배선 패턴들과 전기적으로 연결된 반도체 칩(123)의 실장 공간을 제공한다. 여기서 기판(110)은 복수의 비아홀(140)을 포함한다.
복수의 비아홀(140)은 기판(110)의 상부면 및 하부면을 관통하여 형성된다. 이러한 복수의 비아홀(140)은 범프(125)가 형성되지 않은 기판(110)의 영역에 형성된다.
수지 봉지부(150)는 복수의 비아홀(140)로 주입되어 반도체 칩(123), 범프(125) 및 기판(110)의 상부면을 봉지한다. 이때, 수지 봉지부(150)는 언더필 형태로 반도체 칩(123)의 하부로 주입되어 반도체 칩(123)과 범프(125)를 봉지할 수 있다.
본 발명의 다른 실시예에 따른 칩 패키지는 수지 주입을 위한 별도의 게이트 영역을 마련할 필요가 없고 플립 칩의 하단부터 수지를 채우기 때문에 수지의 흐름에 의한 보이드가 발생하지 않는다.
이하에서는 도 5 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 패키징 방법을 설명한다.
도 5는 본 발명의 일 실시예에 따른 패키징 방법에 따라 기판을 몰드 금형에 배치한 모습을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 패키징 방법에 따라 기판을 통해 수지를 주입하는 모습을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 패키징 방법에 따라 수지가 주입되는 기판을 나타내는 도면이다.
도 8은 도 5에 도시된 몰드 금형의 다른 형태를 나타내는 도면이다.
우선, 도 5에 도시된 바와 같이 몰드 금형(160)의 내부에 반도체 칩이 실장된 기판을 배치한다. 여기서 몰드 금형(160)은 기판(110)이 안착되는 부분을 둘러싸는 외곽 부분에 공기가 배출되는 공기 배출부(도 6의 161)를 포함한다. 예컨대, 몰드 금형(160)은 도 5에서 기판(110)을 둘러싸는 4면 외곽이 공기 배출부(도 6의 161)로 이루어진다.
다음, 도 6에 도시된 바와 같이 기판(110)의 비아홀(140)을 통해 수지, 예컨대 에폭시 몰딩 화합물(EMC)을 주입하여 수지 봉지부(150)를 형성한다. 이때, 기판(110)과 몰드 금형(160) 사이에 있던 공기는 몰드 금형(160)의 공기 배출부(161)를 통해 외부로 배출된다. 몰드 금형(160)의 공기 배출부(161)는 에폭시 몰딩 화합물이 기판(110)의 하부부터 채우게 되므로 몰드 금형(160)의 상측에 위치하게 된다. 이에 따라, 기판(110)에는 공기를 배출하기 위한 영역이 별도로 만들어질 필요가 없다. 그리고 기판(100)은 공기를 배출하기 위한 영역이 구획되지 않아 사용 면적을 증가시킬 수 있다. 또한, 에폭시 몰딩 화합물 내의 공기도 몰드 금형(160)의 4면에 걸쳐 형성된 공기 배출부(161)를 통해 외부로 빠져 나갈 수 있다.
이러한 수지 봉지부의 형성 공정에서는 도 7에 도시된 바와 같이 기판(110)의 복수의 비아홀(140)을 통해 수지를 주입하여 수지가 흐르는 경로(FL)를 짧게 형성할 수 있다. 예를 들면, 수지는 몰드 금형(160) 상에 위치하는 기판(110)의 복수의 비아홀(140)을 주입되어 기판(110)의 상부면에서 비아홀(140)의 사방으로 흐를 수 있다. 이를 통해, 반도체 칩(123)을 봉지하는 수지의 흐름성을 제어하기가 용이해진다. 또한, 몰드 금형(160)의 4면에 걸쳐 형성된 공기 배출부(161)를 통해 공기를 배출하여 수지 봉지부(150) 내의 보이드를 쉽게 제거할 수 있다. 또한, 수지가 흐르는 경로를 짧게 형성할 수 있기 때문에 수지의 주입하기 위한 압력이 낮아도 보이드를 쉽게 제거할 수 있다. 또한, 낮아진 주입 압력으로 인해 공정에서 발생하는 압력에 의한 스트레스의 영향을 줄일 수 있다.
다음, 몰드 금형(160)으로부터 기판(110)을 분리한다.
한편, 도 8에 도시된 바와 같이 몰드 금형(160)은 기판(110)을 둘러싸는 2면 외곽으로 공기를 배출할 수 있다. 즉, 몰드 금형(160)은 기판(110)의 일면 및 타면에 인접한 곳에 공기 배출부(161)가 형성될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판
120: 실장 패드
123: 반도체 칩
125: 범프
130: 절단 라인
140: 비아홀
150: 수지 봉지부
160: 몰드 금형
161: 공기 배출부

Claims (5)

  1. 반도체 칩;
    상기 반도체 칩과 전기적으로 연결되는 회로 배선 패턴들과 상기 반도체 칩이 실장되는 영역 주변에 형성된 복수의 비아홀을 구비하는 기판; 및
    상기 복수의 비아홀로 주입되어 상기 반도체칩 및 상기 기판의 상부면을 봉지하는 수지 봉지부를 포함하는 칩 패키지.
  2. 제1 항에 있어서,
    상기 기판은 상기 반도체 칩이 실장되는 실장 패드 및 상기 반도체 칩을 개별적으로 절단하기 위해 설정된 복수의 절단 라인을 포함하는 것을 특징으로 하는 칩 패키지.
  3. 제2 항에 있어서,
    상기 복수의 비아홀은 상기 복수의 절단 라인에 설정된 간격으로 이격되어 배치되는 것을 특징으로 하는 칩 패키지.
  4. 제1 항에 있어서,
    상기 반도체 칩은 적어도 하나의 범프를 이용하여 상기 기판에 실장되는 플립 칩이며, 상기 복수의 비아홀은 상기 기판에 실장되는 범프로부터 이격되어 배치되는 것을 특징으로 하는 칩 패키지.
  5. 복수의 반도체 칩이 실장된 기판을 패키징하는 방법에 있어서,
    복수의 반도체 칩이 실장된 기판을 몰드 금형의 내부에 배치하는 단계;
    상기 기판에 형성된 복수의 비아홀을 통해 수지를 주입하는 단계; 및
    상기 몰드 금형의 내부 및 상기 수지에 포함된 공기를 상기 몰드 금형의 외부로 배출하는 단계를 포함하는 패키징 방법.
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