KR20140065905A - 멀티-칩 시스템 및 반도체 패키지 - Google Patents

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Abstract

멀티-칩 시스템은, 다수개의 칩; 및 상기 다수개의 칩이 공유하는 채널을 포함하고, 상기 다수개의 칩 중 적어도 하나 이상의 칩은 상기 채널로 신호를 전송하는 전송회로를 포함하고, 상기 전송회로의 구동력은 상기 다수개의 칩의 개수에 따라 조절된다.

Description

멀티-칩 시스템 및 반도체 패키지 {MULTI-CHIP SYSTEM AND SEMICONDUCTOR PACKAGE}
본 발명은 멀티-칩을 포함하는 시스템 및 반도체 패키지에 관한 것으로, 더욱 자세하게는 멀티-칩 시스템에서의 신호 전송 특성을 개선하기 위한 것이다.
최근 대부분의 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 그리고, 더 좁은 면적 안에 더 많은 용량의 메모리를 실장하고, 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다.
또한, 메모리의 집적도 향상을 위하여, 기존의 평면 배치(two-dimensional, 2D) 방식에서 복수의 메모리 칩을 적층한 입체 구조(three-dimentional, 3D) 배치 기술이 응용되기 시작했다. 고집적 및 고용량의 메모리 요구 추세에 따라, 메모리 칩의 3D 배치 구조를 이용하여 용량을 증가시키며 동시에 반도체 칩 사이즈를 감소시켜 집적도를 향상시키는 구조가 요구될 수 있다.
이런 입체 구조 배치 기술로 TSV(Through Silicon Via) 방식이 사용되고 있다. TSV 방식은 모듈 상에서 콘트롤러와의 거리에 따른 전송속도 열화, 데이터 대역폭의 취약점, 패키지 상의 변수에 따라 발생하는 전송 속도 열화를 극복하기 위한 대안으로 사용되고 있다. TSV 방식은 복수 개의 메모리 칩을 관통하는 경로를 생성하고, 경로에 전극을 형성함으로써 적층된 칩들 간의 통신을 수행한다.
도 1은 종래의 멀티-칩을 포함하는 패키지를 도시한 도면이다.
도 1을 참조하면, 패키지 내부에는 다수개의 칩들(110~140)이 적층 되며, 적층된 칩들(110~140) 간에는 공통의 신호 전송 채널(101)이 TSV로 형성된다. 각각의 칩들(110~140)에는 전송회로들(TX1~TX4)과 수신회로들(RX1~RX4)이 구비되는데, 전송회로들(TX1~TX4)은 채널(101)로 출력 신호(데이터)를 구동하고 수신회로들(RX1~RX4)은 채널(101)의 신호를 수신한다. 예를 들어, 칩(140)의 전송회로(TX4)가 채널(101)로 구동한 신호를 칩(110)의 수신회로(RX1)가 수신할 수 있으며, 칩(110)의 전송회로(TX1)가 채널(101)로 구동한 신호를 칩(140)의 수신회로(RX4)가 수신할 수 있다.
도 1에는 4개의 칩(110~140)이 적층된 멀티-칩 패키지를 도시하였으나, 멀티-칩 패키지 내부에 적층되는 칩의 개수는 상황에 따라 달라질 수 있다. 예를 들어, 메모리의 제조업자는 2개의 메모리 칩을 하나의 패키지에 적층해 유저에게 판매할 수도 있으며, 4~8개의 메모리 칩을 하나의 패키지에 적층해 유저에게 판매할 수도 있다. 멀티-칩 패키지 내부에 적층되는 칩의 개수에 따라 채널(101)의 길이 및 채널(101)의 로딩이 달라지므로 채널(101)을 통한 신호 전송의 특성이 변화될 수 있다.
본 발명의 실시예는 멀티-칩 패키지 또는 멀티-칩 시스템에서 신호 전송 채널을 공유하는 칩의 개수에 따라 채널 상에서의 신호 전송 특성이 변동되는 것을 방지하는 기술을 제공한다.
본 발명의 일실시예에 따른 멀티-칩 시스템은, 다수개의 칩; 및 상기 다수개의 칩이 공유하는 채널을 포함하고, 상기 다수개의 칩 중 적어도 하나 이상의 칩은 상기 채널로 신호를 전송하는 전송회로를 포함하고, 상기 전송회로의 구동력은 상기 다수개의 칩의 개수에 따라 조절될 수 있다.
또한, 본 발명의 일실시예에 따른 멀티-칩 패키지는, 적층된 다수개의 칩; 및 상기 다수개의 칩이 공유하는 채널을 포함하고, 상기 다수개의 칩 중 적어도 하나 이상의 칩은 상기 채널로 신호를 전송하는 전송회로를 포함하고, 상기 전송회로의 구동력은 상기 다수개의 칩의 개수에 따라 조절될 수 있다.
본 발명의 실시예에 따르면 멀티-칩 시스템 또는 패키지에서 채널을 공유하는 칩의 개수에 따라 칩들의 채널에 대한 구동력이 조절되므로, 칩의 개수에 따른 신호 전송 특성을 균일하게 유지할 수 있다는 장점이 있다.
도 1은 종래의 멀티-칩을 포함하는 패키지를 도시한 도면.
도 2는 본 발명의 일실시예에 따른 멀티-칩 패키지의 구성도.
도 3은 도 2의 제1상세 실시예 구성도.
도 4는 도 2의 제2상세 실시예 구성도.
도 5는 도 2의 제3상세 실시예 구성도.
도 6은 도 2 내지 도 5의 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)의 일실시예 구성도.
도 7은 본 발명의 일실시예에 따른 멀티-칩 회로 보드.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 멀티-칩 패키지의 구성도이다.
도 2를 참조하면, 멀티-칩 패키지(200)는 다수개의 칩들(210~240), 및 하나 이상의 채널(201~203)을 포함한다.
다수개의 칩들(210~240)은 패키지(200) 내부에 적층되어 형성된다. 다수개의 칩들(210~240)은 모두 동일한 칩들일 수도 있으며, 서로 다른 이종의 칩들일 수도 있다. 예를 들어, 다수개의 칩들(210~240)이 모두 메모리 칩들일 수도 있으며, 다수개의 칩들(210~240) 중 칩(210)은 메모리 콘트롤러이고, 칩들(220~240)은 메모리 칩들일 수도 있다. 또한, 다수개의 칩들(210~240) 중 칩(210)은 패키지 외부와의 인터페이스 역할을 수행하는 칩이고, 칩들(220~240)은 메모리 칩들일 수 있다. 또한, 다수개의 칩들(210~240)은 메모리와 관련 없는 칩들일 수도 있다. 본 발명은 동일한 채널을 공유하는 칩들에서 칩들의 개수에 따라 변동되는 신호 전송 특성을 개선하기 위한 것이므로, 칩들(210~240)이 채널(201~203)을 공유하기만 한다면 칩들은 어떤 종류의 칩이어도 상관없다. 일반적으로, 적층된 칩들(210~240)을 포함하는 패키지(200)에서 최하단의 칩(210)이 외부, 즉 패키지(200) 외부의 또 다른 집적회로, 와 신호를 주고 받는 마스터(master)의 역할을 수행하며, 나머지 칩들(220~240)은 마스터(master)를 통해 외부와 신호를 주고받는다. 즉, 나머지 칩들(220~240)은 슬레이브(slave)가 된다.
채널들(201~203)은 칩들(210~240)이 신호를 주고받기 위한 채널이다. 칩들(210~240)은 내부에 구비된 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3) 및 수신회로들(RX1_1~3, RX2_1~3, RX3_1~3, RX4_1~3)을 이용하여 채널들(201~203)을 통해 서로 간의 신호를 주고 받는다. 채널들(201~203)은 TSV를 이용하여 형성될 수 있다. 도 2에서는 다수개의 채널들(201~203)을 도시하였으나, 채널들(201~203)의 개수는 하나 이상의 그 어느 것도 될 수 있다. 또한, 도 2에서는 모든 칩들(210~240)이 채널 각각에 대한 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)과 수신회로들(RX1_1~3, RX2_1~3, RX3_1~3, RX4_1~3)을 구비하는 것으로 도시하였으나, 일부 칩들은 채널들(201~203)에 대한 전송회로들만을 또는 수신회로들만을 구비할 수도 있다.
패키지(200) 내부에 적층된 칩들(210~240)의 개수가 늘어날수록 채널들(201~203)의 길이가 길어지며, 이는 채널들(201~203)의 로딩을 증가시킨다. 또한, 칩들(210~240)의 개수가 늘어날수록 채널들(201~203)에 연결되는 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3) 및 수신회로들(RX1_1~3, RX2_1~3, RX3_1~3, RX4_1~3)의 개수도 늘어나므로, 채널들(201~203)의 로딩(loading)이 증가한다. 즉, 패키지 내부(200)의 칩들(210~240)의 개수가 늘어날수록 채널들(201~203)의 로딩은 증가한다. 채널들(201~203)의 로딩이 증가한다는 것은 채널들(201~203)로 전송되는 신호들이 '하이'->'로우' 또는 '로우'->'하이'로 천이하는 것이 어려워진다는 것을 의미하며, 이는 고속의 신호전송을 방해하는 요소가 된다.
도 2의 실시예에서, 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)의 구동력은 채널(201~203)을 공유하는 칩들(210~240)의 개수에 따라 조절된다. 칩들(210~240)의 개수가 많으면 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)의 구동력을 높여서 높은 로딩을 갖는 채널들을 통해서도 신호가 올바로 전송될 수 있도록 하고, 칩들(210~240)의 개수가 적으면 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)의 구동력을 낮추어 쓸데없는 전류의 소모를 방지한다.
도 3은 도 2의 제1상세 실시예 구성도이다. 제1상세 실시예에서는 패키지(200) 내부의 칩들(210~240)의 개수에 대한 정보가 칩들(210~240) 중 하나에 저장되는 예에 대해 알아보기로 한다.
도 3을 참조하면, 칩(210)에는 칩 개수 저장부(310)가 포함된다. 칩 개수 저장부는 패키지 내부의 칩들의 개수가 몇개인지를 나타내는 칩 개수 코드(CN<0:2>)를 2진 코드의 형태로 저장할 수 있다. 칩 개수 저장부(310)는 퓨즈 회로와 같은 비휘발성 메모리일 수 있다. 칩 개수 코드(CN<0:2>)는 칩 개수 코드(CN<0:2>)를 전송하기 위한 채널(301)을 통해 패키지(200) 내부의 다른 칩들(220~240)로 전달된다. 그리고, 칩들(210~240)의 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)은 칩 개수 코드(CN<0:2>)를 이용해 자신의 구동력을 조절한다.
도 3에서는 칩 개수 코드(CN<0:2>)의 비트수를 3비트로 예시하였지만, 칩 개수 코드의 비트수는 다양하게 변경 가능하다. 그리고, 칩 개수 코드(CN<0:2>)를 전송하기 위한 채널(301)은 칩 개수 코드(CN<0:2>)의 비트수와 동일한 개수의 TSV를 포함할 수 있다. 또한, 칩 개수 코드(CN<0:2>)를 칩들(220~240)로 전송하기 위한 전송회로들(320)의 개수도 칩 개수 코드(CN<0:2>)와 동일한 개수가 구비된다. 전송회로(320)들 또한 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)과 마찬가지로 칩 개수 코드(CN<0:2>)의 코드값에 따라 구동력이 조절될 수 있다.
도 3에서는 칩 개수 코드(CN<0:2>)를 저장하는 칩 개수 저장부(310)가 가장 하단의 칩(210)에 구비되는 것을 예시하였으나, 칩 개수 저장부는(310) 패키지(200) 내부의 칩들(220~240) 중 그 어느 하나의 칩에도 구비될 수 있다. 또한, 모든 칩들(210~240)이 칩 개수 저장부(310)를 구비하고 자신에 저장된 칩 개수 코드(CN<0:2>)를 이용해 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)의 구동력을 조절하는 실시예도 가능함은 당연하다.
도 4는 도 2의 제2상세 실시예 구성도이다. 제2상세 실시예에서는 패키지(200) 외부의 또 다른 칩(400)에 패키지(200) 내부의 칩들(210~240)의 개수에 대한 정보가 저장되는 예에 대해 알아보기로 한다. 설명의 편의를 위해, 패키지(200) 내부의 칩들(210~240)은 메모리 칩들이고, 패키지(200) 외부의 칩(400)은 메모리 콘트롤러라 가정하기로 한다.
도 4를 참조하면, 메모리 콘트롤러(400) 내부의 콘트롤러(401)는 커맨드(CMD)와 어드레스(ADD)를 메모리 패키지(200)로 전달하고, 메모리 패키지(200)와 데이터(DATA)를 주고 받는다. 커맨드(CMD)에는 액티브(active), 프리차지(precharge), 리드(read), 라이트(write), 리프레쉬(refresh) 커맨드 등이 있을 수 있으며, 어드레스(ADD)는 메모리 패키지(200)에서 메모리 콘트롤러(400)가 지시하는 동작을 수행할 칩을 선택하기 위한 정보 및 선택된 칩 내부의 영역을 선택하기 위한 정보를 포함한다. 리드 동작시에는 메모리 패키지(200)로부터 메모리 콘트롤러(400)로 리드 데이터(DATA)가 전달되며, 라이트 동작시에는 메모리 콘트롤러(400)로부터 메모리 패키지(200)로 라이트 데이터(DATA)가 전달된다.
메모리 패키지(200) 내부의 칩들(210~240) 중 마스터로 동작하는 하단의 칩(210)이 메모리 콘트롤러(400)와 직접적인 통신을 수행하며, 나머지 칩들(220~240)은 마스터(210)를 통해 메모리 콘트롤러(400)와 간접적인 통신을 수행한다.
메모리 콘트롤러(400) 내부의 칩 개수 저장부(402)는 메모리 패키지(200) 내부에 적층된 메모리 칩들(210~240)의 개수에 대한 정보인 칩 개수 코드(CN<0:2>)를 저장한다. 칩 개수 코드(CN<0:2>)는 메모리 콘트롤러(400)로부터 메모리 패키지(200)로 전달되며, 메모리 패키지(200) 내부의 메모리 칩(210)은 칩 개수 코드(CN<0:2>)를 전달받아 다른 메모리 칩들(220~240)에게 전달한다. 메모리 칩들(210~240)의 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)은 칩 개수 코드(CN<0:2>)에 따라 자신의 구동력을 조절한다.
채널(301)은 메모리 칩(210)으로부터 메모리 칩들(220~240)로 칩 개수 코드(CN<0:2>)를 전송하기 위한 채널이므로, 칩 개수 코드(CN<0:2>)의 비트수와 동일한 개수의 TSV를 포함하여 구성될 수 있다. 또한, 전송회로들(320)의 개수도 칩 개수 코드(CN<0:2>)와 동일한 개수가 구비된다. 전송회로들(320) 또한 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)과 마찬가지로 칩 개수 코드(CN<0:2>)의 코드값에 따라 구동력이 조절될 수 있다.
도 5는 도 2의 제3상세 실시예 구성도이다. 제3상세 실시예에서는 패키지(200) 내부 또는 외부에 칩들(210~240)의 개수에 대한 정보가 저장되지 않고, 패키지 내부의 칩들(210~240)이 자체적으로 칩들의 개수(CN<0:2>)를 생성하는 실시예에 대해 알아보기로 한다.
도 5를 참조하면, 칩들(210~240) 각각에는 칩들(210~240)의 개수를 연산하기 위한 연산부(510~540)가 포함된다. 연산부들(510~540)은 서로 직렬로 연결되며, 이전의 연산부에게 전달받은 코드값(<0:2>)에 1을 더해 다음의 연산부로 전달한다. 직렬로 연결된 연산부들(510~540) 중 첫단의 연산부(510)에는 코드값이 '000'으로 입력된다. 이는 첫단의 연산부(510)의 입력을 접지시키는 것에 의해 이루어질 수 있다. 직렬로 연결된 연산부들(510~540) 중 마지막단의 연산부(540)에서 출력되는 코드값이 바로 칩들의 개수를 나타내는 칩 개수 코드(CN<0:2>)가 된다.
연산부들(510~540)의 동작을 살펴보면 연산부(510)는 입력된 '000'의 코드값에 1을 더해 '001'의 코드(<0:2>)를 연산부(520)로 전달한다. 그리고, 연산부(520)는 입력된 '001'의 코드값에 1을 더해 '010'의 코드<0:2>)를 연산부(530)로 전달한다. 이와 같은 과정이 반복되면, 결국 마지막단의 연산부(540)에서 출력되는 코드가 패키지(200) 내부의 칩들(210~240)의 개수를 나타내는 칩 개수 코드(CN<0:2>)가 된다.
연산부(540)에서 생성된 칩 개수 코드(CN<0:2>)는 패키지(200) 내부의 모든 칩들(210~240)로 전달되며, 칩들(210~240)의 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)은 칩 개수 코드(CN<0:2>)를 이용해 자신의 구동력을 조절한다. 칩 개수 코드(CN<0:2>)를 전달하기 위한 채널(301)은 칩 개수 코드(CN<0:2>)의 비트수와 동일한 개수의 TSV를 포함하여 구성될 수 있다. 또한, 전송회로들(320)의 개수도 칩 개수 코드(CN<0:2>)와 동일한 개수가 구비된다. 전송회로들(320) 또한 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)과 마찬가지로 칩 개수 코드(CN<0:2>)의 코드값에 따라 구동력이 조절될 수 있다.
도 6은 도 2 내지 도 5의 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)의 일실시예 구성도이다. 도 6에서는 전송회로들(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3) 중 하나의 전송회로(TX1_1)의 내부 구성을 도시한다.
도 6을 참조하면, 전송회로(TX1_1)는 활성화 제어부(610), 및 드라이버들(D1, D2, D3)을 포함한다.
활성화 제어부(610)는 칩 개수 코드(CN<0:2>)를 입력받아 활성화 신호들(EN1, EN2)을 생성한다. 활성화 제어부(610)는 칩 개수 코드(CN<0:2>)의 코드값이 클수록 활성화 신호들(EN1, EN2)을 더 많이 활성화시키고, 칩 개수 코드(CN<0:2>)의 코드값이 작을수록 활성화 신호들(EN1, EN2)을 더 적게 활성화시킨다. 예를 들어, 칩들(210~240)의 개수가 1~2개인 경우에는 활성화 신호들(EN1, EN2)을 모두 비활성화시키고, 칩들(210~240)의 개수가 3~5개인 경우에는 활성화 신호(EN1)를 활성화시키고 활성화 신호(EN2)는 비활성화시킨다. 그리고 칩들(210~240)의 개수가 6개 이상인 경우에는 활성화 신호들(EN1, EN2)을 모두 활성화시킨다.
드라이버들(D1, D2, D3)은 출력신호(OUT)를 채널(201)로 구동한다. 드라이버(D1)는 활성화 신호들(EN1, EN2)의 레벨과 상관없이 출력신호(OUT)를 채널(201)로 구동한다. 드라이버(D2)는 활성화 신호(EN1)가 활성화되면 출력신호(OUT)를 채널(201)로 구동하고 활성화 신호(EN1)가 비활성화되면 출력신호(OUT)를 채널(201)로 구동하지 않는다. 드라이버(D3)는 활성화 신호(EN2)가 활성화되면 출력신호(OUT)를 채널(201)로 구동하고 활성화 신호(EN2)가 비활성화되면 출력신호(OUT)를 채널(201)로 구동하지 않는다.
활성화 제어부(610)는 칩들(210~240)의 개수가 많을수록 활성화 신호(EN1, EN2)를 더 많이 활성화시키고, 활성화 신호(EN1, EN2)가 더 많이 활성화될수록 활성화되는 드라이버들(D1, D2, D3)의 개수가 늘어나므로, 결국 전송회로(TX1_1)의 구동력은 칩들(210~240)의 개수가 많을수록 커진다.
도 6에서는 전송회로(TX1_1)가 3개의 드라이버(D1, D2, D3)를 포함하는 것을 예시하였으나, 드라이버들(D1, D2, D3)의 개수는 설계에 따라 변경될 수 있음은 당연하다. 또한, 활성화 제어부(610)는 모든 전송회로(TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3)마다 구비되는 것도 가능하지만, 다수개의 전송회로들이 하나의 활성화 제어부를 공유하도록 설계하는 것도 가능하다. 예를 들어, 하나의 칩 내(210)의 전송회로들(TX1_1~3)이 하나의 활성화 제어부(610)를 공유할 수 있다.
도 7은 본 발명의 일실시예에 따른 멀티-칩 회로 보드의 구성도이다.
도 7을 참조하면, 멀티-칩 회로 보드는 회로 기판(700), 기판(700)상의 다수개의 칩(710~740), 및 기판(700)상에 형성되는 채널(701)을 포함한다.
다수개의 칩들(710~740)의 전송회로들(TX1~TX4)과 수신회로들(RX1~RX4)은 채널(701)을 통해 서로 신호를 주고 받는다. 여기서 채널(701)은 기판(700)상에 형성되는 배선일 수 있다. 채널(701)을 공유하는 칩들(710~740)의 개수가 많아질수록 채널(701)의 길이 및 로딩이 증가한다. 따라서, 전송회로들(TX1~TX4)의 채널(701)에 대한 구동력은 채널(701)을 공유하는 칩들(710~740)의 개수에 따라 조절될 수 있다.
채널(701)을 공유하는 칩들(710~740)의 개수는, 도 3에서와 같이 칩들(710~740) 중 어느 하나(예, 710)에 저장되어 나머지 칩들(720~740)로 전송될 수도 있으며, 도 4에서와 같이 칩들(710~740) 외부의 또 다른 칩(미도시)에 저장되어 칩들로 전송될 수도 있다. 또한, 도 5에서와 같이 칩들(710~740) 내부에 연산부가 포함되어 칩들(710~740)의 개수를 칩들(710~740) 자체적으로 알아낼 수도 있다.
상기 실시예들에서 살펴본 바와 같이, 본 발명은 패키지 내부에서 채널을 공유하는 칩들 간에도 적용될 수 있으며, 회로 보드 상에서 채널을 공유하는 칩들 간에도 적용될 수 있다. 이와 같이, 본 발명은 채널을 공유하는 칩들을 포함하는 모든 형태의 멀티-칩 시스템에 적용될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 패키지 210~240: 칩들
201~203: 채널들 TX1_1~3, TX2_1~3, TX3_1~3, TX4_1~3: 전송회로들
RX1_1~3, RX2_1~3, RX3_1~3, RX4_1~3: 수신회로들

Claims (15)

  1. 다수개의 칩; 및
    상기 다수개의 칩이 공유하는 채널을 포함하고,
    상기 다수개의 칩 중 적어도 하나 이상의 칩은 상기 채널로 신호를 전송하는 전송회로를 포함하고, 상기 전송회로의 구동력은 상기 다수개의 칩의 개수에 따라 조절되는
    멀티-칩 시스템.
  2. 제 1항에 있어서,
    상기 다수개의 칩의 개수는
    상기 다수개의 칩 중 적어도 하나 이상의 칩에 저장되는
    멀티-칩 시스템.
  3. 제 1항에 있어서,
    상기 다수개의 칩의 개수는
    상기 멀티-칩 시스템을 제어하는 제어 칩에 저장되고, 상기 제어칩에 저장된 다수개의 칩의 개수에 대한 정보가 상기 다수개의 칩으로 전달되는
    멀티-칩 시스템.
  4. 제 1항에 있어서,
    상기 다수개의 칩의 개수가 많을수록 상기 전송회로의 구동력은 커지고, 상기 다수개의 칩의 개수가 적을수록 상기 전송회로의 구동력은 작아지는
    멀티-칩 시스템.
  5. 제 1항에 있어서,
    상기 다수개의 칩 각각은 칩의 개수를 카운팅하기 위한 연산부를 포함하고,
    서로 다른 칩에 구비된 상기 연산부들은 서로 직렬로 연결되어 상기 다수개의 칩의 개수를 연산하는
    멀티-칩 시스템.
  6. 제 5항에 있어서,
    상기 직렬로 연결된 연산부들 중 첫단의 연산부는 초기값을 입력으로 하고, 나머지 연산부들은 이전단의 연산부의 출력값을 입력으로 하며, 상기 연산부들은 입력된 값에 1을 더한 값을 출력값으로 하는
    멀티-칩 시스템.
  7. 제 6항에 있어서,
    상기 직렬로 연결된 연산부들 중 마지막 연산부의 출력값이 상기 칩의 개수인
    멀티-칩 시스템.
  8. 적층된 다수개의 칩; 및
    상기 다수개의 칩이 공유하는 채널을 포함하고,
    상기 다수개의 칩 중 적어도 하나 이상의 칩은 상기 채널로 신호를 전송하는 전송회로를 포함하고, 상기 전송회로의 구동력은 상기 다수개의 칩의 개수에 따라 조절되는
    멀티-칩 패키지.
  9. 제 8항에 있어서,
    상기 다수개의 칩의 개수는
    상기 다수개의 칩 중 적어도 하나 이상의 칩에 저장되는
    멀티-칩 패키지.
  10. 제 8항에 있어서,
    상기 다수개의 칩은 메모리 칩이고,
    상기 다수개의 칩의 개수는 메모리 콘트롤러 칩에 저장되고, 상기 메모리 콘트롤러 칩에 저장된 상기 다수개의 칩의 개수에 대한 정보가 상기 다수개의 칩으로 전달되는
    멀티-칩 패키지.
  11. 제 8항에 있어서,
    상기 다수개의 칩의 개수가 많을수록 상기 전송회로의 구동력은 커지고, 상기 다수개의 칩의 개수가 적을수록 상기 전송회로의 구동력은 작아지는
    멀티-칩 패키지.
  12. 제 8항에 있어서,
    상기 다수개의 칩 각각은 칩의 개수를 카운팅하기 위한 연산부를 포함하고,
    서로 다른 칩에 구비된 상기 연산부들은 서로 직렬로 연결되어 상기 다수개의 칩의 개수를 연산하는
    멀티-칩 패키지.
  13. 제 12항에 있어서,
    상기 직렬로 연결된 연산부들 중 첫단의 연산부는 초기값을 입력으로 하고, 나머지 연산부들은 이전단의 연산부의 출력값을 입력으로 하며, 상기 연산부들은 입력된 값에 1을 더한 값을 출력으로 하는
    멀티-칩 패키지.
  14. 제 13항에 있어서,
    상기 직렬로 연결된 연산부들 중 마지막 연산부의 출력값이 상기 칩의 개수이고, 상기 마지막 연산부의 출력값은 상기 다수의 칩들 각각으로 전달되는
    멀티-칩 패키지.
  15. 제 8항에 있어서,
    상기 전송 회로는 다수의 드라이버를 포함하고, 상기 다수의 드라이버 중 활성화되는 드라이버들의 개수는 상기 다수개의 칩의 개수에 따라 결정되는
    멀티-칩 패키지.
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