KR20140054938A - 펄스폭 변조 제어 장치 - Google Patents

펄스폭 변조 제어 장치 Download PDF

Info

Publication number
KR20140054938A
KR20140054938A KR1020120121033A KR20120121033A KR20140054938A KR 20140054938 A KR20140054938 A KR 20140054938A KR 1020120121033 A KR1020120121033 A KR 1020120121033A KR 20120121033 A KR20120121033 A KR 20120121033A KR 20140054938 A KR20140054938 A KR 20140054938A
Authority
KR
South Korea
Prior art keywords
transistor
voltage
output
inductor
control signal
Prior art date
Application number
KR1020120121033A
Other languages
English (en)
Other versions
KR101404567B1 (ko
Inventor
박영철
강민우
Original Assignee
주식회사 에이디텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 에이디텍 filed Critical 주식회사 에이디텍
Priority to KR1020120121033A priority Critical patent/KR101404567B1/ko
Publication of KR20140054938A publication Critical patent/KR20140054938A/ko
Application granted granted Critical
Publication of KR101404567B1 publication Critical patent/KR101404567B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers
    • H03F3/2171—Class D power amplifiers; Switching amplifiers with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
    • H03K17/04206—Modifications for accelerating switching by feedback from the output circuit to the control circuit in field-effect transistor switches

Abstract

본 발명은 펄스폭 변조 제어 장치에 관한 것이다. 본 발명의 펄스폭 변조 제어 장치는, 제1 제어 신호에 응답하여 입력되는 전압을 출력하는 제1 트랜지스터; 상기 제1 트랜지스터의 출력단에 연결되며, 상기 펄스폭 변조 제어 장치의 출력 전압을 발생시키는 인덕터; 상기 제1 트랜지스터와 상기 인덕터를 연결하는 노드에 연결되며, 제2 제어 신호에 응답하여 상기 인덕터의 전압을 강하시키는 제2 트랜지스터; 상기 인덕터의 출력단에 발생하는 전압을 감지하여 상기 제1 제어 신호와 제2 제어 신호를 발생시키는 제어부; 및 상기 노드의 전압을 감지하며, 대기 모드에서 상기 노드의 전압이 제로일 때 상기 제2 트랜지스터를 오프시켜서 상기 펄스폭 변조 제어 장치로 하여금 비동기 모드로 동작하게 하는 검출부;를 구비한다.

Description

펄스폭 변조 제어 장치{Device for controlling pulse width modulation}
본 발명은 펄스폭 변조 제어 장치에 관한 것으로서, 특히 전력 소모가 감소되는 펄스폭 변조 제어 장치에 관한 것이다.
일반적으로 펄스폭 변조 제어 장치는 하이 사이드 트랜지스터(high side transistor)와 로우 사이드 트랜지스터(low side transistor)를 구비하며, 상기 2개의 트랜지스터의 턴온(turn-on) 및 턴오프(turn-off) 동작을 통하여 펄스폭 변조 신호를 출력하고, 상기 펄스폭 변조 신호에 응답하여 모터와 같은 부하가 구동한다.
이 때, 상기 하이 사이드 트랜지스터와 로우 사이드 트랜지스터가 동시에 턴온되면 쇼트 쓰루(short through) 현상이 발생하여 펄스폭 변조 제어 장치가 오동작하므로 이를 방지하기 위하여 데드 타임(dead time)을 삽입하여 하이 사이드 트랜지스터와 로우 사이드 트랜지스터를 동시에 턴오프시키는 시구간을 만든다.
하이 사이드 트랜지스터와 로우 사이드 트랜지스터가 동시에 턴오프되는 시구간은, 로우 사이드 트랜지스터가 턴오프된 후에 하이 사이드 트랜지스터가 턴온되기 전까지의 제1 시구간과, 하이 사이드 트랜지스터가 턴오프된 후에 로우 사이드 트랜지스터가 턴온되기 전까지의 제2 시구간으로 구성된다.
경부하 모드(light load mode)일 경우 즉, 대기 모드일 때 펄스폭 변조 제어 장치는 경부하 모드와 중부하(heavy load mode)의 구분이 없이 하이 사이드 트랜지스터와 로우 사이드 트랜지스터를 동일하게 제어함으로, 경부하 모드와 중부하 모드일 때 상기 제1 시구간과 제2 시구간에서 소모되는 에너지는 동일하게 된다. 많은 제품들이 이와 같은 제어를 선택한다. 그 이유는 상대적으로 구현이 쉽고 경부하 모드일 때 흐르는 전류 자체가 크지 않으므로 무시하고 사용한다. 그러나 최근의 그린 에너지(Green Energy) 정책 등 에너지 효율에 대한 고려는 이에 대한 개선책을 요구하고 있다.
이를 해결하기 위하여 경부하 모드일 때 인덕턴스 코일에 흐르는 전류가 제로(zero)가 되는 시점을 감지하여 강제로 로우 사이드 트랜지스터를 턴오프시켜서 비동기(asynchronous) 펄스폭 변조 제어 방식인 펄스 스키핑 모드(Pulse Skipping Mode)로 전환하여 에너지를 절감하는 방식을 사용하고 있다.
그러나, 이러한 과정에서 상기 인덕턴스 코일을 통하여 흐르는 전류가 제로가 되는 시점을 감지하여 로우 사이드 트랜지스터를 강제로 턴오프시켜야 하므로 과도응답 상태인 스타트업 셧다운(Start-Up Shut down)시 펄스폭 변조 신호에 오동작을 유발할 수 있고 예측이 어려워진다.
통상적으로 효율을 극대화시키기 위해서는 상기 하이 사이드 및 로우 사이드 트랜지스터의 턴온 저항(Ron)값은 수 [mΩ]이 되어야 하고, 이를 구현하기 위해서는 실제(Real) 저항을 삽입하는 것이 아니라 하이 사이드 트랜지스터 또는 로우 사이드 트랜지스터의 메탈(metal) 저항으로 구현해야 하므로 상기 출력 저항의 저항 값을 정확하게 설정하는 것이 사실상 불가능하며, 또한, 그 값의 오차 또한 상당히 크다.
본 발명은 상기 문제점을 해결하기 위한 것으로, 대기 모드에서 전력 소모가 감소되는 펄스폭 변조 제어 장치 및 제어 방법을 제공한다.
상기 과제를 해결하기 위하여 본 발명은,
펄스폭 변조 제어 장치에 있어서, 제1 제어 신호에 응답하여 입력되는 전압을 출력하는 제1 트랜지스터; 상기 제1 트랜지스터의 출력단에 연결되며, 상기 펄스폭 변조 제어 장치의 출력 전압을 발생시키는 인덕터 상기 제1 트랜지스터와 상기 인덕터를 연결하는 노드에 연결되며, 제2 제어 신호에 응답하여 상기 인덕터의 전압을 강하시키는 제2 트랜지스터; 상기 인덕터의 출력단에 발생하는 전압을 감지하여 상기 제1 제어 신호와 제2 제어 신호를 발생시키는 제어부; 및 상기 노드의 전압을 감지하며, 대기 모드에서 상기 노드의 전압이 제로일 때 상기 제2 트랜지스터를 오프시켜서 상기 펄스폭 변조 제어 장치로 하여금 비동기 모드로 동작하게 하는 검출부;를 구비하는 펄스폭 변조 제어 장치를 제공한다.
상기 검출부는 상기 대기 모드에서 상기 노드의 전압이 제로일 때 상기 제2 제어 신호가 상기 제2 트랜지스터에 인가되지 못하게 함으로써 상기 제2 트랜지스터를 오프시킨다.
상기 제1 트랜지스터와 제2 트랜지스터는 모두 NPN 트랜지스터로 구성될 수 있다.
상기 펄스폭 변조 제어 장치는 상기 제1 제어 신호를 받아서 상기 제1 트랜지스터를 구동하는 제1 드라이버와, 상기 제2 제어 신호를 받아서 상기 제2 트랜지스터를 구동하는 제2 드라이버를 더 구비할 수 있다.
상기 제어부는, 상기 인덕터의 출력단에 연결되어 상기 출력 전압을 출력하는 출력 저항 상기 출력 저항의 양단에 연결되며, 상기 출력 저항에 흐르는 전류를 감지하여 톱니파 전압을 발생하는 제1 증폭기; 상기 출력 전압과 기준 전압을 입력하고, 상기 출력 전압과 상기 기준 전압을 비교 및 증폭하여 신호를 출력하는 제2 증폭기; 상기 제1 증폭기와 제2 증폭기의 출력 전압을 비교하여 펄스폭 변조 신호를 출력하는 제1 비교기; 및 상기 제1 비교기로부터 출력되는 펄스폭 변조 신호에 응답하여 상기 제1 및 제2 제어 신호들을 출력하는 플립플롭;을 구비한다.
상기 검출부는, 상기 노드에 소오스가 연결된 제3 트랜지스터 상기 제3 트랜지스터의 드레인에 발생하는 전압과 제어 전압을 입력하여 비교하는 제2 비교기; 및 상기 제2 비교기의 출력 신호와 상기 제어부에서 출력되는 제2 제어 신호를 입력하고, 그 출력 신호를 상기 제2 제어 신호로써 출력하는 논리 게이트;를 구비한다.
상기 과제를 해결하기 위하여 본 발명은 또한,
펄스폭 변조 제어 장치에 있어서, 제1 제어 신호에 응답하여 입력되는 전압을 출력하는 제1 트랜지스터; 상기 제1 트랜지스터의 출력단에 연결되며, 상기 펄스폭 변조 제어 장치의 출력 전압을 발생시키는 인덕터 상기 제1 트랜지스터와 상기 인덕터를 연결하는 노드에 연결되며, 제2 제어 신호에 응답하여 상기 인덕터의 전압을 강하시키는 제2 트랜지스터; 상기 인덕터의 출력단에 발생하는 전압을 감지하여 상기 제1 제어 신호와 제2 제어 신호를 발생시키는 제어부 및 상기 제2 트랜지스터와 접지단 사이에 연결되며, 상기 제2 트랜지스터에 흐르는 전류의 방향을 감지하고, 대기 모드에서 상기 전류의 방향이 정상 동작시와 비교하여 역방향일 때 상기 펄스폭 변조 제어장치로 하여금 비동기 제어 모드로 동작하게 하는 전류 감지부;를 구비하는 펄스폭 변조 제어 장치를 제공한다.
상기 제2 트랜지스터는 NPN 또는 NMOS 트랜지스터로 구성되고, 상기 제2 트랜지스터의 드레인은 상기 노드에 연결되고, 상기 제2 트랜지스터의 소오스는 상기 전류 검출부에 연결되며, 상기 전류 검출부는 상기 대기 모드에서 상기 제2 트랜지스터의 드레인으로부터 소오스로 전류가 흐를 때 이를 상기 역방향으로 설정한다.
상기 제1 트랜지스터와 제2 트랜지스터는 NPN 트랜지스터로 구성될 수 있다.
상기 펄스폭 변조 제어 장치는, 상기 제1 제어 신호를 받아서 상기 제1 트랜지스터를 구동하는 제1 드라이버와, 상기 제2 제어 신호를 받아서 상기 제2 트랜지스터를 구동하는 제2 드라이버를 더 구비할 수 있다.
상술한 바와 같이 본 발명에 따르면, 대기 모드일 때 로우 사이드 트랜지스터(제2 트랜지스터)가 정확하게 턴오프되어 펄스폭 변조 제어 장치의 전력 소모가 감소된다. 즉, 동기 펄스폭 변조 제어의 경부하(대기 모드) 전력을 효과적으로 제어할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 펄스폭 변조 제어 장치의 블록도이다.
도 2는 도 1에 도시된 제어부의 회로도이다.
도 3은 도 1의 인덕터 전류의 계속 전류 모드(Continuous Current Mode; CCM)와 경계 전류 모드(Boundary Current Mode; BCM)를 비교하기 위하여 도시한 도면이다.
도 4는 도 1에 도시된 제1 및 제2 트랜지스터들의 동작 타이밍과 인덕터에 흐르는 전류 파형의 상관 관계를 보여주는 타이밍도이다.
도 5는 계속 전류 모드(CCM)일 때 데드 타임에서 제1 및 제2 트랜지스터들과 인덕터에 흐르는 전류의 상태를 보여준다.
도 6은 경계 전류 모드(BCM)일 때 데드 타임에서 제1 및 제2 트랜지스터들과 인덕터에 흐르는 전류의 상태를 보여준다.
도 7은 본 발명의 제2 실시예에 따른 펄스폭 변조 제어 장치의 블록도이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 펄스폭 변조 제어 장치(101)의 블록도이다. 도 1을 참조하면, 펄스폭 변조 제어 장치(101)는 제1 트랜지스터(111), 인덕터(121), 제2 트랜지스터(112), 제어부(131), 검출부(141), 제1 드라이버(151), 제2 드라이버(152), 저항(172), 캐패시터(171) 및 전압원(161)을 구비한다.
제1 트랜지스터(111)는 제1 제어 신호(Vc1)에 응답하여 전압원(161)으로부터 출력되는 입력 전압(Vin)을 받아서 출력한다. 제1 트랜지스터(111)는 NPN 트랜지스터로 구성될 수 있다. 따라서, 입력 전압(Vin)은 제1 트랜지스터(111)의 드레인에 인가되고, 제1 제어 신호(Vc1)는 게이트에 인가되며, 소오스로부터 전압을 출력한다. 입력 전압(Vin)이 제1 트랜지스터(111)에 인가되고, 제1 제어 신호(Vc1)가 게이트에 인가된 상태에서 제1 제어 신호(Vc1)가 활성화되면 제1 트랜지스터(111)는 턴온(turn-on)되어 입력 전압(Vin)을 소오스로부터 출력하고, 제1 제어 신호(Vc1)가 비활성화되면 제1 트랜지스터(111)는 턴오프(turn-off)되어 입력 전압(Vin)을 출력하지 않는다.
인덕터(121)는 제1 트랜지스터(111)의 출력단에 연결되며, 펄스폭 변조 제어 장치(101)의 출력 전압(Vout)을 발생한다.
제2 트랜지스터(112)는 제1 트랜지스터(111)와 인덕터(121)를 연결하는 노드(SW)에 연결되며, 제2 제어 신호(Vc2)에 응답하여 인덕터(121)의 전압을 강하시킨다. 제2 트랜지스터(112)는 NPN 트랜지스터로 구성될 수 있다. 이 경우, 제2 트랜지스터(112)의 드레인은 노드(SW)에 연결되고, 소오스는 접지단(GND)에 연결되며, 게이트에는 제2 제어 신호(Vc2)가 인가된다. 따라서, 제2 제어 신호(Vc2)가 활성화되면 제2 트랜지스터(112)는 턴온되고, 그에 따라, 노드(SW)의 전류는 제2 트랜지스터(112)의 접지단(GND)으로부터 소오스를 통해 드래인단(SW)으로 흐른다. 그에 따라 인덕터(121)의 전압은 접지 전압 레벨 보다 제2 트랜지스터(112)의 턴온저항과 흐르는 전류를 곱한 양만큼 강하된다. 즉, 네가티브(Negative) 전압 레벨을 유지한다. 제2 제어 신호(Vc2)가 비활성화되면 제2 트랜지스터(112)는 턴오프되어 노드(SW)의 전류는 제1 트랜지스터(112)에 의하여 결정된다.
제어부(131)는 인덕터(121)의 출력단에 발생하는 전압을 감지하여 제1 제어 신호(Vc1)와 제2 제어 신호(Vc2)를 발생한다. 제어부(131)는 출력 저항(132), 제1 증폭기(133), 제2 증폭기(134), 제1 비교기(135), 플립플롭(136), 저항(137) 및 캐패시터(138)을 구비한다.
출력 저항(132)은 인덕터(121)의 출력단에 연결되어 인덕터(121)에 흐르는 전류를 감지하여 전압의 형태로 바꿔서 출력한다.
제1 증폭기(133)는 출력 저항(132)의 양단에 연결되며, 인턱터(121)에 흐르는 전류를 감지하여 톱니파를 갖는 전압을 발생한다. 구체적으로, 제1 증폭기(133)의 비반전 입력단(+)은 출력 저항(132)의 입력단에 연결되고, 제1 증폭기(133)의 반전 입력단(-)은 출력 저항(132)의 출력단에 연결된다. 따라서, 제1 트랜지스터(111)가 턴온이 되고 제2 트랜지스터(112)가 턴오프되면 인덕터(121)의 전류는 증가하는 방향으로 출력되고 제2 트랜지스터(112)가 턴온되고 제1트랜지스터(111)가 턴오프되면 인덕터(121)의 전류는 감소하는 방향으로 출력된다. 이는 전류제어 직류-직류 변환기의 전형적인 동작으로 인덕터(121)의 전류를 감지하여 톱니파를 생성한다.
제2 증폭기(134)는 펄스폭 변조 제어 장치(101)의 출력 전압(Vout)과 기준 전압(Vref)을 입력하고, 이 두 전압을 비교하여 발생되는 전압을 증폭하여 출력한다. 구체적으로, 펄스폭 변조 제어 장치(101)의 출력 전압(Vout) 즉, 출력 저항(132)에서 출력되는 전압은 제2 증폭기(134)의 반전 입력단(-)에 인가되고, 기준 전압(Vref)은 제2 증폭기(134)의 비반전 입력단(+)에 인가된다. 따라서, 제2 증폭기(134)는 출력 저항(132)의 전압이 기준 전압(Vref)보다 낮을 때 신호를 출력하고, 그 반대일 경우에는 신호를 출력하지 않거나 접지 전압을 출력한다.
저항(137)과 캐패시터(138)는 네가티브 피드백(Negative Feedback) 회로의 위상마진(Phase Margin)을 확보하기 위한 RC 공진 회로를 형성하며 제2 증폭기(134)로부터 출력되는 신호에 포함된 교류 성분 즉, 고조파 신호를 바이패스시켜서 제거한다. 따라서, 제2 증폭기(134)의 출력 신호는 순수한 직류 전압을 갖는 신호로써 출력된다.
제1 비교기(135)는 제1 증폭기(133)와 제2 증폭기(134)의 출력 전압들을 비교하여 펄스폭 변조 신호를 출력한다. 구체적으로, 제1 비교기(135)의 반전 입력단(-)에는 제1 증폭기(133)의 출력 신호가 인가되고, 제1 비교기(135)의 비반전 입력단(+)에는 제2 증폭기(134)의 출력 신호가 인가된다. 따라서, 제1 증폭기(133)의 출력 신호의 전압 레벨이 제2 증폭기(134)의 출력 신호의 전압 레벨보다 낮을 때 제1 비교기(135)는 출력 신호를 출력하고, 그 반대일 경우에는 출력 신호를 출력하지 않는다. 여기서, 제1 비교기(135)의 입력단에 인가되는 신호는 상기와 반대로 인가되도록 할 수도 있다.
플립플롭(136)은 제1 비교기(135)로부터 출력되는 펄스폭 변조 신호에 응답하여 제1 및 제2 제어 신호들(Vc1,Vc2)을 출력한다. 플립플롭(136)은 RS 플립플롭으로 구성될 수 있다. 이 경우, 플립플롭(136)의 S 단자에는 클럭 신호(CLK)가 인가되고 플립플롭(136)의 R 단자에는 제1 비교기(135)의 출력 신호가 인가된다. 플립플롭(136)의 정출력 단자(Q)에서는 제1 제어 신호(Vc1)가 발생되고, 플립플롭(136)의 부출력 단자(QB)에서는 제2 제어 신호(Vc2)가 발생된다. 즉, 제1 제어 신호(Vc1)는 클럭 신호(CLK)가 하이 레벨일 때 활성화되고, 제2 제어 신호(Vc2)는 제1 비교기(135)의 출력 신호가 하이 레벨일 때 활성화된다.
결론적으로, 클럭 신호(CLK))가 하이 레벨(high level)일 때 제1 트랜지스터(111)는 턴온되고 제2 트랜지스터(112)는 턴오프되어 제1 트랜지스터(111)에 인가되는 입력 전압(Vin)은 제1 트랜지스터(111)와 인덕터(121)를 통해서 펄스폭 변조 제어 장치(101)의 출력 전압(Vout)으로써 출력되고, 클럭 신호(CLK)가 로우 레벨(low level) 즉, 접지 전압 레벨일 때 제1 트랜지스터(111)는 턴오프되고 제2 트랜지스터(112)는 턴온되어 제1 트랜지스터(111)에 인가되는 입력 전압(Vin)은 제1 트랜지스터(111)를 통과하지 못하므로 펄스폭 변조 제어 장치(101)의 출력 전압(Vout)은 접지 전압 레벨로써 출력된다.
검출부(141)는 데드 타임일때의 노드(SW)의 전압을 감지하며, 대기 모드에서 노드(SW)의 전압이 접지레벨(GND) 보다 로우 사이드 트랜지스터의 바디 다이오드(Body diode)의 문턱전압(Threshold-Voltage)만큼 낮아짐이 감지 되었을 때 제2 트랜지스터(112)를 오프(off)시켜서 펄스폭 변조 제어 장치(101)로 하여금 비동기 모드로 동작하게 한다. 하이 사이드 트랜지스터가 턴온되면 전원(161)에서 하이사이드 트랜지스터를 통과하여 인덕터(121)로 전류가 흐르게 되고 로우 사이드 트랜지스터가 턴온되면 인덕터(121)에 흐르는 전류의 연속성에 의하여 접지단(GND)으로부터 로우 사이드 트랜지스터를 통과하여 인덕터(121)로 전류가 흐른다.(도 5 참조)
즉, 검출부(141)는 상기 대기 모드에서 데드 타임일 때 노드(SW)의 전압이 접지보다 로우 사이드 트랜지스터의 바디 다이오드 문턱전압만큼 낮아질 때 제2 제어 신호(Vc2)가 제2 트랜지스터(112)에 인가되지 못하게 함으로써 제2 트랜지스터(112)를 오프시킨다. 검출부(141)에 대해서는 도 2를 통하여 상세히 설명하기로 한다.
제1 드라이버(151)는 제1 제어 신호(Vc1)를 받아서 제1 트랜지스터(111)를 구동한다. 즉, 제1 드라이버(151)는 제1 제어 신호(Vc1)가 접지 전압보다 높은 하이 레벨(high level)이면 제1 트랜지스터(111)를 턴온시키고, 제1 제어 신호(Vc1)가 접지 전압 레벨이면 제1 트랜지스터(111)를 턴오프시킨다.
제2 드라이버(152)는 제2 제어 신호(Vc2)를 받아서 제2 트랜지스터(112)를 구동한다. 즉, 제2 드라이버(152)는 제2 제어 신호(Vc2)가 하이 레벨이면 제2 트랜지스터(112)를 턴온시키고, 제2 제어 신호(Vc2)가 접지 전압 레벨이면 제2 트랜지스터(112)를 턴오프시킨다.
인덕터(121)와 캐패시터(171)는 공진 회로를 형성하여 출력 전압(Vout)에 포함된 교류 성분 즉, 고조파 신호를 바이패스시켜서 제거한다. 따라서, 출력 전압(Vout)은 직류 신호가 출력된다.
저항(171)은 직류직류 변환기의 부하(load) 전류를 저항으로 환산한 값이다. 그러므로 경부하일때는 오픈에 근접하고 정상 동작일때는 수 [Ω]이다. 예컨대 출력 전압이 3.3[V]/3[A]의 출력 전류라면 저항은 약 1.1 [Ω]이 된다.
도 2는 도 1에 도시된 검출부(141)의 회로도이다. 도 2를 참조하면, 검출부(141)는 제1 내지 제3 전류원들(211∼213), 제3 트랜지스터(142), 제2 비교기(143), 논리 게이트(144), 제1 내지 제3 저항들(221∼223) 및 다이오드(231)를 구비한다.
제1 내지 제3 전류원들(211∼213)은 각각 전원 전압(VDD)을 받아서 일정한 전류를 출력한다.
제3 트랜지스터(142)는 NPN 또는 NMOS 트랜지스터로 구성될 수 있다. 이 경우, 제3 트랜지스터(142)의 소오스는 노드(SW)에 연결되고, 게이트에는 제어 전압(Vc3)이 인가되며, 드레인은 제2 비교기(143)에 연결된다. 따라서, 제3 트랜지스터(142)는 노드(SW)의 전압이 제어전압(Vc3)보다 제3 트랜지스터(142)의 문턱 전압만큼 낮아지면 제3 트랜지스터(142)를 턴온되어시켜서 드레인 전압을 소오스 전압 레벨로 강하시키고, 노드(SW)의 전압이 제어전압(Vc3) 보다 제3트랜지스터(142)의 문턱전압만큼 작아지지 않으면 턴오프되어 드레인으로부터 소정 레벨의 플러스 전압을 출력한다. ( Vc3-SW > Vth 제3 Transistor : turn on ; Vc3-SW < Vth Turn off)
제2 비교기(143)는 제3 트랜지스터(142)의 드레인에 발생하는 전압과 전류원(211)과 저항(221)에 의하여 발생하는 전압을 비교하고, 그 결과를 출력 신호로써 출력한다. 즉, 제2 비교기(143)의 반전 입력단(-)은 제3 트랜지스터(142)의 드레인에 연결되고 제2 비교기(143)의 비반전 입력단(+)에는 전류원(211)과 저항(221)에 의하여 발생하는 전압이 인가된다. 따라서, 제3 트랜지스터(142)의 드레인에 발생하는 전압이 전류원(211)과 저항(221)에 의하여 발생하는 전압보다 낮으면 제2 비교기(143)는 출력 신호를 출력하고, 제3 트랜지스터(142)의 드레인에 발생하는 전압이 전류원(211)과 저항(221)에 의하여 발생하는 전압보다 높으면 제2 비교기(143)는 출력 신호를 출력하지 않는다.
논리 게이트(144)는 제2 비교기(143)의 출력 신호와 제어부(131)에서 출력되는 PWM_B 신호를 입력하고, 제2 비교기(143)의 출력 신호의 전압 레벨에 따라 제2 제어 신호(Vc2)의 출력 여부를 결정한다. 구체적으로, 논리 게이트(144)는 제2 비교기(143)의 출력 신호와 도 1의 제어부(131)에 구비되는 플립플롭(136)의 부출력 단자(QB)에서 발생하는 전압을 입력한다. 논리 게이트(144)는 앤드 게이트(AND gate)로 구성될 수 있다. 따라서, 논리 게이트(144)는 제2 비교기(143)의 출력 신호의 전압 레벨이 접지 전압보다 높을 때 제2 제어 신호(Vc2)를 출력하고, 제2 비교기(143)의 출력 신호가 접지 전압 레벨이면 제2 제어 신호(Vc2)를 출력하지 않는다.
다이오드(231)는 고전압 동작에 적합하도록 프로텍션(protection) 역할을 한다. 즉, 다이오드(231)는 제3 트랜지스터(142)의 소오스에 소정 전압 이상이 걸리면 이를 다이오드(231)를 통해서 접지단(GND)으로 흘려주어 제3 트랜지스터(142)를 보호한다.
저항들(221∼223)에는 전류원들(211∼213)로부터 출력되는 전류가 흐르면서 전압이 발생한다.
도 3은 도 1의 인덕터 전류의 계속 전류 모드(Continuous Current Mode; CCM)와 경계 전류 모드(Boundary Current Mode; BCM)를 비교하기 위하여 도시한 도면이다.
도 3의 (a)를 참조하면, 계속 전류 모드에서는 인덕터 전류(311)의 상한값과 하한값은 모두 접지 전압(GND)보다 높은 플러스 전류이다.
그러나, 도 3의 (b)를 참조하면, 경계 전류 모드에서는 인덕터 전류(311)의 상한값은 접지 전압(GND)보다 높은 플러스 전류이지만, 인덕터 전류의 하한값은 접지 전압(GND)과 동일한 레벨이다.
인덕터 전류(311)는 펄스폭 변조 제어 장치(101)의 입력 전압(Vin)과 출력 전압(Vout) 및 인덕터(121)의 값으로 정해진다. 따라서 인덕터 전류는 상기 입력 전압(Vin)과 출력 전압(Vout) 및 인덕터 값이 정해지면 항상 일정하다.
도 3을 참조하면, 부하 전류는 인덕터 전류(311)의 중간값이다. 따라서, 부하 전류가 줄어서 인덕터 전류(311)의 하한값이 접지 전압(GND)과 일치하는 지점을 찾을 수 있다.
도 4는 도 1에 도시된 제1 및 제2 트랜지스터(111,112)들의 동작 타이밍과 인덕터(121)에 흐르는 전류 파형의 상관 관계를 보여주는 타이밍도이다. 도 1을 참조하여 도 4를 설명하기로 한다.
도 4를 참조하면, 제1 트랜지스터(111)와 제2 트랜지스터(112)는 반대로 동작한다. 즉, 제1 트랜지스터(111)가 턴온되면 제2 트랜지스터(112)는 턴오프되고, 제1 트랜지스터(111)가 턴오프되면 제2 트랜지스터(112)는 턴온된다. 이 때, 제2 트랜지스터(112)가 턴오프되고나서 제1 트랜지스터(111)가 턴온되기 전까지의 시구간(t1)과 제1 트랜지스터(111)가 턴오프되고나서 제2 트랜지스터(112)가 턴온되기 전까지의 시구간(t2)에는 제1 트랜지스터(111)와 제2 트랜지스터(112)가 모두 턴오프 상태로 유지된다. 이러한 시구간들(t1,t2)을 데드 타임(dead time)이라 한다.
구체적으로, 제1 트랜지스터(111)가 턴오프 상태에서 턴온되면 제1 트랜지스터(111)로부터 출력되는 전류는 인덕터(121)로 흐르고, 그에 따라, 인덕터(121)의 전류가 서서히 증가한다. 제1 트랜지스터(111)는 내부 클럭 신호 또는 외부 클럭 신호(CLK)에 맞추어 주기적으로 턴온되고, 펄스폭 제어에 의하여 제1 트랜지스터(111)는 턴오프된다. 동기(sybchronous)동작에서는 제2 트랜지스터(112)는 제1 트랜지스터(111)와 상보적으로(complementarily) 동작하여야 한다. 즉, 제1 트랜지스터(111)가 턴온되면 제2 트랜지스터(112)는 턴오프되고, 제1 트랜지스터(111)가 턴오프되면 제2 트랜지스터(112)는 턴온된다. 단, 제1 트랜지스터(111)와 제2 트랜지스터(112)가 동시에 턴온되면 쇼트 쓰루(short through) 현상이 발생하여 펄스폭 변조 제어 장치(101)가 오동작할 수가 있다. 따라서, 상기 쇼트 쓰루 현상을 방지하기 위하여 상기 데드 타임을 설정한다.
도 5는 계속 전류 모드(CCM)일 때 데드 타임에서 제1 및 제2 트랜지스터(112)들과 인덕터(121)에 흐르는 전류의 상태를 보여준다. 도 1을 참조하여 도 5를 설명하기로 한다. 도 5를 참조하면, 제1 및 제2 트랜지스터들(111,112)은 바디 다이오드들(111a,112a)을 구비한다.
도 5를 참조하면, 계속 전류 모드일 때, 제1 데드 타임(t1)과 제2 데드 타임(t2) 동안 인덕터(121)에 흐르는 전류(311)는 항상 플러스이다. 따라서, 인덕터 전류(311)는 제2 트랜지스터(112)의 바디 다이오드(body diode)(112a)를 통하여 프리휠링(free-wheeling)한다. 제1 및 제2 데드 타임(t1,t2) 동안, 제2 트랜지스터(112)의 바디 다이오드(112a)를 통하여 인덕터 전류(311)가 흐르므로, 접지단(GND)과 노드(SW) 사이에는 바디 다이오드 포워드(forward) 전압이 발생한다. 따라서, 제1 및 제2 데드 타임(t1,t2) 동안 제2 트랜지스터(112)의 바디 다이오드(112a)에는 항상 전압이 강하됨으로 계속 전류 모드에서는 제2 데드 타임(t2) 동안에도 전력이 소모된다.
도 6은 경계 전류 모드(BCM)일 때 데드 타임에서 제1 및 제2 트랜지스터들(111,112)과 인덕터(121)에 흐르는 전류의 상태를 보여준다. 도 1을 참조하여 도 6을 설명하기로 한다. 도 6을 참조하면, 제1 및 제2 트랜지스터들(111,112)은 바이 다이오드들(111a,112a)을 구비한다.
도 6을 참조하면, 경계 전류 모드일 때는, 제1 데드 타임(t1) 동안에 인덕터(121)에 흐르는 전류(311)는 항상 플러스이지만, 제2 데드 타임(t2) 동안에는 인덕터(121)에 흐르는 전류(311)는 접지 전류 레벨 즉, 제로이다. 따라서, 제1 데드 타임(t1) 동안에는 인덕터 전류(311)는 제2 트랜지스터(112)의 바디 다이오드(112a)를 통하여 프리휠링 하지만, 제2 데드 타임(t2) 동안에는 인덕터 전류(311)는 프리휠링 하지 않는다. 즉, 제1 데드 타임(t1) 동안에는 제2 트랜지스터(112)의 바디 다이오드(112a)를 통하여 인덕터 전류(311)가 흐르므로 접지단(GND)과 노드(SW) 사이에 바디 다이오드 포워드 전압이 발생하여 전력이 소모되지만, 제2 데드 타임(t2) 동안에는 제2 트랜지스터(112)의 바디 다이오드(112a)를 통하여 인덕터 전류(311)가 흐르지 않으므로 접지단(GND)과 노드(SW) 사이에 바디 다이오드 포워드 전압이 발생하지 않는다. 이와 같이, 경계 전류 모드에서는 제2 데드 타임(t2) 동안에는 전력이 소모되지 않게 되어 그만큼 전력을 절감할 수 있다. 제1 및 제2 데드 타임은 대기 모드에 해당함으로, 경계 전류 모드에서는 대기 모드에서 전력 소모가 감소되는 것을 알 수 있다.
또한, 제2 데드 타임(t2)일 때 제2 트랜지스터(112)가 턴온되면 계속 전류 모드로 판정하고 그 결과 펄스폭 변조 제어 장치(101)는 정상적인 동기 펄스폭 변조 제어를 수행한다. 그러나, 제2 데드 타임(t2)일 때 제2 트랜지스터(112)가 턴오프되면 경계 전류 모드 즉, 중단 전류 모드(Discontinuous Current Mode; DCM)로 판정하고 펄스폭 변조 제어 장치(101)는 비동기 펄스폭 변조 제어로 전환한다. 즉, 이 상태는 경부하를 의미한다.
본 발명은 상기 동작을 매 주기마다 실시함으로, 계속 전류 모드와 경계 전류 모두가 실시간으로 감지되고 그에 따른 동작이 제어된다.
도 7은 본 발명의 제2 실시예에 따른 펄스폭 변조 제어 장치의 블록도이다. 도 7을 참조하면, 펄스폭 변조 제어 장치(701)는 제1 트랜지스터(711), 인덕터(721), 제2 트랜지스터(712), 제어부(731), 전류 감지부(741), 제1 드라이버(751), 제2 드라이버(752), 저항(771), 캐패시터(772) 및 전압원(761)을 구비한다.
제1 트랜지스터(711), 인덕터(721), 제2 트랜지스터(712), 제어부(731), 제1 드라이버(751), 제2 드라이버(752), 저항(771), 캐패시터(772) 및 전압원(761)은 도 1에 도시된 제1 트랜지스터(111), 인덕터(121), 제2 트랜지스터(112), 제어부(131), 제1 드라이버(151), 제2 드라이버(152), 저항(171), 캐패시터(172) 및 전압원(161)과 그 구성 및 동작이 동일함으로, 이들에 대해서는 중복 설명을 피하기 위하여 생략하기로 한다.
전류 감지부(741)는 제2 트랜지스터(712)와 접지단(GND) 사이에 연결된다. 전류 감지부(741)는 제2 트랜지스터(712)에 흐르는 전류의 방향을 감지하고, 대기 모드에서 상기 전류의 방향이 정상 동작시와 비교하여 역방향일 때 펄스폭 변조 제어 장치(701)로 하여금 비동기 제어 모드로 동작하게 한다.
제1 트랜지스터(711)와 제2 트랜지스터(712)는 모두 NPN 트랜지스터로 구성될 수 있다. 이 경우, 제2 트랜지스터(712)의 드레인은 노드(SW)에 연결되고, 제2 트랜지스터(712)의 소오스는 전류 감지부(741)에 연결된다.
따라서, 정상 동작일 때는 제2 트랜지스터(712)의 소오스에서 드레인으로 전류가 흐른다. 즉, 접지단(GND)에서 제2 트랜지스터(712)의 드레인으로 전류가 흐른다.
전류 감지부(741)는 제2 트랜지스터(712)에 흐르는 전류가 소오스에서 드레인으로 흐를 때는 제2 트랜지스터(712)에 아무런 영향을 주지 않지만, 제2 트랜지스터(712)에 흐르는 전류가 드레인에서 소오스로 흐를 때는 제2 트랜지스터(712)를 오프(off)시켜서 제2 트랜지스터(712)를 통해 전류가 흐르지 못하게 한다.
전류 감지부(741)는 저항을 구비할 수 있다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (12)

  1. 펄스폭 변조 제어 장치에 있어서,
    제1 제어 신호에 응답하여 입력되는 전압을 출력하는 제1 트랜지스터
    상기 제1 트랜지스터의 출력단에 연결되며, 상기 펄스폭 변조 제어 장치의 출력 전압을 발생시키는 인덕터;
    상기 제1 트랜지스터와 상기 인덕터를 연결하는 노드에 연결되며, 제2 제어 신호에 응답하여 상기 인덕터의 전압을 강하시키는 제2 트랜지스터;
    상기 인덕터의 출력단에 발생하는 전압을 감지하여 상기 제1 제어 신호와 제2 제어 신호를 발생시키는 제어부; 및
    상기 노드의 전압을 감지하며, 대기 모드에서 상기 노드의 전압이 제로일 때 상기 제2 트랜지스터를 오프시켜서 상기 펄스폭 변조 제어 장치로 하여금 비동기 모드로 동작하게 하는 검출부;를 구비하는 것을 특징으로 하는 펄스폭 변조 제어 장치.
  2. 제1항에 있어서,
    상기 검출부는 상기 대기 모드에서 상기 노드의 전압이 제로일 때 상기 제2 제어 신호가 상기 제2 트랜지스터에 인가되지 못하게 함으로써 상기 제2 트랜지스터를 오프시키는 것을 특징으로 하는 펄스폭 변조 제어 장치.
  3. 제1항에 있어서,
    상기 제1 트랜지스터와 제2 트랜지스터는 모두 NPN 트랜지스터인 것을 특징으로 하는 펄스폭 변조 제어 장치.
  4. 제1항에 있어서,
    상기 제1 제어 신호를 받아서 상기 제1 트랜지스터를 구동하는 제1 드라이버를 더 구비하는 것을 특징으로 하는 펄스폭 변조 제어 장치.
  5. 제1항에 있어서,
    상기 제2 제어 신호를 받아서 상기 제2 트랜지스터를 구동하는 제2 드라이버를 더 구비하는 것을 특징으로 하는 펄스폭 변조 제어 장치.
  6. 제1항에 있어서, 상기 제어부는
    상기 인덕터의 출력단에 연결되어 상기 출력 전압을 출력하는 출력 저항;
    상기 출력 저항의 양단에 연결되며, 상기 출력 저항에 흐르는 전류를 감지하여 톱니파 전압을 발생하는 제1 증폭기;
    상기 출력 전압과 기준 전압을 입력하고, 상기 출력 전압과 상기 기준 전압을 비교 및 증폭하여 신호를 출력하는 제2 증폭기;
    상기 제1 증폭기와 제2 증폭기의 출력 전압을 비교하여 펄스폭 변조 신호를 출력하는 제1 비교기; 및
    상기 제1 비교기로부터 출력되는 펄스폭 변조 신호에 응답하여 상기 제1 및 제2 제어 신호들을 출력하는 플립플롭;을 구비하는 것을 특징으로 하는 펄스폭 변조 제어 장치.
  7. 제1항에 있어서, 상기 검출부는
    상기 노드에 소오스가 연결된 제3 트랜지스터;
    상기 제3 트랜지스터의 드레인에 발생하는 전압과 제어 전압을 입력하여 비교하는 제2 비교기; 및
    상기 제2 비교기의 출력 신호와 상기 제어부에서 출력되는 제2 제어 신호를 입력하고, 그 출력 신호를 상기 제2 제어 신호로써 출력하는 논리 게이트;를 구비하는 것을 특징으로 하는 펄스폭 변조 제어 장치.
  8. 펄스폭 변조 제어 장치에 있어서,
    제1 제어 신호에 응답하여 입력되는 전압을 출력하는 제1 트랜지스터
    상기 제1 트랜지스터의 출력단에 연결되며, 상기 펄스폭 변조 제어 장치의 출력 전압을 발생시키는 인덕터;
    상기 제1 트랜지스터와 상기 인덕터를 연결하는 노드에 연결되며, 제2 제어 신호에 응답하여 상기 인덕터의 전압을 강하시키는 제2 트랜지스터;
    상기 인덕터의 출력단에 발생하는 전압을 감지하여 상기 제1 제어 신호와 제2 제어 신호를 발생시키는 제어부; 및
    상기 제2 트랜지스터와 접지단 사이에 연결되며, 상기 제2 트랜지스터에 흐르는 전류의 방향을 감지하고, 대기 모드에서 상기 전류의 방향이 정상 동작시와 비교하여 역방향일 때 상기 펄스폭 변조 제어장치로 하여금 비동기 제어 모드로 동작하게하는 전류 감지부;를 구비하는 것을 특징으로 하는 펄스폭 변조 제어 장치.
  9. 제8항에 있어서,
    상기 제2 트랜지스터는 NPN 트랜지스터로 구성되고, 상기 제2 트랜지스터의 드레인은 상기 노드에 연결되고, 상기 제2 트랜지스터의 소오스는 상기 전류 검출부에 연결되며,
    상기 전류 검출부는 상기 대기 모드에서 상기 제2 트랜지스터의 드레인으로부터 소오스로 전류가 흐를 때 이를 상기 역방향으로 설정하는 것을 특징으로 하는 펄스폭 변조 제어 장치.
  10. 제8항에 있어서,
    상기 제1 트랜지스터와 제2 트랜지스터는 NPN 트랜지스터인 것을 특징으로 하는 펄스폭 변조 제어 장치.
  11. 제8항에 있어서,
    상기 제1 제어 신호를 받아서 상기 제1 트랜지스터를 구동하는 제1 드라이버를 더 구비하는 것을 특징으로 하는 펄스폭 변조 제어 장치.
  12. 제8항에 있어서,
    상기 제2 제어 신호를 받아서 상기 제2 트랜지스터를 구동하는 제2 드라이버를 더 구비하는 것을 특징으로 하는 펄스폭 변조 제어 장치.
KR1020120121033A 2012-10-30 2012-10-30 펄스폭 변조 제어 장치 KR101404567B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120121033A KR101404567B1 (ko) 2012-10-30 2012-10-30 펄스폭 변조 제어 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120121033A KR101404567B1 (ko) 2012-10-30 2012-10-30 펄스폭 변조 제어 장치

Publications (2)

Publication Number Publication Date
KR20140054938A true KR20140054938A (ko) 2014-05-09
KR101404567B1 KR101404567B1 (ko) 2014-06-11

Family

ID=50886701

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120121033A KR101404567B1 (ko) 2012-10-30 2012-10-30 펄스폭 변조 제어 장치

Country Status (1)

Country Link
KR (1) KR101404567B1 (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064531B1 (en) * 2005-03-31 2006-06-20 Micrel, Inc. PWM buck regulator with LDO standby mode
JP4717515B2 (ja) * 2005-05-26 2011-07-06 ローム株式会社 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器
JP5151332B2 (ja) 2007-09-11 2013-02-27 株式会社リコー 同期整流型スイッチングレギュレータ
KR20100132626A (ko) * 2009-06-10 2010-12-20 엘지이노텍 주식회사 펄스폭 변조 회로

Also Published As

Publication number Publication date
KR101404567B1 (ko) 2014-06-11

Similar Documents

Publication Publication Date Title
US8964343B2 (en) Semiconductor device and switching regulator using the device
US7852055B2 (en) Switching regulator
JP4481879B2 (ja) スイッチング電源装置
KR100912865B1 (ko) 스위칭 레귤레이터 및 그 스위칭 레귤레이터를 구비하는반도체 장치
US8803500B2 (en) PFM SMPS with quick sudden load change response
US7411316B2 (en) Dual-input power converter and control methods thereof
US7804285B2 (en) Control of operation of switching regulator to select PWM control or PFM control based on phase comparison
US8193793B2 (en) DC-DC converter
JP4347249B2 (ja) Ｄｃ−ｄｃコンバータ、ｄｃ−ｄｃコンバータの制御回路、及びｄｃ−ｄｃコンバータの制御方法
TWI483518B (zh) 用於接收輸入電壓的開關調製器的控制電路及在開關調製器中利用接通時間恆定體系控制主開關和低端開關的方法
US9787204B2 (en) Switching power supply device
US9787185B2 (en) Boost converter and related integrated circuit
US9013163B2 (en) Buck converter threshold detection for automatic pulse skipping mode
JP2014023269A (ja) 半導体集積回路およびその動作方法
US10594218B1 (en) Hysteresis timing scheme for mode transition in a buck boost converter
US8638082B2 (en) Control circuit for step-down and boost type switching supply circuit and method for switching supply circuit
US20160013722A1 (en) Device for avoiding hard switching in resonant converter and related method
US9935547B2 (en) System and method for a switched-mode power supply
JP2009278713A (ja) スイッチングレギュレータ
US20170364107A1 (en) Switching regulator control circuit
US9059638B2 (en) Control methods and apparatuses for switching mode power supplies
US8829874B2 (en) Electronic device and method for DC-DC conversion with low power mode
JP2006014559A (ja) Ｄｃ−ｄｃコンバータ
JP4325413B2 (ja) 同期整流式ｄｃ／ｄｃコンバータ
KR101404567B1 (ko) 펄스폭 변조 제어 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170419

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180417

Year of fee payment: 5