KR20140051753A - 박막 트랜지스터 어레이의 제조 방법, 박막 트랜지스터 어레이 및 표시 장치 - Google Patents

박막 트랜지스터 어레이의 제조 방법, 박막 트랜지스터 어레이 및 표시 장치 Download PDF

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KR20140051753A
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Abstract

본 발명의 박막 트랜지스터 어레이의 제조 방법은, 복수의 게이트 전극(12) 상에 게이트 절연층(13)을 형성하는 제3 공정과, 게이트 절연층(13) 상에 비정질 실리콘층(14)을 형성하는 제4 공정과, 비정질 실리콘층(14)을 결정화시켜 결정질 실리콘층(15)을 생성하는 제5 공정과, 소스 전극 및 드레인 전극(18)을 형성하는 제6 공정을 포함하고, 제3 공정에 있어서, 복수의 게이트 전극(12) 상의 게이트 절연층(13)의 막두께를, 게이트 전극(12) 상의 비정질 실리콘층(14)의 레이저광에 대한 광흡수율과 게이트 절연층(13)의 등가 산화막두께가 양의 상관에 있는 영역의 막두께 범위로 형성하고, 제4 공정에 있어서, 복수의 게이트 전극(12) 상의 비정질 실리콘층(14)의 막두께를, 비정질 실리콘층(14)의 막두께 변화에 대한 광흡수율의 변동이 제1 기준으로부터 소정의 범위 내에 있는 영역의 막두께 범위로 형성한다.

Description

박막 트랜지스터 어레이의 제조 방법, 박막 트랜지스터 어레이 및 표시 장치{METHOD FOR MANUFACTURING THIN FILM TRANSISTOR ARRAY, THIN FILM TRANSISTOR ARRAY AND DISPLAY APPARATUS}
본 발명은 박막 트랜지스터 어레이의 제조 방법, 박막 트랜지스터 어레이 및 표시 장치에 관한 것이다.
예를 들면, 액정 패널 또는 유기 EL 패널에 이용되는 박막 트랜지스터(TFT；Thin　Film　Transistor) 어레이가 있다. 박막 트랜지스터 어레이를 구성하는 각각의 박막 트랜지스터의 채널부는, 비정질 실리콘인 a-Si 또는 결정질로 다결정 실리콘인 Poly-Si로 형성되어 있다. 박막 트랜지스터의 채널부의 결정질 실리콘층(Poly-Si층)은, 일반적으로, 비정질 실리콘층(a-Si층)을 형성 후, 그 비정질 실리콘층에 예를 들면 엑시머 등의 레이저광을 조사하여 순간적으로 온도를 상승시켜 결정화함으로써 형성된다.
또, 박막 트랜지스터의 구조로서는, 게이트 메탈이 채널부의 x-Si(x는, a 또는 Poly)로부터 보아 기판측에 배치되어 있는 보텀 게이트 구조와, 게이트 메탈 및 소스ㆍ드레인 메탈이 채널부의 x-Si로부터 보아 기판과 반대 방향에 배치되어 있는 탑 게이트 구조가 존재한다. 보텀 게이트 구조는, 비정질 실리콘층으로 형성된 채널부를 갖는 a-Si　TFT에서 주로 이용되고 있고, 탑 게이트 구조는, 결정질 실리콘층으로 형성된 채널부를 갖는 Poly-Si　TFT에서 주로 이용되고 있다. 또한, 큰 면적의 표시 장치에 이용되는 액정 패널 또는 유기 EL 패널을 구성하는 박막 트랜지스터의 구조로서는, 보텀 게이트 구조가 일반적이다.
또한, 보텀 게이트 구조에서 Poly-Si　TFT가 이용되는 경우도 존재하고, 그 경우에는, 제작 코스트가 억제된다는 장점을 갖고 있다. 이러한 보텀 게이트 구조의 Poly-Si　TFT에서는, 비정질 실리콘층에 레이저가 조사되고 결정화됨으로써 결정질 실리콘층이 형성된다. 이 방법(레이저 어닐 결정화법)에서는, 레이저광 조사에 기인하는 열로 비정질 실리콘층을 결정화시킨다.
또, 예를 들면 유기 EL 패널에 이용되는 박막 트랜지스터 어레이를 구성하는 각각의 박막 트랜지스터에는, 특히 균일한 특성이 요구된다. 이 요구에 응하기 위해서, 기판 전면에 균일한 결정성을 갖는 결정질 실리콘층을 형성하는 기술이 개발되어 왔다. 그러나 개발된 형성 기술을 이용하여, 레이저 어닐 결정화법에 의해 보텀 게이트 구조의 박막 트랜지스터의 제조를 행하는 경우에는 결함(문제)이 생겨 버린다. 이하, 그 이유를 설명한다.
보텀 게이트 구조의 박막 트랜지스터를 제조하는 경우, 비정질 실리콘층을 레이저 어닐에 의해 결정화할 때, 일반적으로 게이트 전극이 존재하는 영역(「제1 영역」이라고 한다)의 비정질 실리콘층과 게이트 전극이 존재하지 않는 영역(「제2 영역」이라고 한다)의 비정질 실리콘층에서, 레이저 어닐에 사용되는 레이저광에 대한 광흡수율이 다르다. 이것은, 게이트 전극의 유무에 의해, 비정질 실리콘층과 게이트 절연층에 의해 구성되는 다층 박막에서의 레이저광의 다중 간섭의 효과가 변화하기 때문이다.
그리고 상기 2개의 영역에서의 비정질 실리콘층의 광흡수율에 차가 생기면, 레이저 조사 직후에 있어서 상기 2개의 영역의 비정질 실리콘층에서 발열 온도차가 발생하고, 온도 분포가 불균일해진다. 레이저 어닐 결정화에 의해 얻어지는 결정질 실리콘층의 결정성은, 레이저 조사에 의한 비정질 실리콘층의 발열 온도에 강하게 의존하고 있다. 그 때문에, 상기 2개의 영역의 비정질 실리콘층에서 발열 온도가 불균일해지고, 얻어지는 결정질 실리콘층의 결정성이 불균일해진다는 문제가 발생하고 있었다.
예를 들면 특허 문헌 1에, 이 문제를 해결하기 위한 기술이 개시되어 있다. 특허 문헌 1에서는, 게이트 절연층 및 비정질 실리콘층의 막두께를 조절하고, 제1 영역의 비정질 실리콘층의 광흡수율과 제2 영역의 비정질 실리콘층의 광흡수율이 동일해지는 막두께 구성으로 하는 기술이 개시되어 있다. 그로 인해, 레이저 조사 직후에 있어서의, 양 영역간에서의 비정질 실리콘층의 발열 온도의 불균일성을 최대한 저감시키고, 기판 전면에 균일한 결정성을 갖는 결정질 실리콘 박막을 형성한다.
그러나 특허 문헌 1에 개시되는 기술에서는, 이하의 경우, 기판 전면에 균일한 결정성을 갖는 결정질 실리콘 박막을 형성할 수 없다는 문제가 있다. 이하, 그 이유에 대해 설명한다.
일반적으로, 표시 장치에 이용되는 박막 트랜지스터 어레이의 제조 공정에 있어서, 비정질 실리콘층이나 게이트 절연층은, 플라즈마 원용 화학 기상 퇴적법(PECVD：Plasma-enhanced　Chemical　Vapor　Deposition) 등의 프로세스로 형성된다. 이러한 프로세스에 의해 형성된 박막은, 기판면 내에서, 성막 조건에도 의존하지만, 어느 정도의 막두께의 불균형을 갖는다.
이 경우, 즉 기판면 내에 비정질 실리콘층이나 게이트 절연층에 막두께의 불균형이 생긴 경우, 레이저 어닐에 사용되는 레이저광의 파장에도 의존하지만, 그 막두께 불균형량(목표 막두께로부터의 막두께의 어긋남량)에 대응하여, 광흡수율의 불균형이 발생하는 것은 피할 수 없다.
만일 제1 영역과 제2 영역에 있어서의 비정질 실리콘층의 광흡수율이 동일해지는 막두께를 목표로 하여 비정질 실리콘층과 게이트 절연층을 형성했다고 해도, 기판면 내에 막두께의 불균형이 발생한다. 그로 인해, 기판 전면에 있어서 제1 영역과 제2 영역에 있어서의 비정질 실리콘층의 광흡수율을 동일하게 할 수 없다.
즉, 비정질 실리콘층이나 게이트 절연층의 형성을 플라즈마 원용 화학 기상 퇴적법 등의 프로세스에서 행한 경우, 레이저 어닐의 공정에 있어서, 기판 전면에 있어서, 제1 영역과 제2 영역의 비정질 실리콘층의 발열 온도의 균일화를 실현하지 못하고, 얻어지는 결정질 실리콘층의 결정성도 기판면 내에서 불균일해져 버린다고 하는 문제가 있다.
그래서, 이러한 이유로부터, 적어도, 박막 트랜지스터의 채널이 형성되는 영역(제1 영역)에만 주목하고, 거기에 형성되는 결정질 실리콘층의 결정성을 기판 전면에서 균일하게 하기 위한 기술이 개시되어 있다(예를 들면, 특허 문헌 2).
특허 문헌 2에서는, 제1 영역 상에 형성되는 결정질 실리콘층의 결정성을 기판 전체에서 균일해지도록, 비정질 실리콘층, 및 게이트 절연층의 막두께 변동에 대해서, 제1 영역 상의 비정질 실리콘층의 광흡수율의 변동을 최소로 하는 막두께 조건을 채용한다. 이러한 막두께 조건을 채용함으로써, 제1 영역 상의 비정질 실리콘층의 레이저 어닐에 있어서의 발열, 그리고, 얻어지는 결정질 실리콘층의 결정성에 대한, 비정질 실리콘층의 막두께 불균형, 및 게이트 절연층의 막두께 불균형의 영향을 최소로 하는 것이 가능해진다.
일본국 특개2007-220918호 공보 일본국 특개2011-066243호 공보
그러나 상기 특허 문헌 2에 개시되는 기술을 이용해도, 다음에 설명하는 바와 같은 과제가 있다. 즉, 기판 전면에 걸쳐서, 제1 영역 상에 형성되는 결정질 실리콘층의 결정성의 균일화를 달성할 수 있었다고 해도, 그것을 채널로 하는 박막 트랜지스터의 특성, 특히 온 특성의 균일화를 실현할 수는 없다.
왜냐하면, 박막 트랜지스터의 온 특성은, 박막 트랜지스터의 채널이 되는 결정질 실리콘층의 결정성 뿐만 아니라, 게이트 절연층의 게이트 용량에도 의존하기 때문이다. 즉, 기판면 내의 게이트 절연층의 막두께의 변동이, 게이트 절연층의 게이트 용량의 불균형을 발생시키기 때문에, 채널이 되는 결정질 실리콘층의 결정성이 각각의 박막 트랜지스터에 있어서 균일해도, 게이트 용량이 변동하면, 각각의 박막 트랜지스터의 온 특성이 불균일해진다.
도 1은, 박막 트랜지스터 어레이에 있어서의 각 박막 트랜지스터의 온 전류의 기판면 내 분포의 예를 나타내는 도면이다. 여기서, 도 1에 나타내는 박막 트랜지스터 어레이는, 레이저 어닐 결정화법에 의해 형성한 결정질 실리콘층을 이용한 보텀 게이트 TFT에 의해 구성되고, 그 박막 트랜지스터 어레이의 기판면(도면 중)은, 224개×224개의 박막 트랜지스터로 구성되어 있다. 도 1에서는, 박막 트랜지스터 어레이에 있어서의 각 박막 트랜지스터의 온 전류의 대소를 농담으로 나타냄으로써, 온 전류의 기판면 내 분포를 가시화하고 있다. 또, 온 전류의 단위는, 규격화하여 임의 단위로 나타내고 있다.
도 1에 의해, 박막 트랜지스터의 온 전류가 기판면 내에서 불균일하고, 특성의 편차를 갖고 있는 것을 알 수 있다. 이 온 특성의 편차는, 상술한 바와 같이, 박막 트랜지스터 어레이의 기판면 내에서, 게이트 절연층의 막두께가 위치에 따라 다르고, 그에 따라 게이트 전극 상의 게이트 절연층 용량이 변화하는 것에 기인하고 있다.
도 1에서는, 박막 트랜지스터 어레이의 기판면 내의 중앙부의 게이트 절연층의 막두께가 주변부에 비해 두꺼워져 있기 때문에, 게이트 절연층의 용량이 저하되어 있다. 그 때문에, 그 중앙부의 영역에 있어서, 온 특성이 저하되어 있다. 즉, 도 1에서는, 온 특성이 저하되어 있는 중앙부의 영역이 얼룩으로 되어 나타내어져 있다.
또, 박막 트랜지스터의 채널 구성층의 막두께 변동은, 패널 제작에 이용하는 기판의 대형화에 따라서, 더욱더 제어가 곤란해진다. 그 때문에, 표시 장치의 대형화에 따라서, 표시 장치에 이용되는 박막 트랜지스터 어레이에 있어서의 각 박막 트랜지스터의 게이트 절연 용량의 불균형은 커져 버린다. 만일 기판 전면에 걸쳐서 결정성이 균일한 결정질 실리콘층을 형성할 수 있었다고 해도, 게이트 용량의 변동에 기인하는 박막 트랜지스터의 온 특성의 불균형이, 표시 장치의 대형화에 따라 더 현저해져 버린다. 즉, 보다 대면적인 표시 장치의 제작을 하는 경우에는, 박막 트랜지스터의 온 특성의 불균형에 의한 화질의 얼룩이 한층 심각한 과제가 된다.
본 발명은, 상기의 문제점을 감안하여 이루어진 것으로, 균일한 온 특성을 갖는 박막 트랜지스터로 구성할 수 있는 박막 트랜지스터 어레이의 제조 방법, 박막 트랜지스터 어레이, 그것을 이용한 표시 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 일형태에 관련되는 박막 트랜지스터 어레이의 제조 방법은, 기판을 준비하는 제1 공정과, 상기 기판 상에 복수의 게이트 전극을 형성하는 제2 공정과, 상기 복수의 게이트 전극 상에 게이트 절연층을 형성하는 제3 공정과, 상기 게이트 절연층 상에 비정질성 실리콘층을 형성하는 제4 공정과, 레이저로부터 조사되는 레이저광을 이용하여 상기 비정질성 실리콘층을 결정화시켜 결정성 실리콘층을 생성하는 제5 공정과, 상기 복수의 게이트 전극의 각각에 상기 결정성 실리콘층 상의 영역에 소스 전극 및 드레인 전극을 형성하는 제6 공정을 포함하고, 상기 제3 공정에 있어서, 상기 복수의 게이트 전극 상의 상기 게이트 절연층의 막두께를, 상기 게이트 전극 상의 상기 비정질성 실리콘층의 상기 레이저광에 대한 광흡수율과 상기 게이트 절연층의 등가 산화막두께가 양의 상관에 있는 영역의 막두께 범위로 형성하고, 상기 제4 공정에 있어서, 상기 복수의 게이트 전극 상의 상기 비정질성 실리콘층의 막두께를, 상기 비정질성 실리콘층의 막두께 변화에 대한 상기 광흡수율의 변동이 제1 기준으로부터 소정의 범위 내에 있는 영역의 막두께 범위로 형성한다.
본 발명에 의하면, 균일한 온 특성을 갖는 박막 트랜지스터로 구성할 수 있는 박막 트랜지스터 어레이의 제조 방법, 박막 트랜지스터 어레이, 그것을 이용한 표시 장치를 실현할 수 있다.
구체적으로는, 기판 상의 어레이를 구성하는 각각의 박막 트랜지스터에 대응하는 게이트 전극 영역 상의 비정질 실리콘층 및, 게이트 절연층을, 각각의 막두께가 소정의 조건을 만족하도록 형성함으로써, 가시광 영역의 파장의 레이저를 이용하여, 제1 영역 상의 게이트 절연층의 게이트 용량의 증감에 대응하여, 그 게이트 용량의 증감의 영향을 상쇄시키도록 결정성이 변동한 결정질 실리콘층을 형성하고, 기판 전면에 형성된 박막 트랜지스터 어레이의 각각의 박막 트랜지스터의 온 특성이 균일한 박막 트랜지스터 어레이의 제조 방법, 박막 트랜지스터 어레이, 그것을 이용한 표시 장치를 실현할 수 있다.
도 1은, 박막 트랜지스터 어레이에 있어서의 각 박막 트랜지스터의 온 전류의 기판면 내 분포의 예를 나타내는 도면이다.
도 2는, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 구조를 나타내는 단면도이다.
도 3은, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이의 단위 셀의 등가 회로를 나타내는 도면이다.
도 4는, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 제조 공정을 나타내는 플로차트이다.
도 5a는, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5b는, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5c는, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5d는, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5e는, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5f는, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5g는, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5h는, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5i는, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 5j는, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 6은, 도 4의 S14에 있어서의 레이저 어닐을 모식적으로 나타낸 도면이다.
도 7은, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이의 단위 반복 셀의 등가 회로의 단면의 일례를 나타내는 도면이다.
도 8은, 진폭 투과율 및 진폭 투과율의 계산 방법을 설명하기 위한 도면이다.
도 9는, 레이저 어닐 결정화법에 의해 결정질 실리콘층을 형성하는 경우에, 비정질 실리콘층의 막두께에 적합한 막두께 범위가 있는 것을 설명하기 위한 도면이다.
도 10a는, 레이저 어닐 결정화법에 의해 결정질 실리콘층을 형성하는 경우에, 게이트 절연층을 구성하는 절연막의 막두께에 적합한 막두께 범위가 있는 것을 나타내기 위한 도면이다.
도 10b는, 레이저 어닐 결정화법에 의해 결정질 실리콘층을 형성하는 경우에, 게이트 절연층을 구성하는 절연막의 막두께에 적합한 막두께 범위가 있는 것을 나타내기 위한 도면이다.
도 11은, 레이저 어닐 결정화법에 의해 결정질 실리콘층을 형성하는 경우에, 게이트 절연층을 구성하는 절연막의 막두께에 적합한 막두께 범위의 구체예를 나타내는 도면이다.
도 12(a)는, 게이트 절연층이 조건 1로 구성된 경우에, 불균일한 게이트 절연층의 막두께가 형성하는 용량과 비정질 실리콘층의 흡수율의 관계를 나타내는 도면이다.
도 12(b)는, 게이트 절연층이 조건 2로 구성된 경우에, 불균일한 게이트 절연층의 막두께가 형성하는 용량과 비정질 실리콘층의 흡수율의 관계를 나타내는 도면이다.
도 12(c)는, 게이트 절연층이 조건 3으로 구성된 경우에, 불균일한 게이트 절연층의 막두께가 형성하는 용량과 비정질 실리콘층의 흡수율의 관계를 나타내는 도면이다.
도 13(a)는, 게이트 절연층이 조건 1로 구성된 경우에, 불균일한 막두께가 형성하는 용량과 비결정질 실리콘층의 결정성의 관계를 나타내는 도면이다.
도 13(b)는, 게이트 절연층이 조건 2로 구성된 경우에, 불균일한 막두께가 형성하는 용량과 비결정질 실리콘층의 결정성의 관계를 나타내는 도면이다.
도 13(c)는, 게이트 절연층이 조건 3으로 구성된 경우에, 불균일한 막두께가 형성하는 용량과 비결정질 실리콘층의 결정성의 관계를 나타내는 도면이다.
도 14(a)는, 게이트 절연층이 조건 1로 구성된 경우에, 불균일한 막두께가 형성하는 용량과 결정질 실리콘층을 채널로 한 박막 트랜지스터의 온 전류의 관계를 나타내는 도면이다.
도 14(b)는, 게이트 절연층이 조건 2로 구성된 경우에, 불균일한 막두께가 형성하는 용량과 결정질 실리콘층을 채널로 한 박막 트랜지스터의 온 전류의 관계를 나타내는 도면이다.
도 14(c)는, 게이트 절연층이 조건 3으로 구성된 경우에, 불균일한 막두께가 형성하는 용량과 결정질 실리콘층을 채널로 한 박막 트랜지스터의 온 전류의 관계를 나타내는 도면이다.
도 15는, 본 발명의 박막 트랜지스터 어레이를 구비한 표시 장치의 일례를 나타내는 도면이다.
제1 형태의 박막 트랜지스터 어레이의 제조 방법은, 기판을 준비하는 제1 공정과, 상기 기판 상에 복수의 게이트 전극을 형성하는 제2 공정과, 상기 복수의 게이트 전극 상에 게이트 절연층을 형성하는 제3 공정과, 상기 게이트 절연층 상에 비정질성 실리콘층을 형성하는 제4 공정과, 레이저로부터 조사되는 레이저광을 이용하여 상기 비정질성 실리콘층을 결정화시켜 결정성 실리콘층을 생성하는 제5 공정과, 상기 복수의 게이트 전극의 각각에 상기 결정성 실리콘층 상의 영역에 소스 전극 및 드레인 전극을 형성하는 제6 공정을 포함하고, 상기 제3 공정에 있어서, 상기 복수의 게이트 전극 상의 상기 게이트 절연층의 막두께를, 상기 게이트 전극 상의 상기 비정질성 실리콘층의 상기 레이저광에 대한 광흡수율과 상기 게이트 절연층의 등가 산화막두께가 양의 상관에 있는 영역의 막두께 범위로 형성하고, 상기 제4 공정에 있어서, 상기 복수의 게이트 전극 상의 상기 비정질성 실리콘층의 막두께를, 상기 비정질성 실리콘층의 막두께 변화에 대한 상기 광흡수율의 변동이 제1 기준으로부터 소정의 범위 내에 있는 영역의 막두께 범위로 형성한다.
여기서, 등가 산화막두께란, 게이트 절연층의 물리적인 두께를, SiO2막과 등가인 전기적 막두께로 환산한 값이다.
본 형태에 의하면, 박막 트랜지스터 어레이를 구성하는 각각의 박막 트랜지스터의 게이트 전극 상의 영역에 대응하는, 비정질 실리콘층의 레이저 어닐에 이용되는 레이저광에 대한 광흡수율과, 마찬가지로 각각의 게이트 전극 상의 영역에 대응하는 게이트 절연층 용량과의 상관이, 비정질 실리콘층의 막두께가 어느 목표로 하는 막두께에 대해서 변동해도, 음의 관계를 취하게 된다. 이 관계에 의해, 박막 트랜지스터 어레이를 구성하는 게이트 절연층의 막두께가 목표로 하는 막두께에 대해서 변동해도, 기판면 내에 있어서의 각각의 게이트 전극 상에 대응하는 게이트 절연층 용량의 분포에 대응하여, 구체적으로는 게이트 절연층 용량의 증가에 수반하여 레이저 어닐 결정화에 의해 게이트 전극 상에 형성되는 결정질 실리콘층의 결정성이 저하하는 분포를 갖는 결정질 실리콘층을 형성하는 것이 가능해진다. 또, 이 기판면 내에 있어서, 게이트 절연층 용량과 어느 일정한 관계를 갖도록 결정성의 분포를 변화시킨 결정질 실리콘층을 이용하여 박막 트랜지스터 어레이를 형성한다. 그로 인해, 각각의 박막 트랜지스터의, 게이트 절연층 막두께의 변동에 기인하는 게이트 절연층 용량의 불균형에 의해 발생되는 박막 트랜지스터의 온 특성의 불균형이, 결정성이 제어된 박막 트랜지스터의 채널층의 결정질 실리콘층에 의해 상쇄되는 효과를 나타내는 것이 가능해진다.
제2 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 레이저는, 고체 레이저 장치로 구성된다.
제3 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 레이저는, 반도체 레이저 소자를 이용한 레이저 장치로 구성된다.
제4 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 제5 공정에 있어서, 상기 레이저광의 상기 비정질성 실리콘층 상에 있어서의 조사 에너지 밀도의 변동은, 5%정도 미만이다.
제5 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 레이저의 파장 범위는, 400㎚ 이상 600㎚ 이하이다.
제6 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 제4 공정에 있어서, 상기 비정질성 실리콘층의 막두께를, 상기 제1 기준으로부터 소정의 범위 내에 있는 영역의 막두께 범위로 하여, 상기 레이저광의 파장 λ로 규격화된 상기 게이트 절연층의 광학 막두께에 의해 규격화된 비정질 실리콘층의 레이저광 파장 λ의 흡수율을, 상기 레이저광의 파장 λ로 규격화된, 상기 비정질 실리콘층의 광학 막두께로 미분했을 때의 미분 계수가 -5 이상, ＋5 이하가 되는 막두께 범위로 형성한다.
제7 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 제4 공정에 있어서, 상기 비정질성 실리콘층은, 상기 복수의 게이트 전극 상의 상기 비정질 실리콘층의 평균 막두께가, 하기의 식 1)로 나타내어지는 범위에 포함되도록 형성되어 있다.
식 1) 0.426≤na-Si×da-Si/λSi≤0.641, 여기서, da-Si는 상기 비정질 실리콘층의 평균 막두께를 나타내고, λSi는 상기 레이저광 파장을 나타내고, na-Si는 상기 비정질 실리콘층의 파장 λ의 레이저광에 대한 굴절률을 나타낸다.
제8 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 제3 공정에 있어서, 상기 게이트 절연층은, 상기 레이저광의 파장에 대한 상기 게이트 절연층의 소광계수(extinction coefficient)가 0.01 이하로 형성되어 있다.
제9 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 게이트 절연층은, 산화규소막이다.
제10 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 게이트 절연층은, 질화규소막이다.
제11 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 게이트 절연층은, 산화규소막과 질화규소막의 적층막으로 구성된다.
제12 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 제3 공정에 있어서, 상기 게이트 절연층은, 상기 복수의 게이트 전극 상의 상기 게이트 절연층의 평균 막두께가, 하기의 식 2)에서 나타내어지는 범위 또는 하기의 식 3)에서 나타내어지는 범위에 포함되도록 형성된다.
식 2) 0.44≤nGI×dGI/λ≤0.74, 식 3) 0.96≤nGI×dGI/λ≤1.20, 여기서, dGI는 상기 게이트 절연층의 평균 막두께를 나타내고, λ는 상기 레이저광 파장을 나타내고, nGI는 상기 게이트 절연층의 파장 λ의 레이저광에 대한 굴절률을 나타낸다.
제13 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 제3 공정에 있어서, 상기 게이트 절연층은, 상기 복수의 게이트 전극 상의 상기 게이트 절연층의 평균 막두께가, 하기의 식 4)에서 나타내어지는 범위 또는 하기의 식 5)에서 나타내어지는 범위에 포함되도록 형성된다.
식 4) 0.47≤nGI×dGI/λ≤0.62, 식 5) 1.04≤nGI×dGI/λ≤1.13, 여기서, dGI는 상기 게이트 절연층의 평균 막두께를 나타내고, λ는 상기 레이저광 파장을 나타내고, nGI는 상기 절연층의 파장 λ의 레이저광에 대한 굴절률을 나타낸다.
제14 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 복수의 게이트 전극 상의 상기 산화규소막의 평균 막두께와 상기 복수의 게이트 전극 상의 상기 질화규소막의 평균 막두께가, 하기의 식 6) 및 식 7)에서 나타내어지는 영역, 또는 식 8) 및 식 9)에서 나타내어지는 영역에 포함되도록 형성된다.
식 6) Y≥-1070X6＋1400X5-688X4＋153X3-12.90X2-1.02X＋0.439, 식 7) Y≤49.9X6-131X5＋127X4-56.8X3＋11.8X2-2.01X＋0.736, 식 8) Y≥-7.34X6＋8.48X5＋8.65X4-16.0X3＋7.24X2-2.04X＋0.961, 식 9) Y≤-3.75X6＋11.8X5-13.1X4＋6.09X3-1.12X2-0.87X＋1.20, 여기서, X=dSiO×nSiO/λ, 또한, Y=dSiN×nSiN/λ이며, dSiO는 상기 산화규소막의 평균 막두께를 나타내고, dSiN은 상기 질화규소막의 평균 막두께를 나타내고, λ는 상기 레이저광 파장을 나타내고, nSiO는 상기 산화규소막의 파장 λ의 레이저광에 대한 굴절률을 나타내고, nSiN은 상기 질화규소막의 파장 λ의 레이저광에 대한 굴절률을 나타낸다.
제15 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 제3 공정에 있어서, 상기 게이트 절연층은, 상기 복수의 게이트 전극 상의 상기 산화규소막의 평균 막두께와 상기 복수의 게이트 전극 상의 상기 질화규소막의 평균 막두께가, 하기의 식 10) 및 식 11)에서 나타내어지는 영역, 또는, 식 12) 및 식 13)에서 나타내지는 영역에 포함되도록 형성된다.
식 10) Y≥-132.6X6＋181X5-93.8X4＋21.3X3-1.33X2-1.04X＋0.473, 식 11) Y≤23.7X6-4.56X5-35.4X4＋27.2X3-5.75X2-0.973X＋0.619, 식 12) Y≥7.46X6-32.4X5＋50.8X4-35.7X3＋11.0X2-2.20X＋1.04, 식 13) Y≤-5.34X6＋16.7X5-18.7X4＋9.18X3-1.96X2-0.821X＋1.13, 여기서, X=dSiO×nSiO/λ, 또한, Y=dSiN×nSiN/λ이며, dSiO는 상기 산화규소막의 평균 막두께를 나타내고, dSiN은 상기 질화규소막의 평균 막두께를 나타내고, λ는 상기 레이저광 파장을 나타내고, nSiO는 상기 산화규소막의 파장 λ의 레이저광에 대한 굴절률을 나타내고, nSiN은 상기 질화규소막의 파장 λ의 레이저광에 대한 굴절률을 나타낸다.
제16 형태의 박막 트랜지스터 어레이의 제조 방법으로서는, 상기 제2 공정은, 상기 기판 상에 투명 절연막으로 이루어지는 언더코트층을 형성하는 공정과, 상기 언더코트층 상에 복수의 게이트 전극을 형성하는 공정을 포함한다.
제17 형태의 박막 트랜지스터는, 기판과, 상기 기판 상에 형성된 복수의 게이트 전극과, 상기 복수의 게이트 전극 상에 공통으로 형성된 게이트 절연층과, 상기 게이트 절연층 상에 형성된 결정성 실리콘층과, 상기 복수의 게이트 전극의 각각의 상기 결정성 실리콘층 상의 영역에 형성된 소스 전극 및 드레인 전극을 구비하고, 상기 결정성 실리콘층은, 상기 게이트 절연층 상에 형성된 비정질성 실리콘층을, 레이저로부터 조사되는 레이저광을 이용하여 결정화시켜 형성되고, 상기 복수의 게이트 전극 상의 상기 게이트 절연층의 막두께는, 상기 게이트 전극 상의 상기 비정질성 실리콘층의 상기 레이저광에 대한 광흡수율과 상기 등가 산화막두께가 양의 상관에 있는 영역의 막두께 범위로 형성되고, 상기 복수의 게이트 전극 상의 상기 비정질성 실리콘층의 막두께는, 상기 비정질성 실리콘층의 막두께 변화에 대한 상기 광흡수율의 변동이 제1 기준으로부터 소정의 범위 내에 있는 영역의 막두께 범위로 형성되어 있다.
제18 형태의 박막 트랜지스터 어레이에서는, 상기 게이트 전극 상에 있어서의 상기 결정성 실리콘층의 평균 결정입경은, 상기 게이트 전극 상의 상기 게이트 절연층의 게이트 용량에 대해서, 음의 상관을 갖고 있다.
제19 형태의 박막 트랜지스터 어레이에서는, 상기 게이트 전극 상에 있어서의 상기 결정성 실리콘층에 있어서의 520㎝-1 부근의 라만 산란 스펙트럼 피크의 반치폭은, 상기 게이트 전극 상의 상기 게이트 절연층의 게이트 용량에 대해서, 양의 상관을 갖고 있다.
제20 형태의 표시 장치는, 액정 패널 또는 EL 패널을 포함하는 표시 장치로서, 제17 내지 제19 형태 중 어느 하나에 기재된 박막 트랜지스터 어레이를 구비하고, 상기 박막 트랜지스터 어레이는, 상기 액정 패널 또는 EL 패널을 구동시킨다.
이하, 본 발명의 실시 형태를, 도면을 참조하면서 설명한다.
도 2는, 본 발명의 실시의 형태에 관련되는 표시 장치에 이용되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터를 나타내는 단면도이다.
도 2에 나타내는 박막 트랜지스터(100)는, 보텀 게이트 구조의 박막 트랜지스터이며, 기판(10)과, 언더코트층(11)과, 게이트 전극(12)과, 게이트 절연층(13)과, 결정질 실리콘층(15)과, 비정질 실리콘층(16)과, n＋실리콘층(17)과, 소스ㆍ드레인전극(18)을 구비한다.
기판(10)은, 예를 들면 투명한 유리 또는 석영으로 이루어지는 절연 기판이다.
언더코트층(11)은, 기판(10) 상에 형성되고, 예를 들면 산화규소(SiOx)층, 질화규소(SiNx)층, 및 그 적층 등으로 구성된다. 여기서, 언더코트층(11)은, 1.5＜x＜2.0의 산화규소(SiOx)이며, 300㎚ 이상 1500㎚ 이하의 막두께로 구성되는 것이 바람직하다. 더욱 바람직한 언더코트층(11)의 막두께 범위는, 500㎚ 이상 1000㎚ 이하이다. 이것은, 언더코트층(11)의 두께를 두껍게 하면 기판(10)에 대한 열부하를 저감할 수 있지만, 너무 두꺼우면 막의 박리나 크랙이 발생하는 것에 의한다.
게이트 전극(12)은, 언더코트층(11) 상에 형성되고, 전형적으로는 몰리브덴(Mo) 등의 금속이나 Mo합금 등(예를 들면 MoW(몰리브덴ㆍ텅스텐 합금))의 금속으로 이루어진다. 또한, 게이트 전극(12)은, 실리콘의 융점 온도에 견딜 수 있는 금속이면 되기 때문에, W(텅스텐), Ta(탄탈), Nb(니오브), Ni(니켈), Cr(크롬) 및 Mo를 포함하는 이들 합금으로 이루어진다고 해도 된다. 게이트 전극(12)의 막두께는, 바람직하게는 30㎚ 이상 300㎚ 이하이며, 더욱 바람직하게는, 50㎚ 이상 100㎚ 이하이다. 이것은, 게이트 전극(12)의 막두께가 얇으면, 게이트 전극(12)의 투과율이 증가해 버리고, 이하에 기재하는 레이저광의 반사가 저하하기 쉬워지기 때문이다. 또, 게이트 전극(12)의 막두께가 두꺼우면 이하에 설명하는 게이트 절연층(13)의 커버리지가 저하해 버리고, 특히 게이트 전극의 단부에서 게이트 절연막이 단절됨으로써 게이트 전극(12)과 n＋실리콘층(17)이 전기적으로 도통해 버리는 등, 박막 트랜지스터(100)의 특성이 열화되기 쉬워지기 때문이다.
게이트 절연층(13)은, 게이트 전극(12)을 덮도록 형성되고, 예를 들면 산화규소층, 또는 질화규소층, 또는 산화규소층과 질화규소층의 적층 구조로 이루어진다. 게이트 절연층은 전형적으로는 CVD 장치에 의해 형성된다. CVD 장치의 특성 상, 기판(10) 상의 각각의 게이트 전극(12)에 대응하는 게이트 절연층(13)의 막두께의 기판면 내의 분포는, 목표 막두께에 대해서 ±15% 정도의 변동이 있을 수 있다. 게이트 절연층(13)이 어떠한 구성으로 형성되어 있는지에 관계없이, 각각의 게이트 전극(12) 상의 게이트 절연층(13)의 등가 산화막두께가, 게이트 전극(12) 상의 비정질 실리콘층(14)의 레이저광에 대한 광흡수율에 대해서 양의 상관을 갖는 막두께 범위 내의 막두께로 형성되어 있다. 여기서, 등가 산화막두께란, 게이트 절연층의 물리적인 두께를, SiO2막과 등가인 전기적 막두께로 환산한 값이다.
또한, 바꾸어 말하면, 각각의 게이트 전극(12) 상의 게이트 절연층(13)의 게이트 용량이, 게이트 전극(12) 상의 비정질 실리콘층(14)의 레이저광에 대한 광흡수율에 대해서 음의 상관을 갖는 막두께 범위 내의 막두께로 게이트 절연층(13)은 형성되어 있다. 즉, 게이트 절연층(13)의 막두께의 분포(혹은 막두께 분포의 중심값)는, 레이저 어닐 결정화법에 의해 결정질 실리콘층(15)을 형성하는 경우에 적합한 범위가 있다고 하는 것이다. 이 적합한 범위의 상세에 대하여는 후술하지만, 게이트 절연층(13)의 구조, 구성층의 종류에 따라 일정한 관계식으로 표현된다.
결정질 실리콘층(15)은, 게이트 절연층(13) 상에 형성되고, 다결정의 실리콘층(Poly-Si층)으로 이루어진다. 또한, 이 결정질 실리콘층(15)은, 게이트 절연층(13) 상에 a-Si로 이루어지는 비정질 실리콘층(14)(도시 생략)이 형성된 후, 그 비정질 실리콘층(14)을 레이저 조사함으로써 다결정질화(미결정화도 포함한다)함으로써 형성된다.
여기서, 다결정이란, 50㎚ 이상의 결정으로 이루어지는 협의의 의미에서의 다결정뿐만이 아니라, 50㎚ 이하의 결정으로 이루어지는 협의의 의미에서의 미결정을 포함한 광의의 의미로 하고 있다. 이하, 다결정을 광의의 의미로서 기재한다.
또한, 레이저 조사에 이용되는 레이저광원은, 가시광 영역의 파장의 레이저이다. 이 가시광 영역의 파장의 레이저는, 약 380㎚~780㎚의 파장의 레이저이며, 바람직하게는 400㎚~600㎚의 파장의 레이저이다. 이 범위인 것이 바람직한 이유는, 레이저광의 파장이 400㎚보다 작은 자외광이 되면, 다중 간섭의 효과가 작아지고, 게이트 절연층(13)의 막두께의 변화에 대한 비정질 실리콘층의 레이저광의 흡수율의 변화가 거의 없어지고, 본 발명에서 기대하는 효과를 얻을 수 없게 되기 때문이다. 한편, 레이저광의 파장이 600㎚보다 커지면, 비정질 실리콘층(14)에 대한 레이저광의 흡수가 현저하게 저하하고, 레이저 결정화에 있어서 결정화의 효율이 저하해 버리므로, 생산적 관점으로부터 바람직하지 않기 때문이다.
또, 이 가시광 영역의 파장의 레이저는, 펄스 발진, 연속 발진 또는 의사 연속의 발진 모드 중 어느 하나이면 된다.
비정질 실리콘층(14)은, 비정질의 실리콘 즉 a-Si로 이루어지고, 게이트 절연층(13) 상에 형성된다. 비정질 실리콘층(14)은, 게이트 전극(12) 상의 비정질 실리콘의 레이저광에 대한 광흡수율의, 비정질 실리콘층(14)의 막두께의 변동에 대한 변화가 적은 막두께 범위 내의 막두께로 형성되어 있다. 즉, 비정질 실리콘층(14)의 막두께의 분포(막두께 분포의 중심값)는, 레이저 어닐 결정화법에 의해 결정질 실리콘층(15)을 형성하는 경우에 적합한 범위가 있다고 하는 것이다. 이 적합한 범위의 상세에 대해서는 후술하지만, 비정질 실리콘층(14)의 굴절률, 레이저 결정화에 이용되는 레이저광의 파장에 따라 일정한 관계식으로 표현된다.
비정질 실리콘층(16)은, 결정질 실리콘층(15) 상에 형성되어 있다. 이와 같이 하여, 박막 트랜지스터(100)는, 결정질 실리콘층(15)에 비정질 실리콘층(16)이 적층된 구조의 채널층을 갖는다.
n＋실리콘층(17)은, 비정질 실리콘층(16)과 결정질 실리콘층(15)의 측면과 게이트 절연층(13)을 덮도록 형성되어 있다.
소스ㆍ드레인전극(18)은, n＋실리콘층(17) 상에 형성되고, 예를 들면 Mo, 혹은 Mo 합금 등의 금속, 티타늄(Ti), 알루미늄(Al) 혹은 Al 합금 등의 금속, 동(Cu) 혹은 Cu 합금 등의 금속, 또는, 은(Ag), 크롬(Cr), 탄탈(Ta) 혹은 텅스텐(W) 등의 금속의 재료로 이루어진다.
이상과 같이 박막 트랜지스터(100)는, 구성되어 있다.
도 3은, 본 발명의 실시의 형태에 관련되는 표시 장치에 이용되는 박막 트랜지스터 어레이의 단위 반복 셀의 등가 회로의 일례를 나타내는 도면이다. 도 3에 나타내는 등가 회로는, 스위칭 트랜지스터(1)와, 구동 트랜지스터(2)와, 데이터선(3)과, 주사선(4)과, 전류 공급선(5)과, 커패시턴스(6)와, 발광 소자(7)를 구비한다.
스위칭 트랜지스터(1)는, 데이터선(3)과 주사선(4)과 커패시턴스(6)에 접속되어 있다.
구동 트랜지스터(2)는, 예를 들면 도 2에 나타내는 박막 트랜지스터(100)에 상당하고, 전류 공급선(5)과 커패시턴스(6)와 발광 소자(7)에 접속되어 있다.
데이터선(3)은, 발광 소자(7)의 화소의 명암을 결정하는 데이터(전압치의 대소)가, 발광 소자(7)의 화소에 전달되는 배선이다.
주사선(4)은, 발광 소자(7)의 화소의 스위치(ON/OFF)를 결정하는 데이터가 발광 소자(7)의 화소에 전달되는 배선이다.
전류 공급선(5)은, 구동 트랜지스터(2)에 큰 전류를 공급하기 위한 배선이다.
커패시턴스(6)는, 전압치(전하)를 일정 시간 유지한다.
이상과 같이 하여 표시 장치는 구성되어 있다.
다음에, 상술한 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터(100)의 제조 방법에 대해 설명한다.
도 4는, 본 발명의 실시의 형태에 관련되는 표시 장치에 이용되는 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터의 제조 공정을 나타내는 플로차트이다. 이 박막 트랜지스터(100)는, 기판 상에 동시에 복수 제조되지만, 이하에서는, 설명을 간단하게 하기 위해, 1개의 박막 트랜지스터를 제조하는 방법으로서 설명한다. 도 5a~도 5j는, 본 발명의 실시의 형태에 관련되는 표시 장치에 이용되는 박막 트랜지스터 어레이의 제조 방법을 설명하기 위한 도면이다. 도 6은, 도 4의 S14에 있어서의 레이저 어닐을 모식적으로 나타낸 도면이다.
우선, 기판(10)을 준비하고, 기판(10) 상에, 언더코트층(11)을 형성하고(S10), 계속해서, 언더코트층(11) 상에 게이트 전극을 형성한다(S11).
구체적으로는, 기판(10) 상에 플라즈마 CVD법에 의해, 언더코트층(11)을 성막하고, 계속해서, 스퍼터법에 의해 게이트 전극이 되는 금속막을 퇴적하고, 포토리소그래피 및 에칭에 의해 박막 트랜지스터(100)에 있어서의 게이트 전극(12)을 형성한다(도 5a). 여기서, 게이트 전극(12)은, 전형적으로는 Mo 등 혹은 Mo 합금 등(예를 들면 MoW(몰리브덴·텅스텐 합금))의 금속 재료로 형성된다.
계속해서, 게이트 전극(12) 상에 게이트 절연층(13)을 형성한다(S12). 그리고 게이트 절연층(13) 상에 비정질 실리콘층(14)을 형성한다(S13).
구체적으로는, 플라즈마 CVD법에 의해, 게이트 전극(12) 상에 즉 언더코트층(11)과 게이트 전극(12)을 덮도록, 산화규소막 또는 질화규소막, 또는, 산화규소막과 질화규소막의 적층막을 형성함으로써 게이트 절연층(13)을 성막하고(도 5b), 성막한 게이트 절연층(13) 상에 비정질 실리콘층(14)을 연속적으로 성막한다(도 5c).
다음에, 비정질 실리콘층(14)을 레이저 어닐법에 의해 결정질 실리콘층(15)으로 한다(S14). 구체적으로는, 어느 소정의 레이저로부터 조사되는 레이저광을 이용하여 비정질 실리콘층(14)을 결정화시켜 결정질 실리콘층(15)을 생성한다. 보다 구체적으로는, 먼저, 형성된 비정질 실리콘층(14)에 대해서 탈수소 처리를 실시한다. 탈수소 처리로서는, 질소 분위기 중의 어닐로에서의 450℃ 이상의 온도로 가열하는 방법이 일반적이다. 그 후, 비정질 실리콘층(14)을 레이저 어닐법에 의해, 다결정질(미결정을 포함한다)로 함으로써 결정질 실리콘층(15)을 형성한다(도 5d).
여기서, 이 레이저 어닐법에 있어서, 레이저 조사에 이용되는 레이저 광원은, 상술한 바와 같이, 가시광 영역의 파장의 레이저이다. 이 가시광 영역의 파장의 레이저는, 약 380㎚~780㎚의 파장의 레이저이며, 바람직하게는 400㎚~600m의 파장의 레이저이다. 또, 이 가시광 영역의 파장의 레이저는, 펄스 발진, 연속 발진 또는 의사 연속의 발진 모드이면 된다. 또, 이 가시광 영역의 파장의 레이저는, 고체 레이저 장치로 구성되어 있어도 되고, 반도체 레이저 소자를 이용한 레이저 장치로 구성되어 있어도 된다. 또한, 가시광 영역의 파장의 레이저는, 비정질 실리콘층(14) 상에 조사했을 때의 조사 에너지 밀도의 변동이 5% 정도 미만이다.
또, S14의 공정 즉 도 5c 내지 도 5d의 공정에서는, 도 6에 나타내는 바와 같이, 선형상으로 집광된 레이저광이, 비정질 실리콘층(14)에 조사됨으로써 결정질 실리콘층(15)을 생성한다. 레이저광의 조사 방법에는, 구체적으로 2개의 방법이 있다. 즉, 하나는, 선형상으로 집광된 레이저광의 조사 위치는 고정이며, 비정질 실리콘층(14)이 형성된 기판(10)이 스테이지에 실리고 스테이지가 이동하는 방법이다. 또 하나는, 스테이지는 고정이며, 레이저광의 조사 위치가 이동하는 방법이다. 어느 방법에 있어서도, 레이저광이 비정질 실리콘층(14)에 대해서 상대적으로 이동하면서 조사된다. 이와 같이, 레이저광이 조사된 비정질 실리콘층(14)은, 레이저광의 에너지를 흡수하고 온도 상승함으로써 결정화하여 결정질 실리콘층(15)이 된다.
또한, 선상으로 집광된 레이저광 이외여도 되고, 스폿 형상(원형이나 타원형 그 외도 포함한다)의 레이저광을 이용한다고 해도 된다. 그 경우에는, 결정화에 적절한 스캔 방법으로 레이저광의 조사를 실시하는 것이 바람직하다.
다음에, 2층째의 비정질 실리콘층(16)을 형성하고(S15), 박막 트랜지스터(100)의 채널 영역의 실리콘층을 패터닝한다(S16).
구체적으로는, 플라즈마 CVD법에 의해, 게이트 절연층(13) 상에, 2층째의 비정질 실리콘층(16)을 형성한다(도 5e). 그리고 박막 트랜지스터(100)의 채널 영역이 남도록 실리콘층 막층(결정질 실리콘층(15) 및 비정질 실리콘층(16)의 층)을 패터닝하고, 제거해야 할 비정질 실리콘층(16)과 결정질 실리콘층(15)을 에칭에 의해 제거한다(도 5f). 그로 인해, 박막 트랜지스터(100)에 있어서 원하는 채널층을 형성할 수 있다.
다음에, n＋실리콘층(17)과 소스ㆍ드레인전극(18)을 성막한다(S17).
구체적으로는, 플라즈마 CVD법에 의해, 비정질 실리콘층(16)과 결정질 실리콘층(15)의 측면과 게이트 절연층(13)을 덮도록 n＋실리콘층(17)을 성막한다(도 5g). 그리고 성막한 n＋실리콘층(17) 상에, 스퍼터법에 의해 소스ㆍ드레인전극(18)이 되는 금속이 퇴적된다(도 5h). 여기서, 소스ㆍ드레인 전극은, Mo 혹은 Mo 합금 등의 금속, 티타늄(Ti), 알루미늄(Al) 혹은 Al 합금 등의 금속, 동(Cu) 혹은 Cu 합금 등의 금속, 또는, 은(Ag), 크롬(Cr), 탄탈(Ta) 혹은 텅스텐(W) 등의 금속의 재료로 형성된다.
다음에, 소스ㆍ드레인 전극(18)의 패터닝을 행한다(S18). 그리고 n＋실리콘층(17)을 에칭하고, 그 과정에서, 2층째의 비정질 실리콘층(16)을 일부 에칭한다(S19).
구체적으로는, 소스ㆍ드레인전극(18)을 포토리소그래피 및 웨트 에칭에 의해 형성한다(도 5i). 또, n＋실리콘층(17)을 에칭하고, 박막 트랜지스터(100)의 채널 영역의 비정질 실리콘층(16)을 일부 에칭한다(도 5j). 바꾸어 말하면, 비정질 실리콘층(16)은, 박막 트랜지스터(100)의 채널 영역의 비정질 실리콘층(16)을 일부 남기도록 채널 에칭된다.
이와 같이 하여, 박막 트랜지스터(100)는 제조된다.
마지막으로, 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터(100)를 서로 전기적으로 접속하는 공정을 간단하게 설명한다. 여기서, 도 7은, 본 발명의 실시의 형태에 관련되는 박막 트랜지스터 어레이의 단위 반복 셀의 등가 회로의 단면의 일례를 나타내는 도면이다. 또한, 도 3 및 도 5a~도 5j와 같은 요소에는 동일한 부호를 부여하고 있고, 상세한 설명은 생략한다.
도 7에 나타내는 바와 같이, 기판(10) 전면에, 박막 트랜지스터(100)의 보호와 패시베이션을 위해서, 층간 절연막으로서 질화규소막을 플라즈마 CVD로 형성한다. 계속해서, 소스ㆍ드레인 전극(18) 상에 컨택트홀을 개구한다. 이것은, 포토리소그래피 및 드라이 에칭에 의해 행한다. 그 후, 기판(10) 전면에 주로 Al 또는 Cu로 이루어지는 금속 박막을 스퍼터법으로 형성하고, 포토리소그래피, 웨트 에칭으로, 데이터선(3) 및, 전류 공급선(5)을 형성한다.
이상과 같이, 본 실시의 형태에 있어서의 박막 트랜지스터(100)는, 보텀 게이트 구조를 갖는 Poly-Si　TFT로서 형성된다. 이 박막 트랜지스터(100)의 제조시에는, 게이트 절연층(13)과 비정질 실리콘층(14)을, 상술한 관계를 성립시키는 막두께의 범위로 성막한다. 그리고 비정질 실리콘층(14)을, 가시광 영역의 파장, 더욱 바람직하게는 400㎚~600㎚의 파장의 레이저광으로 레이저 어닐을 행하고 결정화함으로써, 비정질 실리콘층(14)을 결정질 실리콘층(15)으로 한다. 이때, 박막 트랜지스터가 형성되는 채널 영역에 있어서의 결정질 실리콘층(15)의 결정성을, 게이트 절연층(13)의 게이트 용량에 따라 변화시키는 것이 가능해진다. 구체적으로는, 게이트 절연층(13)의 게이트 용량에 대해서, 결정질 실리콘층(15)의 결정성이 음의 상관을 갖도록, 결정질 실리콘층(15)을 기판 전면에 형성할 수 있다. 바꾸어 말하면, 게이트 절연층(13)의 게이트 용량에 대해서, 게이트 전극 상의 결정질 실리콘층(15)의 평균 결정입경이, 음의 상관을 갖도록, 결정질 실리콘층(15)을 기판 전면에 형성할 수 있다. 또한, 바꾸어 말하면, 게이트 절연층(13)의 게이트 용량에 대해서, 게이트 전극 상의 결정질 실리콘층(15)의 라만 산란 스펙트럼에 있어서의 520㎝-1 부근의 피크의 반치폭이 양의 상관을 갖도록, 결정질 실리콘층(15)을 기판 전면에 형성할 수 있다.
이와 같이 하여 형성된 결정질 실리콘층(15)을 채널에 구비한 박막 트랜지스터(100)는, 게이트 절연층(13)의 막두께에 따른 게이트 용량분의 구동 능력을, 결정질 실리콘층(15)의 결정성, 즉 전기 전도 능력으로 상쇄할 수 있기 때문에, 다른 막두께로 다른 용량을 갖는 게이트 절연층(13)을 구비하는 박막 트랜지스터간의 온 특성의 불균형을 저감시키는 것이 가능해진다. 따라서, 이러한 박막 트랜지스터(100)로 구성되는 박막 트랜지스터 어레이는, 그 온 특성의 면내 분포가 균일해진다.
이상과 같이, 게이트 절연층(13)과 비정질 실리콘층(14)의 막두께를 상술한 조건을 만족하도록 형성하고, 상기의 레이저광을 이용하여 비정질 실리콘층(14)을 결정화하여 형성한 결정질 실리콘층(15)을 박막 트랜지스터의 채널층으로서 이용한다. 그로 인해, 그 박막 트랜지스터에 의해 구성된 박막 트랜지스터 어레이를 구비한 표시 장치의 대형화가 진행되어도, 박막 트랜지스터의 구성층 막두께 불균형에 의한 온 특성 불균일에 의한 표시 얼룩을 발생시키지 않고, 그 표시 품위를 향상시킬 수 있는 효과를 나타낸다.
이하의 실시예에 있어서, 본 발명의 효과를 얻을 수 있는 게이트 절연층(13) 및 비정질 실리콘층(14)의 막두께의 범위의 도출을 구체적으로 설명한다.
(실시예)
우선, 게이트 절연층, 및 비정질 실리콘층을 형성하는 경우, 각각의 막두께는 목표한 막두께(목표 막두께)로부터 변동한다.
구체적으로는, 예를 들면 기판(10) 상에 다수 형성된 게이트 전극(12) 상에, 연속적으로, 게이트 절연층(13) 및 비정질 실리콘층(14)을 형성한다고 한다. 여기서, 게이트 절연층(13)의 목표 막두께를 dGI, 및 비정질 실리콘층(14)의 목표 막두께를 da-Si로 둔다. 바꾸어 말하면, 예를 들면 CVD 장치에 의해 기판(10) 상에 게이트 절연층(13), 그리고 비정질 실리콘층(14)을 각각의 목표 막두께로 형성한다고 한다. 그 경우, 게이트 절연층(13) 및 비정질 실리콘층(14)을, 그 면 내에서 목표 막두께로부터 변동이 생기고 있다.
이 변동은, CVD 장치의 성막 챔버 내의 가스의 기류의 움직임이나 플라즈마의 정재파가 형성되는 방법에 의존하기 때문에, 일반적으로 0으로는 할 수 없지만, CVD 장치의 성막 조건에 의해 최적화할 수 있다.
본 실시예에서는, 목표 막두께에 대해서 최대 ±15%의 막두께 어긋남이 발생한다고 가정하여 설명한다. 또한, 기판면 내의 막두께의 변동이 목표 막두께에 대해서 정규 분포를 형성한다고 가정하면, 게이트 절연층(13)의 목표 막두께, 및, 비정질 실리콘층(14)의 목표 막두께는, 면 내의 평균 막두께로 되어 있다고 생각할 수 있다.
여기서, dGI의 15%의 변동량을 ΔdGI, da-Si의 15%의 변동량을 Δda-Si로 둔다. 그러면, 게이트 절연층(13) 및 비정질 실리콘층(14)에 있어서, 목표의 막두께의 조(dGI, da-Si)에 대응하여, 최대로 변동한 변동 막두께의 조(dGI±ΔdGI, da-Si±Δda-Si)(복호 임의)가 0이 아닌 확률로 기판 상에 형성된다고 생각할 수 있다.
다음에, 목표 막두께의 조(dGI, da-Si)를 포함하는 변동 막두께의 조에 대응하는, 비정질 실리콘층(14)의 흡수율(A)을 생각한다. 여기서, 흡수율(A)은, 게이트 전극(12) 상의 비정질 실리콘층(14)의 파장 λ의 레이저광에 대한 흡수율이다. 흡수율(A)은, 게이트 절연층(13)의 막두께 및 비정질 실리콘층(14)의 막두께의 함수가 되므로, 목표 막두께의 각각의 조(변동 막두께의 조)에 대해서, 흡수율(A)을 일의적으로 계산할 수 있다. 또한, 예를 들면 게이트 절연층(13)이 복수의 종류의 막으로 구성되어 있는 경우(예를 들면, 막(131)과 막(132)), 막(131)의 막두께를 dGI1, 막(132)의 막두께 dGI2로 하여, 각각의 막에 대한 15%의 변동(ΔdGI1, 및 ΔdGI2)을 생각하면 된다. 막의 종류가 이 이상인 경우도, 마찬가지로 생각할 수 있다.
그런데 목표 막두께의 조(dGI, da-Si)에 대응한 변동 막두께의 조(목표 막두께의 조도 포함한다)에 있어서의 게이트 전극(12) 상의 비정질 실리콘층의 흡수율(A)을 계산한 경우, 흡수율(A)과 변동 막두께(dGI±ΔdGI, da-Si±Δda-Si)의 상관을 정의할 수 있다. 여기서, 게이트 절연층(13)의 변동의 조는 게이트 절연층(13)의 게이트 용량의 변동의 조(CGI±ΔCGI로 정의한다)로 치환해도 된다. 즉 (dGI±ΔdGI, da-Si±Δda-Si)는 (CGI±ΔCGI, da-Si±Δda-Si)로 치환하여 생각할 수 있으므로, 마찬가지로 하여 흡수율(A)과 게이트 용량의 변동의 조의 상관을 정의할 수 있다. 바꾸어 말하면, 1) 복수의 게이트 전극(12) 상의 각각에 대응하는 게이트 절연층(13)의 막두께(구체적으로는 게이트 절연층(13)의 등가 산화막두께)와, 게이트 전극(12) 상의 비정질 실리콘층(14)의 레이저광에 대한 흡수율이 양의 상관에 있는 영역의 막두께 범위는, 레이저광 파장 λ과 변동 막두께의 조(dGI±ΔdGI, da-Si±Δda-Si)에 의해 정의되는 흡수율(A)과 게이트 용량(CGI±ΔCGI)의 상관이 음의 상관(예를 들면, 근사 직선을 그었을 때에, 그 기울기가 음의 값을 취한다)이 되는 게이트 절연층(13)의 목표 막두께가 취할 수 있는 범위와 등가이다.
또한, 2) 복수의 게이트 전극(12) 상의 각각에 대응하는 비정질 실리콘층(14)은, 그 광흡수율이 비정질 실리콘층(14)의 막두께 변화에 대한 작은 영역의 막두께 범위로 형성된다. 이 막두께 범위는, 이때 정의되는 흡수율(A)과 게이트 용량(CGI±ΔCGI)의 상관성이 좋은(예를 들면, 근사 직선을 그었을 때에, R2승값이 0보다 크고, 최저여도 0.3 이상) 상태를 부여하는 비정질 실리콘층(14)의 목표 막두께가 취할 수 있는 범위와 등가이다.
상기의 생각에 기초하면, 본 발명의 효과를 얻을 수 있는 게이트 절연층(13) 및 비정질 실리콘층(14)의 막두께의 범위는, 다음과 같이 계산할 수 있다.
즉, 우선, 목표 막두께(dGI, da-Si)에 대응하는 가상의 변동 막두께의 조와, 그 변동 막두께의 조의 각각에 대응한 게이트 전극 상의 비정질 실리콘층(14)의 파장 λ의 레이저광에 대한 흡수율(A)을 계산한다. 그리고 이 흡수율(A)과, 가상의 변동 막두께로부터 얻어지는 변동 용량의 상관을 조사하고, 그 상관의 근사 직선이 음일 때이며, 또한 그 R2승값으로서 0보다 큰 값인 막두께를, 막두께의 범위(목표 막두께가 취할 수 있는 값의 범위)로 하여, 계산할 수 있다.
이하에서는, 일례로서 게이트 절연층(13)이 절연막(1301)과 절연막(1302)의 적층막으로 구성되어 있다고 하여 설명한다. 구체적으로는, 게이트 전극(12) 상에 절연막(1301)이 형성되고, 절연막(1301) 상에 절연막(1302)이 형성되어 게이트 절연층(13)을 구성하고 있다고 하여 설명한다. 이 구조에 있어서, 게이트 전극(12) 상의 비정질 실리콘층(14)의 파장 λ의 레이저광에 대한 흡수율의 계산의 순서에 대해서 이하에서 설명한다.
박막 트랜지스터(100)를 구성하는 다층 박막의 광흡수율은, 각각의 구성막에 대한 진폭 반사율 및 진폭 투과율을 계산함으로써 구할 수 있다. 도 8은, 진폭 반사율 및 진폭 투과율의 계산 방법을 설명하기 위한 도면이다.
도 8은, 도 2에 나타내는 박막 트랜지스터(100)의 구조를 모델화한 다층 구조의 모델 구조를 나타내는 도면이다. 도 8에 나타내는 모델 구조에서는, 복소굴절률(N1)로 이루어지는 층(401)과, 복소굴절률(N2)로 이루어지는 402와, 복소굴절률(N3)로 이루어지는 층(403)과, 복소굴절률(N4)로 이루어지는 층(404)과, 복소굴절률(N5)로 이루어지는 기판층(405)(도시 생략)을 구비한다. 이 모델 구조에서는, 층(404), 층(403), 층(402) 및 층(401)이 이 순서로 기판층(405) 상에 적층된 것을 나타내고 있다. 또, 도 중에 나타내는 복소굴절률(N0)의 영역은, 모델 구조의 외부이며, 레이저광이 모델 구조에 입사되는 측을 나타내고 있다. 이 영역은, 예를 들면 공기, 또는 N2 가스이다.
기판층(405)은, 예를 들면 투명한 유리 또는 석영으로 이루어지는 절연 기판이며, 도 5a에 나타내는 기판(10)에 대응한다. 층(404)은, 레이저광에 대한 투과율이 1% 이하가 되는 막두께의 금속 박막으로 구성되어 있고, 예를 들면 Mo, Cr, W 등의 고융점 금속으로 구성되어 있고, 도 5a에 나타내는 게이트 전극(12)에 대응한다. 층(403)은, 절연막(1301)으로 구성되어 있고, 층(402)은, 절연막(1302)으로 구성되어 있다. 여기서, 절연막(1301) 및 절연막(1302)은, 예를 들면, 질화규소 및 산화규소 등의 유전체의 박막이다. 이들 2층(층(403) 및 층(404))에 의한 적층막이 도 5a에 나타내는 게이트 절연층(13)에 대응한다. 층(401)은, 비정질 실리콘층(14)에 대응한다. 또한, 게이트 전극(12)의 광투과를 무시하여 생각하기 때문에, 도 8에 나타내는 모델 구조에 있어서는, 언더코트층(11)에 대응하는 층을 생략 하고 있다.
여기서, 도 8에 나타내는 바와 같이, 외부로부터 층(401)에 입사되는 광에 대한 진폭 반사 계수를 r01, 층(401)로부터 층(402)에 입사되는 광에 대한 진폭 반사 계수를 r12, 층(402)으로부터 층(403)에 입사되는 광에 대한 진폭 반사 계수를 r23, 층(403)으로부터 층(404)에 입사되는 광에 대한 진폭 반사 계수를 r34로 하고 있다. 또, 외부로부터 층(401)에 입사되는 광의 진폭 투과 계수를 t01, 층(401)으로부터 층(402)에 입사되는 광의 진폭 투과 계수를 t12, 층(402)으로부터 층(403)에 입사되는 광의 진폭 투과 계수를 t23, 층(403)으로부터 층(404)에 입사되는 광의 진폭 투과 계수를 t34로 하고 있다.
또한, 게이트 전극(12)에 대응하는 층(404)이 형성되어 있는 영역 상방의 각 층 전체의 진폭 반사 계수를 각각 r01234(R1), r1234(R2), r234(R3)로 하고 있다. 구체적으로는, 층(404) 및 층(403)을 1층으로 간주했을 때의 진폭 반사 계수를 r234(R3)로 하고 있다. 마찬가지로, 층(404), 층(403) 및 층(402)을 1층으로 간주했을 때의 진폭 반사 계수를 r1234(R2)로 하고, 층(404), 층(403), 층(402) 및 층(401)을 1층으로 간주했을 때의 진폭 반사 계수를 r01234(R1)로 하고 있다. 또, 도 8에 나타내는 각 층 전체의 진폭 투과 계수를 각각 t01234(T1), t1234(T2), t234(T3)로 하고 있다. 구체적으로는, 층(404), 층(403)을 1층으로 간주했을 때의 진폭 투과 계수를 t234(T3)로 하고 있다. 마찬가지로, 층(404), 층(403) 및 층(402)을 1층으로 간주했을 때의 진폭 투과 계수를 t1234(T2)로 하고, 층(404) 및 층(403), 층(402) 및 층(401)을 1층으로 간주했을 때의 진폭 투과 계수를 t01234(T1)로 하고 있다.
그리고 게이트 전극(12)에 대응하는 층(404)이 형성되어 있는 영역 상방의 각 층 전체의 진폭 반사 계수, 진폭 투과 계수는, 하기의 (식 1)~(식 6)으로 나타낼 수 있다.
[수 1]
Figure pct00001
　　
[수 2]　　　
Figure pct00002
[수 3]
Figure pct00003
[수 4]
Figure pct00004
[수 5]
Figure pct00005
[수 6]
Figure pct00006
[수 7]
Figure pct00007
[수 8]
Figure pct00008
[수 9]
Figure pct00009
이며, dn은 각 층의 막두께, θn은 각 층에서의 입사각·투과각, λ은 레이저광의 파장이다.
또, θ는 하식의 스넬의 법칙으로부터 이하의 (식 7)에 나타내는 대로 산출할 수 있다.
[수 10]
Figure pct00010
또, 각 층 각각의 진폭 반사 계수(r01, r12, r23, r34), 및 진폭 투과 계수(t01, t12, t12, t34)는 하기의 (식 8)~(식 15)를 이용하여 산출할 수 있다.
[수 11]
Figure pct00011
[수 12]
Figure pct00012
[수 13]
Figure pct00013
[수 14]
Figure pct00014
[수 15]
Figure pct00015
[수 16]
Figure pct00016
[수 17]
Figure pct00017
[수 18]
Figure pct00018
또한, 여기서 광은 단색 레이저광이며, 그 편광은 P편광을 가정하고 있다.
다음에, 이상의 식을 이용하여, 다음과 같이 하여 게이트 전극(12)에 대응하는 층(404)이 형성되어 있는 영역 상방에 있어서의 각 층 전체의 진폭 반사 계수, 진폭 투과 계수를 산출한다. 즉, 우선, r234를, (식 3)에 (식 10) 및 (식 11)을 대입함으로써 산출한다. 다음에, r1234를, (식 2)에 (식 9) 및 r234를 대입함으로써 산출한다. 다음에, r01234를, (식 3)에 (식 8) 및 r1234를 대입함으로써 산출한다. 다음에, t234를, (식 6)에 (식 10), (식 11), (식 14) 및 (식 15)를 대입함으로써 산출한다. 다음에, t1234를, (식 5)에 (식 9), (식 13), r234 및 t234를 대입함으로써 산출한다. 다음에, t01234를, (식 4)에 (식 8), (식 12), r1234 및 t1234를 대입함으로써 산출한다.
다음에, 게이트 전극(12)에 대응하는 층(404)이 형성되어 있는 영역 상방에 있어서의 각 층에서의 반사율(R1, R2 및 R3), 투과율(T1, T2 및 T3)을 (식 16)~(식 21)에 의해 산출한다.
[수 19]　
Figure pct00019
[수 20]　
Figure pct00020
[수 21]　
Figure pct00021
[수 22]　
Figure pct00022
[수 23]　
Figure pct00023
[수 24]　
Figure pct00024
마지막으로, (식 22)에 의해, 게이트 전극 상의 비정질 실리콘층에 대한 광흡수율(A)을 산출할 수 있다.
[수 25]　
Figure pct00025
상술한 계산 방법을 이용하여, 도 (8)에 나타내는 모델 구조에 대해서 수직으로, 즉 θ0=0, 또는 sinθ0=0이 근사적으로 성립되는 범위의 입사각(θ0)에 있어서 파장 λ의 레이저광을 입사한 경우의, 게이트 전극 상의 비정질 실리콘층의 광흡수율을 산출할 수 있다. 이 경우, 레이저광의 편광이 S편광으로 해도 계산 결과는 같다.
이상의 방법에 의해, 비정질 실리콘층(14)의 막두께가 da - Si이며, 예를 들면, 게이트 절연층(13)을 구성하는 절연막(1301)을 질화규소막으로 하고, 절연막(1302)을 산화규소막으로 한 경우, 각각의 막두께(질화규소막의 막두께：dSiN, 산화규소막의 막두께：dSiO)를 이용하여, 게이트 전극(12) 상의 비정질 실리콘층(14)의 레이저광에 대한 흡수율을 산출할 수 있다. 또, 이상의 방법을 이용하면, 예를 들면 절연막(1301)과 절연막(1302)이 동물질로 구성된다고 가정함으로써, 게이트 절연층(13)이 단층의 절연막으로 구성되어 있는 경우에 있어서의, 게이트 전극(12) 상의 비정질 실리콘층(14)의 레이저광에 대한 흡수율을 산출할 수 있다.
다음에, 본 발명의 효과를 얻기 위한 비정질 실리콘층(14)의 막두께에는, 적합한 범위가 있는 것을 설명한다.
도 9는, 레이저 어닐 결정화법에 의해 결정질 실리콘층을 형성하는 경우에, 비정질 실리콘층의 막두께에 적합한 막두께 범위가 있는 것을 설명하기 위한 도면이다.
구체적으로는, 도 9는, 게이트 절연층(13)이 산화규소막 단층으로 형성되어 있을 때에 있어서의, 레이저광 파장 λ로 규격화된, 비정질 실리콘층(14)의 광학 막두께(na-Si×da-Si/λ)와, 레이저광 파장 λ로 규격화된 산화규소막의 광학 막두께에 의해 규격화된 비정질 실리콘층(14)의 레이저광 파장 λ의 흡수율(A/(nSiO×dSiO/λ))의 관계를 나타내고 있다. 도 9에 나타내는 각각의 곡선은, 레이저광 파장 λ로 규격화된 산화규소막의 광학 막두께(nSiO×dSiO/λ)의 값에 대응하고 있다. 또, 도 9에 나타내는 관계는, 레이저광의 파장 범위를 400㎚~600㎚로 했을 때에, 상술한 게이트 전극(12) 상의 비정질 실리콘층(14)의 레이저광에 대한 흡수율의 계산방법에 의해 이끌린다.
도 9에 나타내는 바와 같이, nSiO×dSiO/λ에 따라 곡선의 극대를 부여하는 na - Si×da- Si/λ가 쉬프트되어 있다.
　여기서, 박막 트랜지스터 어레이에 있어서, 각각의 박막 트랜지스터(100)가 균일한 온 특성을 갖기 위해서는, 비정질 실리콘층(14)의 막두께의 변동이 게이트 전극 상의 비정질 실리콘층(14)의 흡수율의 변동에 영향을 주지 않는 것이 필요하다. 그 때문에, 본 실시예에서는, 비정질 실리콘층(14)을, 그 비정질 실리콘층(14)의 막두께의 변동이 게이트 전극 상의 비정질 실리콘층(14)의 흡수율의 변동에 주는 영향이 적어지는 막두께의 범위로 형성할 필요가 있다.
도 9에 있어서, 비정질 실리콘층(14)의 막두께의 변동이 게이트 전극 상의 비정질 실리콘층(14)의 흡수율의 변동에 주는 영향이 적어지는 막두께의 범위는, 어느 nSiO×dSiO/λ의 곡선에 대해서도, 그 극대를 부여하는 na - Si×da - Si/λ의 근방의 비정질 실리콘층(14)의 막두께의 범위에 상당한다. 즉, 비정질 실리콘층(14)의 적합한 막두께의 범위란, 어느 nSiO×dSiO/λ의 곡선에 대해서도, 극대치를 기준으로 한 소정의 범위 내의 영역에 대응하는 막두께의 범위이다. 바꾸어 말하면, A/(nSiO×dSiO/λ)의 곡선을 na - Si×da - Si/λ로 미분했을 때의 미분 계수 0(극대치)을 기준으로 하여, 미분 계수가 예를 들면 -5 내지 ＋5인 범위 내에 대응하는 막두께의 범위로 비정질 실리콘층(14)을 형성하는 것에 상당한다.
구체적으로는, 미분 계수가 -5 내지 ＋5의 범위 내에 대응하는 막두께의 범위는, (식 23)에서 부여할 수 있다.
0.426≤na - Si×da - Si/λ≤0.641　　　　(식 23)
또한, 게이트 절연층(13)을 구성하는 절연막이 레이저광에 대해서 투명한 한, 즉, 게이트 절연층(13)을 구성하는 절연막의 소광계수가, 다중 간섭에 영향을 주지 않을 정도로 작다면(0.01 이하), 게이트 절연층(13)이 레이저광을 흡수하지 않는다. 그 때문에, 비정질 실리콘층(14)의 막두께의 적합 범위는, 그 구성에 의하지 않고 성립한다.
또, 본 실시예에서는 설명을 간단하게 하기 위해서, 게이트 절연층(13)이 산화규소층 단층으로 구성되어 있다고 하여 설명했지만, 그에 한정되지 않는다. 게이트 절연층(13)이 투명한 절연막으로 구성되어 있는 한, 그 광학 막두께(절연층의 굴절률과 막두께의 적의 합)를 상술의 산화규소층의 광학 막두께로 치환하면, 같은 것이 성립한다.
이하, 본 발명의 효과를 얻기 위한, 비정질 실리콘층(14)의 막두께의 적합한 범위에 대해서, 보다 구체적으로 설명한다. 이하에서는, 레이저광의 파장 범위가 400㎚ 내지 600㎚이며, na - Si×da - Si/λ의 범위가 0.426 내지 0.641의 범위라고 한다. 또, 상술한 게이트 절연층(13)을 구성하는 절연막(1301)을 예를 들면 질화규소막으로 하고, 절연막(1302)을 예를 들면 산화규소막으로서 설명한다.
이 경우, 게이트 절연층(13)의 게이트 용량(CGI)은, 산화규소막의 용량과 질화규소막의 용량의 합성 용량이 됨으로써, (식 24)로 계산할 수 있다. 여기서, 산화규소막의 비유전률을 εSiO, 질화규소막의 비유전률을 εSiN, 진공의 유전율을 ε0으로 하고 있다.
[수 26]　　
Figure pct00026
또, 이하에서는, 흡수율(A)과의 상관성을 조사할 때 이용하는 게이트 용량으로서, 게이트 절연층(13)의 용량의 변동(변동 용량)을 나타내는 게이트 용량(CGI±ΔCGI)을 게이트 절연층(13)의 목표 막두께에 대한 게이트 용량(CGI)으로 규격화한 게이트 용량(CGI＇)=(CGI±ΔCGI)/CGI를 이용했다.
그리고 상술한 수식을 이용하여, 우선, 변동 막두께의 조(da - Si±Δda - Si, dSiO±ΔdSiO, dSiN±ΔdSiN)(복호 임의)의 각각에 대응하는 게이트 전극 상의 비정질 실리콘층(14)의 흡수율(A)과, 규격화 게이트 용량(CGI＇)의 상관을 조사했다. 여기서, 변동 막두께의 조(da - Si±Δda - Si, dSiO±ΔdSiO, dSiN±ΔdSiN)(복호 임의)는, 상술한 바와 같이, 레이저광 파장이 λ일 때, 목표 막두께(da-Si, dSiO, dSiN)에 대해서, 그 막두께로부터 15% 변동했을 때의 막두께의 조이다.
다음에, 조사한 상관(플롯)에 있어서의 근사 직선의 계수 및 R2승값을, 각각의 목표 막두께에 대해서 계산했다.
도 10a는, 레이저 어닐 결정화법에 의해 결정질 실리콘층(15)을 형성하는 경우에, 게이트 절연층(13)을 구성하는 절연막의 막두께에 적합한 막두께 범위가 있는 것을 나타내기 위한 도면이다.
구체적으로는, 도 10a는, 흡수율(A)과 규격화 게이트 용량(CGI＇)의 상관에 있어서의 근사 직선의 계수를, 등고선도로서 플롯한 것이다. 도 10b는, 레이저 어닐 결정화법에 의해 결정질 실리콘층(15)을 형성하는 경우에, 게이트 절연층(13)을 구성하는 절연막의 막두께에 적합한 막두께 범위가 있는 것을 나타내기 위한 도면이다. 구체적으로는, 도 10b는, 흡수율(A)과 규격화 게이트 용량(CGI＇)의 상관에 있어서의 근사 직선의 R2승값을, 등고선도로서 플롯한 것이다. 도 10a 및 도 10b에 있어서, 횡축(X)은, 산화규소층의 광학 막두께, 즉, 산화규소층의 굴절률(nSiO)에 산화규소층의 막두께(dSiO)를 곱한 값을, 레이저광의 파장 λ로 제산한 값, 즉 X=(nSiO×dSiO)/λ를 나타내고 있다. 세로축(Y)은, 질화규소층의 광학 막두께, 즉, 질화규소층의 굴절률(nSiN)에 질화규소층의 막두께(dSiN)를 곱한 값을, 레이저광의 파장 λ로 제산한 값, 즉 Y=(nSiN×dSiN)/λ를 나타내고 있다. 바꾸어 말하면, 도 10a 및 도 10b에 나타내는 값은, 레이저광 파장, 및, 게이트 절연층(13)의 광학 정수에 대해서 일반화되어 있다. 또, 게이트 전극(12)의 재료의 광학 상수, 구체적으로는 굴절률(n)과 소광계수(k)는, 게이트 전극(12) 상의 비정질 실리콘층(14)의 흡수율(A)의 절대치에는 영향을 주지만, 규격화 게이트 용량(CGI＇)과의 상관성에는, 영향을 주지 않는다. 바꾸어 말하면, 도 10a 및 도 10b에 나타내는 값은 게이트 전극(12)의 재료에 대해서도 일반화되어 있다.
도 10a에 나타내는 영역 A 및 영역 B는, 흡수율(A)과 규격화 게이트 용량(CGI＇)의 상관에 있어서의 근사 직선의 계수가 음이 되는 영역이다. 구체적으로는 영역 A는 (식 25) 및 (식 26)으로 나타내어지는 영역이며, 영역 B는 (식 27) 및 (식 28)로 나타내어지는 영역이다.
Y≥-1070X6＋1400X5-688X4＋153X3-12.90X2-1.02X＋0.439　　　(식 25))
Y≤49.9X6-131X5＋127X4-56.8X3＋11.8X2-2.01X＋0.736　　　(식 26))
Y≥-7.34X6＋8.48X5＋8.65X4-16.0X3＋7.24X2-2.04X＋0.961　　　(식 27)
Y≤-3.75X6＋11.8X5-13.1X4＋6.09X3-1.12X2-0.87X＋1.20　　　(식 28)
따라서, (식 25) 및 (식 26), 또는, (식 27) 및 (식 28)로 나타내어지는 수식을 만족하는 산화규소막 및 질화규소막의 막두께를 목표 막두께로서 채용함으로써, 기판면 내에서 그들 막두께가 변동해도, 각각의 게이트 전극(12) 상의 비정질 실리콘층(14)의 흡수율(A)과 각각의 게이트 전극(12)에서의 게이트 용량이 음의 상관을 갖도록, 게이트 절연층(13)을 형성할 수 있다.
또한, 도 10b에 나타내는 영역 1 및 영역 2는, 흡수율(A)과 규격화 게이트 용량(CGI＇)의 상관에 있어서의 근사 직선의 R2승값이 0.3 이상의 영역이다. 구체적으로는, 영역 1은 (식 29) 및 (식 30)으로 나타내어지는 영역이며, 영역 2는 (식 31) 및 (식 32)로 나타내어지는 영역이다.
Y≥-132.6X6＋181X5-93.8X4＋21.3X3-1.33X2-1.04X＋0.473　　　(식 29)
Y≤23.7X6-4.56X5-35.4X4＋27.2X3-5.75X2-0.973X＋0.619　　　(식 30)
Y≥7.46X6-32.4X5＋50.8X4-35.7X3＋11.0X2-2.20X＋1.04　　　(식 31)
Y≤-5.34X6＋16.7X5-18.7X4＋9.18X3-1.96X2-0.821X＋1.13　　　(식 32)
따라서, (식 29) 및 (식 30), 또는, (식 31) 및 (식 32)로 나타내어지는 수식을 만족하는 산화규소막 및 질화규소막의 막두께를 목표 막두께로서 채용함으로써, 기판면 내에서 비정질 실리콘층(14)의 막두께가 변동해도, 각각의 게이트 전극(12) 상의 비정질 실리콘층(14)의 흡수율(A)의 변동에 대한 영향을 최소로 할 수 있다.
또한, 도 10b에는, 도 10a에서 산출한 영역 A 및 영역 B가 표기되어 있다. 따라서, 도 10b에 나타내는 바와 같이, 영역 1 및 영역 2는, 영역 A 및 영역 B 내에 포함되는 것을 알 수 있다.
즉, 영역 1 및 영역 2를 나타내는 수식을 만족하는 산화규소막 및 질화규소막의 막두께를 목표 막두께로서 채용하면, 자동적으로 영역 A 및 영역 B의 막두께 범위 내에 속하게 된다. 그 때문에, 기판면 내에서 질화규소막, 산화규소막, 및 비정질 실리콘막의 막두께가 변동해도, 각각의 게이트 전극 상의 비정질 실리콘층(14)의 흡수율(A)과 각각의 게이트 전극(12)에서의 게이트 용량이 음의 상관을 갖도록, 게이트 절연층(13)을 형성하는 것이 가능해진다.
이상과 같이, 영역 1 및 영역 2는, 본 발명의 효과를 얻을 수 있는 가장 적합한, 게이트 절연층(13), 및 비정질 실리콘층(14)의 목표 막두께의 막두께 범위이다.
또한, 상기에서는, 게이트 절연층(13)을 산화규소막과 질화규소막이 이 순서로 적층되어 있는 경우에 대해서 설명했지만 한정되지 않는다. 예를 들면 게이트 절연층(13)을 구성하는 질화규소막과 산화규소막의 순서가 역전되어 있는 경우에는, 상기의 X와 Y를 바꿔 넣은 다음 상술한 막두께 범위를 재도출하면 된다.
또, 예를 들면 게이트 절연층(13)이 단층으로 구성되어 있다고 해도 된다. 그 경우에는, 상기와 같은 산출 방법으로, 각각의 게이트 전극(12) 상의 비정질 실리콘층(14)의 흡수율(A)과 각각의 게이트 전극(12)에서의 게이트 용량이 음의 상관을 갖도록, 게이트 절연층(13)의 목표 막두께의 막두께 범위를 도출할 수 있다.
구체적으로는, (식 25) 및 (식 26) 또는 (식 27) 및 (식 28)에 있어서 X=0을 대입한다. 그러면, 게이트 절연층(13)이 단층의 절연막으로 형성되어 있을 때의, 파장 λ에 대해서 일반화된, 게이트 절연층(13)의 목표 막두께를 취할 수 있는 범위는, 이하의 (식 33) 또는 (식 34)로서 도출된다.
0.44≤nGI×dGI/λ≤0.74)　　　　　(식 33)
0.96≤nGI×dGI/λ≤1.20　　　　　(식 34)
여기서, dGI는 게이트 절연층의 평균 막두께를 나타내고, λ는 레이저광 파장을 나타내고, nGI는 게이트 절연층(13)의 파장 λ의 레이저광에 대한 굴절률을 나타내고 있다.
또, 또한, (식 29) 및 (식 30), 또는, (식 31) 및 (식 32)에 있어서 X=0을 대입한다. 그러면, 게이트 절연층(13)이 단층의 절연막으로 형성되어 있을 때의, 파장 λ에 대해서 일반화된, 게이트 절연층(13)의 목표 막두께를 취할 수 있는 범위는, 이하의 (식 35) 또는 (식 36)으로서 도출된다.
이 범위에서 게이트 절연층(13)을 형성함으로써, 게이트 절연층(13)이 단층의 절연막으로 형성되어 있는 경우에 있어서, 기판면 내에서 게이트 절연층(13) 및 비정질 실리콘층(14)의 막두께가 변동해도, 각각의 게이트 전극(12) 상의 비정질 실리콘층(14)의 흡수율(A)과 각각의 게이트 전극(12)에서의 게이트 용량에 음의 상관을 갖게할 수 있다. 즉, (식 35) 또는 (식 36)으로 나타내어지는 막두께의 범위는, 본 발명의 효과를 얻을 수 있는 가장 적합한, 게이트 절연층(13)의 목표 막두께의 범위이다.
0.47≤nGI×dGI/λ≤0.62　　　(식 35)
1.04≤nGI×dGI/λ≤1.13　　　(식 36)
이상과 같이 하여, 박막 트랜지스터(100)의 게이트 절연층(13)이 적층 구조 또는 단층 구조여도, 본 발명의 효과를 얻을 수 있는 비정질 실리콘층(14) 및 게이트 절연층(13)의 막두께를 도출할 수 있었다. 그러나, 이 도출 방법은, 게이트 절연층(13)이 적층 구조 또는 단층 구조로 한정하지 않고 이용할 수 있다. 즉, 본 도출의 방법을 이용하면, 게이트 절연층(13)의 구성에 관계없이, 본 발명의 효과를 얻을 수 있는 비정질 실리콘층(14) 및 게이트 절연층(13)의 막두께를 도출하는 것이 가능하다.
이하, 구체예로서, 게이트 절연층(13)이 질화규소막과 산화규소막으로 구성된 박막 트랜지스터 어레이에 대해 설명한다. 이 박막 트랜지스터 어레이에 있어서, 게이트 절연층(13)은, 게이트 전극(12)으로부터 순서대로 질화규소막과 산화규소막이 적층된 구성이다. 또, 결정질 실리콘층(15)은, 파장 λ=532㎚의 레이저광을 이용하여, 비정질 실리콘층(14)을 레이저 어닐하여 형성되어 있다고 하여 설명한다.
도 11은, 레이저 어닐 결정화법에 의해 결정질 실리콘층(15)을 형성하는 경우에, 게이트 절연층(13)을 구성하는 절연막의 막두께에 적합한 막두께 범위의 구체예를 나타내는 도면이다. 구체적으로는, 도 11에서는, 도 10b에 나타내는 X와 Y에 있어서의 0부터 0.8까지의 범위를 확대하고, 또한, X와 Y를 실제의 산화규소막, 질화규소막의 막두께로 변환하여 나타내어져 있다. 여기서, 산화규소막의 굴절률을 1.467, 질화규소막의 굴절률을 1.947로 하고 있다. 비정질 실리콘층(14)의 굴절률을 5.07, 소광계수를 0.61로 하고 있다. 또, 비정질 실리콘층(14)의 목표 막두께 범위는 44.7㎚ 내지 67.3㎚를 가정하고 있지만, 이 막두께 범위는, 상기의(식 23)~(식 32)로부터 도출된다.
여기서, 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터(100)의 구조로서, 게이트 절연층(13)의 구성 조건(조건 1~조건 3)을 검토했다. 도 11 중에 나타내어져 있는 바와 같이, 조건 1은 산화규소막의 막두께(dSiO)=80㎚, 질화규소막의 막두께(dSiN)=75㎚이다(이하에서는 dSiO/dSiN=80/75㎚로 기술한다). 조건 2는 dSiO/dSiN=30/160(㎚)이다. 또, 조건 3은 dSiO/dSiN=90/55(㎚)이다.
또한, 조건 1~조건 3 즉 3개의 게이트 절연층(13)의 구성 조건은, 그 등가 산화막두께가 대략 120㎚가 되도록 설정되어 있다.
도 11로부터 알 수 있듯이, 조건 1은 가장 적합한 영역 1에 포함되어 있고, 조건 2는 적어도 영역 A에 포함되어 있다. 한편, 조건 3은 영역 1 및 영역 A 중 어느 쪽에도 포함되어 있지 않다. 따라서, 조건 1~조건 3에 있어서, 조건 1이 가장 적합한 조건이며, 조건 2가 적합한 조건이다. 조건 3은, 적합하지 않은 종래의 조건이 된다.
도 12(a)~도 12(c)는, 불균일한 막두께가 형성하는 용량과 비정질 실리콘층(14)의 흡수율의 관계를 나타내는 도면이다.
구체적으로는, 도 12(a)에서는, 게이트 절연층(13)의 목표 막두께를 조건 1로 구성한 경우에 있어서, 목표 막두께로부터 각각 막두께가 ±15% 변동했을 때의 막두께로, 게이트 전극(12) 상의 비정질 실리콘층(14)의 레이저광의 흡수율과 게이트 절연층(13)의 게이트 용량의 상관을 나타내고 있다. 여기서, 도 12(a)의 횡축은, 목표 막두께의 게이트 절연층(13)의 게이트 용량으로 규격화된 값인 규격화 게이트 용량을 나타내고, 종축은 흡수율을 나타낸다. 또, 비정질 실리콘층(14)의 목표 막두께는 60㎚로 설정했다.
마찬가지로, 도 12(b)는, 게이트 절연층(13)의 목표 막두께를 조건 2로 구성한 경우의 도면이며, 도 12(c)는, 게이트 절연층(13)의 목표 막두께를 조건 3으로 구성한 경우의 도면이다.
도 12(a)~도 12(c)에 의해, 목표 막두께가 영역 1에 포함되는 조건 1에서는, 게이트 용량과 게이트 전극 상의 비정질 실리콘층(14)의 흡수율의 관계가 강한 음의 상관을 나타내고 있고, R2승값도 0.5에 가깝고, 비정질 실리콘층(14)의 막두께 변동이 흡수율의 변동에 주는 영향이 작은 것을 알 수 있다. 한편, 영역 1에는 포함되어 있지 않지만, 적어도 영역 A에 포함되어 있는 조건 2의 막두께 조건에서는, 게이트 용량과 게이트 전극(12) 상의 비정질 실리콘층(14)의 흡수율의 관계는 약한 음의 상관을 나타내고 있지만, R2승값도 0.1 이하로 작고, 비정질 실리콘층(14)의 막두께 변동이 흡수율의 변동에 주는 영향이 큰 것을 알 수 있다.
이에 대해서, 영역 1 및 영역 A 중 어느 쪽에도 포함되어 있지 않은 조건 3의 막두께 조건에서는, 게이트 용량과 게이트 전극(12) 상의 비정질 실리콘층(14)의 흡수율의 관계는, 근사 직선의 기울기는 거의 0이다. 이것은, 이 막두께 조건이, 게이트 절연층(13)의 막두께 변동에 대해서, 게이트 전극(12) 상의 비정질 실리콘층(14)의 흡수율의 변동이 없는 것을 나타내고 있고, 종래 기술, 예를 들면 특허 문헌 2에 개시되는 바와 같은 막두께 조건의 한 형태인 것을 의미한다. 또한, R2승값도 거의 0이며, 비정질 실리콘층(14)의 막두께 변동이 흡수율의 변동에 주는 영향이 큰 것을 알 수 있다.
도 13(a)~도 13(c)는, 불균일한 막두께가 형성하는 용량과 비정질 실리콘층(14)의 결정성의 관계를 나타내는 도면이다.
구체적으로는, 도 13(a)에서는, 게이트 절연층(13)의 목표 막두께를 조건 1로 구성한 경우에 있어서, 목표 막두께로부터 각각 막두께가 ±15% 변동했을 때의 막두께로, 게이트 전극(12) 상의 비정질 실리콘층(14)의 영역을 라만 산란 분광법으로 측정했을 때의 라만 쉬프트 스펙트럼이 520㎝-1 부근에 갖는 피크의 반치폭과, 게이트 절연층(13)의 게이트 용량의 상관을 나타내고 있다. 여기서, 도 12의 횡축은, 목표 막두께의 게이트 절연층(13)의 게이트 용량으로 규격화된 값인 규격화 게이트 용량을 나타내고, 종축은 목표 막두께일 때에 얻어지는 결정질 실리콘층(15)의 반치폭으로 규격화되어 있다.
마찬가지로, 도 13(b)는, 게이트 절연층(13)의 목표 막두께를 조건 2로 구성한 경우의 도면이며, 도 13(c)는, 게이트 절연층(13)의 목표 막두께를 조건 3으로 구성한 경우의 도면이다.
여기서, 반치폭의 증가는, 결정질 실리콘층(15)의 결정성이 악화되어 있는 것을 나타내고, 반대로, 반치폭의 감소는, 결정질 실리콘층(15)의 결정성이 양화되는 것을 나타낸다.
따라서, 도 13(a)로부터, 게이트 절연층(13)의 목표 막두께를 조건 1로 구성한 경우에서는, 게이트 용량이 증대하면, 게이트 전극(12) 상의 결정질 실리콘층(15)의 결정성이 악화되고, 반대로, 게이트 용량이 감소하면, 게이트 전극(12) 상의 결정질 실리콘층(15)의 결정성이 양화되어 있는 것을 알 수 있다. 따라서, 가장 적합한 영역 1에 포함되도록 목표 막두께의 조건을 설정함으로써, 도 12(a)에서 확인한 바와 같이, 게이트 용량의 증가와 함께, 게이트 전극(12) 상의 비정질 실리콘층(14)의 흡수율을 저하시키는 것이 가능해진다. 그로 인해, 게이트 용량과 게이트 전극(12) 상에 레이저광 조사에 의해 형성된 결정질 실리콘층(15)의 결정성의 상관을 음(게이트 용량-라만 반치폭의 상관이 양)으로 하는 것이 가능해진다.
한편, 도 13(b) 및 도 13(c)로부터, 목표 막두께가, 적정 범위로부터 벗어남에 따라서, 게이트 용량과, 게이트 전극(12) 상의 결정질 실리콘층(15)의 결정성에 명확한 상관성이 감소해 가는 것을 알 수 있다.
도 14(a)~도 14(c)는, 불균일한 막두께가 형성하는 용량과 결정질 실리콘층(15)을 채널로 한 박막 트랜지스터(100)의 온 전류의 관계를 나타내는 도면이다.
구체적으로는, 도 14(a)는, 게이트 절연층(13)의 목표 막두께를 조건 1로 구성한 경우에 있어서, 불균일한 막두께가 형성하는 용량과 비정질 실리콘층(14)을 결정화하여 얻어지는 결정질 실리콘층(15)을 채널로 한 박막 트랜지스터(100)의 온 전류의 관계를 나타내는 도면이다. 여기서, 평가에 이용된 박막 트랜지스터 어레이는, 상기의 레이저 어닐 조건에서 비정질 실리콘층(14)을 결정화하여 얻어진 결정질 실리콘층(15)을 이용하여 유리 기판 상에 형성되어 있다. 온 전류는, 이 박막 트랜지스터 어레이의 각각의 박막 트랜지스터(100)의 하나로 평가했다. 또, 불균일한 막두께가 형성하는 용량은, 대응하는 박막 트랜지스터(100)의 근방에 형성된 게이트 용량 평가 TEG(Test　Element　Group)로 평가했다. 여기서, 도 14(a)에 있어서, 게이트 용량 및 온 전류를 목표 막두께 조건의 박막 트랜지스터(100)의 특성으로 규격화하고 있다.
마찬가지로, 도 14(b)는, 게이트 절연층(13)의 목표 막두께를 조건 2로 구성한 경우의 도면이며, 도 14(c)는, 게이트 절연층(13)의 목표 막두께를 조건 3으로 구성한 경우의 도면이다.
도 14(a)에 나타내어지는 바와 같이, 조건 1에서는, 온 전류의 최대, 최소가 중심값에 대해서 ±20% 이내이며, 다른 조건과 비교하여 가장 온 전류의 불균형이 적다. 또, 도 14(b)에 나타내어지는 바와 같이, 조건 2에서는, 온 전류의 최대, 최소가 중심값에 대해서 ±20%를 약간 오버하고 있다.
한편, 도 14(c)에 나타내어지는 바와 같이, 조건 3에서는, 온 전류의 최대, 최소가 중심값에 대해서 ±30% 이상으로, 박막 트랜지스터의 채널 영역을 구성하는 막두께의 변동에 대해서, 온 전류의 불균형이 커져 있다. 따라서, 종래 기술에서는, 게이트 전극(12) 상의 비정질 실리콘층(14)의 흡수율의 변동이 가장 적어지는 막두께 조건을 이용하는 경우, 박막 트랜지스터(100)의 채널층의 구성층 막두께가 변동한 경우, 게이트 전극(12) 상의 결정질 실리콘층(15)의 결정성의 불균형은 어느 정도 저감할 수 있다. 그러나, 기판면 내에 복수 박막 트랜지스터(100)를 형성하는 경우, 그들 온 전류의 불균형을 저감시키는 것은 곤란해지는 것을 알 수 있다.
이상의 실시예에 의하면, 본 발명의 효과를 얻을 수 있는 막두께 영역으로서 도출된 영역 A(및 영역 B), 또, 한층 더 적합 범위인 영역 1(및 영역 2)을 만족하도록 목표 막두께를 설정함으로써, 변동한 게이트 용량의 증가에 대해서 게이트 전극(12) 상의 결정질 실리콘층(15)의 결정성을 감소시킬 수 있다. 그 결과, 막두께가 목표 막두께로부터 변동해도, 복수의 박막 트랜지스터(100)의 온 특성의 균일화가 유지된다.
총괄하면, 기판 상에 박막 트랜지스터 어레이를 형성하는 경우, 박막 트랜지스터(100)의 게이트 절연층(13), 및, 레이저 어닐 결정화 전의 비정질 실리콘층(14)의 각각의 목표 막두께를, 상기와 같이 계산되어 막두께 범위를 만족하도록 형성함으로써, 기판(10) 상에서 각각의 막두께가 변동해도, 게이트 전극(12) 상의 비정질 실리콘층(14)의 흡수율과 게이트 절연층(13)이 형성하는 게이트 용량의 상관을 음으로 할 수 있다. 그로 인해, 비정질 실리콘층(14)의 막두께의 변동에 대한 게이트 전극(12) 상의 비정질 실리콘층(14)의 흡수율의 변동을 작게 할 수 있다. 즉, 이러한 목표 막두께를 채용함으로써, 기판(10) 상에서 막두께가 변동해도, 비정질 실리콘층(14)을 레이저 어닐 결정화하여 결정질 실리콘층(15)을 형성했을 때, 그 각각의 게이트 전극(12)에 대응하는 결정질 실리콘층(15)의 결정성과 게이트 용량에 음의 상관을 갖게 하는 것이 가능해진다. 그로 인해, 기판(10) 상에 형성된 박막 트랜지스터 어레이를 구성하는 각각의 박막 트랜지스터(100)의 게이트 용량의 변동에 기인하는 구동 능력의 변동을 결정질 실리콘층(15)의 결정성으로 상쇄할 수 있고, 박막 트랜지스터 어레이를 구성하는 각각 박막 트랜지스터(100)의 온 특성의 균일성을 기판 전면에서 유지할 수 있다고 하는, 종래의 기술에서는 실현할 수 없었던 효과를 나타낸다.
이상, 본 발명에 의하면, 균일한 온 특성을 갖는 박막 트랜지스터로 구성할 수 있는 박막 트랜지스터 어레이의 제조 방법, 박막 트랜지스터 어레이, 그것을 이용한 표시 장치를 실현할 수 있다.
구체적으로는, 가시광 영역의 파장의 레이저를 이용하여, 박막 트랜지스터(100)의 게이트 용량의 변동에 따라, 의도적으로 결정성의 변동시킨 결정질 실리콘층(15)을 형성할 수 있다. 그로 인해, 제작된 박막 트랜지스터 어레이를 구성하는 각각의 박막 트랜지스터(100)의 온 특성을 균일하게 한 박막 트랜지스터 어레이의 제조 방법, 박막 트랜지스터 어레이, 그것을 이용한 표시 장치를 실현할 수 있다.
보다 구체적으로는, 비정질 실리콘층(14) 및 게이트 절연층(13)을, 각각의 막두께가 소정의 조건을 만족하도록 형성함으로써, 가시광 영역의 파장의 레이저를 이용하여, 게이트 용량에 대한 게이트 전극(12) 상의 결정질 실리콘층(15)의 결정성이 음의 상관을 갖는 결정질 실리콘층(15)을 형성할 수 있다. 그로 인해, 게이트 용량에 의한 박막 트랜지스터(100)의 구동 능력을 상쇄하는 효과를 나타내고, 기판(10) 상에 형성된 박막 트랜지스터 어레이를 구성하는 박막 트랜지스터(100)의 온 특성을 균일화시킨 박막 트랜지스터 어레이의 제조 방법, 박막 트랜지스터 어레이, 그것을 이용한 표시 장치를 실현할 수 있다.
여기서, 도 15에 나타내는 표시 장치에, 본 발명의 박막 트랜지스터 어레이를 이용한 경우에는, 균일한 트랜지스터 특성을 구비하는 고화질의 표시 장치를 실현할 수 있다. 또, 표시 품위의 향상에 의한 수율 향상, 코스트 다운도 가능해진다.
또한, 본 발명에 의하면, 예를 들면, 게이트 전극(12)의 패턴 형상 등, 특히 박막 트랜지스터의 구조나, 회로 구성에 변경을 더하지 않고, 막두께 조건을 상기의 범위로 취하는 것만으로 효과를 실현하는 것이 가능해지므로, 예를 들면, 보다 고정밀한 표시 장치를 제작하는 경우에 있어서도, 그 설계의 유연성을 유지할 수 있는 점도 종래의 기술보다 우수하다고 할 수 있다.
이상, 본 발명의 박막 트랜지스터 장치 어레이의 제조 방법, 박막 트랜지스터 어레이, 그것을 이용한 표시 장치에 대해서, 실시의 형태에 기초하여 설명했지만, 본 발명은, 이 실시의 형태로 한정되는 것은 아니다. 본 발명의 취지를 일탈하지 않는 한, 당업자가 생각해내는 각종 변형을 본 실시의 형태에 실시한 것이나, 다른 실시의 형태에 있어서의 구성 요소를 조합하여 구축되는 형태도, 본 발명의 범위 내에 포함된다.
(산업상의 이용 가능성)
본 발명은, 박막 트랜지스터 어레이의 제조 방법, 박막 트랜지스터 어레이, 그것을 이용한 액정 패널 또는, 유기 EL 패널등의 EL 패널을 포함하는 표시 장치에 이용할 수 있고, 특히, 레이저 결정화 프로세스에 있어서, 대형 기판 상에서, 박막 트랜지스터의 채널 구성층(비정질 실리콘층, 게이트 절연층)의 막두께가 변동해도, 박막 트랜지스터 어레이를 구성하는 각각의 박막 트랜지스터의 온 특성이 균일한 고화질의 액정 패널 또는, 유기 EL 패널 등의 EL 패널을 포함하는 표시 장치의 제조 등에 이용할 수 있다.
1: 스위칭 트랜지스터 2: 구동 트랜지스터
3: 데이터선 4: 주사선
5: 전류 공급선 6: 커패시턴스
7: 발광 소자 10: 기판
11: 언더코트층 12: 게이트 전극
13: 게이트 절연층 14, 16: 비정질 실리콘층
15: 결정질 실리콘층 17: n＋실리콘층
18: 소스ㆍ드레인전극 100: 박막 트랜지스터
401, 402, 403, 404: 층 405: 기판층　
1301, 1302: 절연막

Claims (20)

  1. 기판을 준비하는 제1 공정과,
    상기 기판 상에 복수의 게이트 전극을 형성하는 제2 공정과,
    상기 복수의 게이트 전극 상에 게이트 절연층을 형성하는 제3 공정과,
    상기 게이트 절연층 상에 비정질성 실리콘층을 형성하는 제4 공정과,
    레이저로부터 조사되는 레이저광을 이용하여 상기 비정질성 실리콘층을 결정화시켜 결정성 실리콘층을 생성하는 제5 공정과,
    상기 복수의 게이트 전극의 각각에 상기 결정성 실리콘층 상의 영역에 소스 전극 및 드레인 전극을 형성하는 제6 공정을 포함하고,
    상기 제3 공정에 있어서, 상기 복수의 게이트 전극 상의 상기 게이트 절연층의 막두께를, 상기 게이트 전극 상의 상기 비정질성 실리콘층의 상기 레이저광에 대한 광흡수율과 상기 게이트 절연층의 등가 산화막두께가 양의 상관에 있는 영역의 막두께 범위로 형성하고,
    상기 제4 공정에 있어서, 상기 복수의 게이트 전극 상의 상기 비정질성 실리콘층의 막두께를, 상기 비정질성 실리콘층의 막두께 변화에 대한 상기 광흡수율의 변동이 제1 기준으로부터 소정의 범위 내에 있는 영역의 막두께 범위로 형성하는, 박막 트랜지스터 어레이의 제조 방법.
  2. 청구항 1에 있어서,
    상기 레이저는, 고체 레이저 장치로 구성되는, 박막 트랜지스터 어레이의 제조 방법.
  3. 청구항 1에 있어서,
    상기 레이저는, 반도체 레이저 소자를 이용한 레이저 장치로 구성되는, 박막 트랜지스터 어레이의 제조 방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 제5 공정에 있어서, 상기 레이저광의 상기 비정질성 실리콘층 상에서의 조사 에너지 밀도의 변동은, 5% 정도 미만인, 박막 트랜지스터 어레이의 제조 방법.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 레이저의 파장 범위는, 400㎚ 이상 600㎚ 이하인, 박막 트랜지스터 어레이의 제조 방법.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 제4 공정에 있어서,
    상기 비정질성 실리콘층의 막두께를, 상기 제1 기준으로부터 소정의 범위 내에 있는 영역의 막두께 범위로 하여, 상기 레이저광의 파장 λ로 규격화된 상기 게이트 절연층의 광학 막두께에 의해 규격화된 비정질 실리콘층의 레이저광 파장 λ의 흡수율을, 상기 레이저광의 파장 λ로 규격화된, 상기 비정질 실리콘층의 광학 막두께로 미분했을 때의 미분 계수가 -5 이상, ＋5 이하가 되는 막두께 범위로 형성하는, 박막 트랜지스터 어레이의 제조 방법.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 제4 공정에 있어서, 상기 비정질성 실리콘층은,
    상기 복수의 게이트 전극 상의 상기 비정질 실리콘층의 평균 막두께가, 하기의 식 1)로 나타내어지는 범위에 포함되도록 형성되어 있는, 박막 트랜지스터 어레이의 제조 방법.
    식 1) 0.426≤na-Si×da-Si/λSi≤0.641, 여기서, da-Si는 상기 비정질 실리콘층의 평균 막두께를 나타내고, λSi는 상기 레이저광 파장을 나타내고, na-Si는 상기 비정질 실리콘층의 파장 λ의 레이저광에 대한 굴절률을 나타낸다.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 제3 공정에 있어서, 상기 게이트 절연층은, 상기 레이저광의 파장에 대한 상기 게이트 절연층의 소광계수(extinction coefficient)가 0.01 이하로 형성되어 있는, 박막 트랜지스터 어레이의 제조 방법.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 게이트 절연층은, 산화규소막인, 박막 트랜지스터 어레이의 제조 방법.
  10. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 게이트 절연층은, 질화규소막인, 박막 트랜지스터 어레이의 제조 방법.
  11. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 게이트 절연층은, 산화규소막과 질화규소막의 적층막으로 구성되는, 박막 트랜지스터 어레이의 제조 방법.
  12. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    상기 제3 공정에 있어서, 상기 게이트 절연층은,
    상기 복수의 게이트 전극 상의 상기 게이트 절연층의 평균 막두께가, 하기의 식 2)으로 나타내어지는 범위 또는 하기의 식 3)으로 나타내어지는 범위에 포함되도록 형성되는, 박막 트랜지스터 어레이의 제조 방법.
    식 2) 0.44≤nGI×dGI/λ≤0.74,
    식 3) 0.96≤nGI×dGI/λ≤1.20,
    여기서, dGI는 상기 게이트 절연층의 평균 막두께를 나타내고, λ는 상기 레이저광 파장을 나타내고, nGI는 상기 게이트 절연층의 파장 λ의 레이저광에 대한 굴절률을 나타낸다.
  13. 청구항 1 내지 청구항 12 중 어느 한 항에 있어서,
    상기 제3 공정에 있어서, 상기 게이트 절연층은,
    상기 복수의 게이트 전극 상의 상기 게이트 절연층의 평균 막두께가, 하기의 식 4)으로 나타내어지는 범위 또는 하기의 식 5)으로 나타내어지는 범위에 포함되도록 형성되는, 박막 트랜지스터 어레이의 제조 방법.
    식 4) 0.47≤nGI×dGI/λ≤0.62,
    식 5) 1.04≤nGI×dGI/λ≤1.13,
    여기서, dGI는 상기 게이트 절연층의 평균 막두께를 나타내고, λ는 상기 레이저광 파장을 나타내고, nGI는 상기 절연층의 파장 λ의 레이저광에 대한 굴절률을 나타낸다.
  14. 청구항 1 내지 청구항 11 중 어느 한 항에 있어서,
    상기 제3 공정에 있어서, 상기 게이트 절연층은,
    상기 복수의 게이트 전극 상의 상기 산화규소막의 평균 막두께와 상기 복수의 게이트 전극 상의 상기 질화규소막의 평균 막두께가, 하기의 식 6) 및 식 7)으로 나타내어지는 영역, 또는 식 8) 및 식 9)으로 나타내어지는 영역에 포함되도록 형성되는, 박막 트랜지스터 어레이의 제조 방법.
    식 6) Y≥-1070X6＋1400X5-688X4＋153X3-12.90X2-1.02X＋0.439,
    식 7) Y≤49.9X6-131X5＋127X4-56.8X3＋11.8X2-2.01X＋0.736,
    식 8) Y≥-7.34X6＋8.48X5＋8.65X4-16.0X3＋7.24X2-2.04X＋0.961,
    식 9) Y≤-3.75X6＋11.8X5-13.1X4＋6.09X3-1.12X2-0.87X＋1.20,
    여기서, X=dSiO×nSiO/λ, 또한, Y=dSiN×nSiN/λ이며, dSiO는 상기 산화규소막의 평균 막두께를 나타내고, dSiN은 상기 질화규소막의 평균 막두께를 나타내고, λ는 상기 레이저광 파장을 나타내고, nSiO는 상기 산화규소막의 파장 λ의 레이저광에 대한 굴절률을 나타내고, nSiN은 상기 질화규소막의 파장 λ의 레이저광에 대한 굴절률을 나타낸다.
  15. 청구항 1 내지 청구항 14 중 어느 한 항에 있어서,
    상기 제3 공정에 있어서, 상기 게이트 절연층은,
    상기 복수의 게이트 전극 상의 상기 산화규소막의 평균 막두께와 상기 복수의 게이트 전극 상의 상기 질화규소막의 평균 막두께가, 하기의 식 10) 및 식 11)으로 나타내어지는 영역, 또는, 식 12) 및 식 13)으로 나타내어지는 영역에 포함되도록 형성되는, 박막 트랜지스터 어레이의 제조 방법.
    식 10) Y≥-132.6X6＋181X5-93.8X4＋21.3X3-1.33X2-1.04X＋0.473,
    식 11) Y≤23.7X6-4.56X5-35.4X4＋27.2X3-5.75X2-0.973X＋0.619,
    식 12) Y≥7.46X6-32.4X5＋50.8X4-35.7X3＋11.0X2-2.20X＋1.04,
    식 13) Y≤-5.34X6＋16.7X5-18.7X4＋9.18X3-1.96X2-0.821X＋1.13,
    여기서, X=dSiO×nSiO/λ, 또한, Y=dSiN×nSiN/λ이며, dSiO는 상기 산화규소막의 평균 막두께를 나타내고, dSiN은 상기 질화규소막의 평균 막두께를 나타내고, λ는 상기 레이저광 파장을 나타내고, nSiO는 상기 산화규소막의 파장 λ의 레이저광에 대한 굴절률을 나타내고, nSiN은 상기 질화규소막의 파장 λ의 레이저광에 대한 굴절률을 나타낸다.
  16. 청구항 1 내지 청구항 15 중 어느 한 항에 있어서,
    상기 제2 공정은,
    상기 기판 상에 투명 절연막으로 이루어지는 언더코트층을 형성하는 공정과, 상기 언더코트층 상에 복수의 게이트 전극을 형성하는 공정을 포함하는, 박막 트랜지스터 장치의 제조 방법.
  17. 기판과,
    상기 기판 상에 형성된 복수의 게이트 전극과,
    상기 복수의 게이트 전극 상에 공통으로 형성된 게이트 절연층과,
    상기 게이트 절연층 상에 형성된 결정성 실리콘층과,
    상기 복수의 게이트 전극의 각각의 상기 결정성 실리콘층 상의 영역에 형성된 소스 전극 및 드레인 전극을 구비하고,
    상기 결정성 실리콘층은, 상기 게이트 절연층 상에 형성된 비정질성 실리콘층을, 레이저로부터 조사되는 레이저광을 이용하여 결정화시켜 형성되고,
    상기 복수의 게이트 전극 상의 상기 게이트 절연층의 막두께는, 상기 게이트 전극 상의 상기 비정질성 실리콘층의 상기 레이저광에 대한 광흡수율과 상기 등가 산화막두께가 양의 상관에 있는 영역의 막두께 범위로 형성되고,
    상기 복수의 게이트 전극 상의 상기 비정질성 실리콘층의 막두께는, 상기 비정질성 실리콘층의 막두께 변화에 대한 상기 광흡수율의 변동이 제1 기준으로부터 소정의 범위 내에 있는 영역의 막두께 범위로 형성되어 있는, 박막 트랜지스터 어레이.
  18. 청구항 17에 있어서,
    상기 게이트 전극 상에서의 상기 결정성 실리콘층의 평균 결정입경은, 상기 게이트 전극 상의 상기 게이트 절연층의 게이트 용량에 대해서, 음의 상관을 가지고 있는, 박막 트랜지스터 어레이.
  19. 청구항 17에 있어서,
    상기 게이트 전극 상에서의 상기 결정성 실리콘층에서의 520㎝-1 부근의 라만 산란 스펙트럼 피크의 반치폭은, 상기 게이트 전극 상의 상기 게이트 절연층의 게이트 용량에 대해서, 양의 상관을 갖고 있는, 박막 트랜지스터 어레이.
  20. 액정 패널 또는 EL 패널을 포함하는 표시 장치로서,
    청구항 17 내지 청구항 19 중 어느 한 항에 기재된 박막 트랜지스터 어레이를 구비하고,
    상기 박막 트랜지스터 어레이는, 상기 액정 패널 또는 EL 패널을 구동시키는, 표시 장치.
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