KR20140045324A - 직렬 인터페이스 - Google Patents

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Abstract

직렬 인터페이스는 클록 라인, 요청 라인, 준비 라인, 마스터-투-슬레이브 라인, 및 슬레이브-투-마스터 라인을 포함한다. 마스터 장치는 클록 라인을 통해 클록 신호를 슬레이브 장치로 전송한다. 제 1 트랜잭션에서, 마스터 장치는 요청 라인을 통해 마스터 전송 요청 신호를 슬레이브 장치로 보내고; 대응해서 슬레이브 장치는 준비 라인을 통해 슬레이브 전송 허용 신호를 보내며, 이것은 마스터 장치가 마스터-투-슬레이브 데이터 라인을 통해 이진 데이터를 슬레이브 장치로 전송하게 한다. 제 2 트랜잭션에서, 슬레이브 장치는 준비 라인을 통해 슬레이브 전송 요청 신호를 보내고; 대응해서 마스터 장치는 요청 라인을 통해 마스터 전송 허용 신호를 보내며, 이것은 슬레이브 장치가 슬레이브-투-마스터 데이터 라인을 통해 이진 데이터를 마스터 장치로 전송하게 한다. 이러한 트랜잭션들 중 적어도 하나에서 마스터 및 슬레이브 장치들은 서로 동일한 시간에 이진 데이터를 전송한다.

Description

직렬 인터페이스{SERIAL INTERFACE}
본 발명은 직렬 인터페이스에 관한 것이다.
직렬 인터페이스는 통상적으로 하나의 전자 컴포넌트나 장치가 다른 전자 컴포넌트나 장치로 이진 데이터를 한 번에 한 비트씩 전송하게 하는 데 사용된다. 예를 들어, 인쇄 회로 기판(PCB)에 장착된 마이크로컨트롤러 유닛(MCU) 및 무선 칩은 서로 간에 데이터를 전송하기 위해 PCB 상에 트랙들을 포함하는 직렬 인터페이스를 이용할 수 있다. 그러한 상황에서 병렬 버스가 아닌 직렬 버스의 사용이 바람직한데 그 이유는 그것이 집적 회로들 상에서 많은 수의 핀들을 필요로 하지 않아서 공간을 절약할 수 있기 때문이다.
하나의 전형적인 직렬 인터페이스가 직렬 주변 인터페이스(Serial Peripheral Interface (SPI))이다. 이것은 마스터 장치와 슬레이브 장치 사이에 동기 통신을 제공한다. 그것은 마스터 장치가 클록 신호를 전송할 수 있게 하는 클록 라인 및 데이터 플로우의 각 방향에 대해 하나 씩 두 개의 데이터 라인들을 사용한다. 데이터 교환은 클록 신호에 의해 동기된다.
SPI의 문제는 그것이 슬레이브 장치가 마스터 장치와의 통신을 개시할 수 있게 하는 메커니즘을 제공하지 못한다는 것이다.
본 발명은 이러한 단점을 경감시키는 직렬 인터페이스를 제공하는 것을 모색한다.
한 양태로부터, 본 발명은 클록 라인, 요청 라인, 준비 라인, 마스터-투-슬레이브 데이터 라인, 및 슬레이브-투-마스터 데이터 라인인 다섯 개의 개별 라인들을 포함하는 직렬 인터페이스를 통한 마스터 장치 및 슬레이브 장치 사이의 풀 듀플렉스 통신 방법을 제공하며, 이 방법은
마스터 장치가 클록 라인을 통해 클록 신호를 슬레이브 장치로 전송하는 단계;
제 1 트랜잭션에서, 마스터 장치가 요청 라인을 통해 마스터 전송 요청 신호를 슬레이브 장치로 보내고; 슬레이브 장치가 마스터 전송 요청 신호를 수신하여 대응해서 준비 라인을 통해 슬레이브 전송 허용 신호를 마스터 장치로 전송하며; 마스터 장치가 슬레이브 전송 허용 신호를 수신하여 직접 대응해서 마스터-투-슬레이브 데이터 라인을 통해 이진 데이터를 슬레이브 장치로 전송하는 단계; 및
제 2 트랜잭션에서, 슬레이브 장치가 준비 라인을 통하거나 슬레이브 요청 라인을 통해 슬레이브 전송 요청 신호를 마스터 장치로 보내고; 마스터 장치가 슬레이브 전송 요청 신호를 수신하여 대응해서 요청 라인을 통하거나 마스터 준비 라인을 통해 마스터 전송 허용 신호를 슬레이브 장치로 전송하고; 슬레이브 장치가 마스터 전송 허용 신호를 수신하여 직접 대응해서 슬레이브-투-마스터 데이터 라인을 통해 이진 데이터를 마스터 장치로 전송하는 단계를 포함하며, 제1 및 제 2 트랜잭션들 중 적어도 하나에서, 마스터 장치는 슬레이브 장치가 슬레이브-투-마스터 데이터 라인을 통해 이진 데이터를 전송할 때와 동일한 시간에 마스터-투-슬레이브를 통해 데이터를 전송한다.
따라서, 당업자는 본 발명에 따른 직렬 인터페이스가 어느 것이 먼저 통신을 개시해야 하는지에 대한 분쟁을 피하며 두 장치들 간 풀 듀플렉스 통신(즉, 양방향 동시 데이터 플로우)을 지원하면서 슬레이브 장치나 마스터 장치가 통신을 개시하도록 허용할 수 있다는 것을 이해할 것이다.
그러한 구성은 예컨대 슬레이브가 데이터를 전송할 수 있기 전에 마스터 장치로부터 폴링(poll) 명령을 기다릴 필요 없이 어느 한 방향 또는 양방향으로 데이터의 효율적 플로우를 가능하게 한다. 따라서 이것은 슬레이브(또는 마스터) 장치에서 어떤 이벤트가 발생할 때 마스터(또는 슬레이브) 장치에 의한 보다 빠른 응답 시간을 낳을 수 있다.
예컨대, 만일 슬레이브 장치가 집적 무선 트랜시버인 경우 슬레이브 장치가 무선 패킷을 수신할 때, 그것은 수신된 패킷의 콘텐츠를 MCU(마스터 장치)로 전달하고자 하는 자신의 희망을 즉시 나타낼 수 있으며, MCU가 슬레이브 전송 요청 신호를 확인하자 마자 MCU에 의한 폴링을 기다릴 필요 없이 MCU로의 콘텐츠 전송을 시작할 수 있다.
두 번째 양태로부터, 본 발명은 마스터 장치, 슬레이브 장치 및 직렬 인터페이스를 포함하는 통신 시스템을 제공하며, 직렬 인터페이스는 클록 라인, 요청 라인, 준비 라인, 마스터-투-슬레이브 데이터 라인, 및 슬레이브-투-마스터 데이터 라인인 다섯 개의 개별 라인들을 포함하며,
마스터 장치는 클록 라인을 통해 클록 신호를 슬레이브 장치로 전송하도록 구성된다.
마스터 장치는 제 1 트랜잭션에서, 요청 라인을 통해 마스터 전송 요청 신호를 슬레이브 장치로 보내도록 구성되고; 슬레이브 장치는 마스터 전송 요청 신호를 수신하여 대응해서 준비 라인을 통해 슬레이브 전송 허용 신호를 마스터 장치로 전송하도록 구성되며; 마스터 장치는 슬레이브 전송 허용 신호를 수신하여 직접 대응해서 마스터-투-슬레이브 데이터 라인을 통해 이진 데이터를 슬레이브 장치로 전송하도록 더 구성되고;
슬레이브 장치는 이차 트랜잭션 시 준비 라인을 통하거나 슬레이브 요청 라인을 통해 슬레이브 전송 요청 신호를 마스터 장치로 전송하도록 구성되고; 마스터 장치는 슬레이브 전송 요청 신호를 수신하여 대응해서 요청 라인을 통하거나 마스터 준비 라인을 통해 마스터 전송 허용 신호를 슬레이브 장치로 전송하도록 구성되며; 슬레이브 장치는 마스터 전송 허용 신호를 수신하여 직접 대응해서 슬레이브-투-마스터 데이터 라인을 통해 이진 데이터를 마스터 장치로 전송하도록 더 구성되며;
마스터 장치는 제1 및 제 2 트랜잭션들 중 적어도 하나에서 서로 동일한 시간에 이진 데이터를 전송할 수 있다.
또 다른 양태로부터, 본 발명은 클록 연결, 요청 연결, 준비 연결, 마스터-투-슬레이브 데이터 연결, 및 슬레이브-투-마스터 데이터 연결인 다섯 개의 직렬 인터페이스 연결을 포함하는 마스터 장치를 제공하며,
마스터 장치는 클록 연결로부터 클록 신호를 슬레이브 장치로 전송하도록 구성된다.
마스터 장치는 제 1 트랜잭션에서, 요청 연결로부터 마스터 전송 요청 신호를 슬레이브 장치로 보내며; 준비 연결에서 슬레이브 장치로부터 슬레이브 전송 허용 신호를 수신하고 직접 대응해서 이진 신호를 마스터-투-슬레이브 연결로부터 슬레이브 장치로 전송하도록 구성되고;
마스터 장치는 제 2 트랜잭션에서 준비 연결이나 슬레이브 요청 연결에서 슬레이브 장치로부터 슬레이브 전송 요청 신호를 수신하고, 대응해서 요청 연결 또는 마스터 준비 연결로부터 슬레이브 장치로 마스터 전송 허용 신호를 보내며; 슬레이브-투-마스터 데이터 연결에서 슬레이브 장치로부터 이진 데이터를 수신하도록 구성되고;
마스터 장치는 제1 및 제 2 트랜잭션들 중 적어도 하나에서 슬레이브-투-마스터 데이터 연결에서 이진 데이터를 수신함과 동시에 마스터-투-슬레이브 데이터 연결로부터 이진 데이터를 전송할 수 있다.
또 다른 양태로부터, 본 발명은 클록 연결, 요청 연결, 준비 연결, 마스터-투-슬레이브 데이터 연결, 및 슬레이브-투-마스터 데이터 연결인 다섯 개의 직렬 인터페이스 연결을 포함하는 슬레이브 장치를 제공하며,
슬레이브 장치는 클록 연결에서 클록 신호를 마스터 장치로부터 수신하도록 구성된다.
슬레이브 장치는 제 1 트랜잭션에서 요청 라인에서 마스터 장치로부터 마스터 전송 요청 신호를 수신하고, 대응해서 준비 연결로부터 마스터 장치로 슬레이브 전송 허용 신호를 보내며; 마스터-투-슬레이브 데이터 연결에서 마스터 장치로부터 이진 데이터를 수신하도록 구성되고;
슬레이브 장치는 제 2 트랜잭션에서 준비 연결이나 슬레이브 요청 연결로부터 마스터 장치로 슬레이브 전송 요청 신호를 보내고; 요청 연결 또는 마스터 준비 연결에서 마스터로부터 마스터 전송 허용 신호를 수신하고, 직접 대응해서 슬레이브-투-마스터 데이터 연결로부터 마스터 장치로 이진 데이터를 전송하도록 구성되며;
슬레이브 장치는 제1 및 제 2 트랜잭션들 중 적어도 하나에서 슬레이브-투-마스터 데이터 연결로부터 이진 데이터를 전송함과 동시에 마스터-투-슬레이브 데이터 연결에서 이진 데이터를 수신할 수 있다.
클록 연결(가령, 핀)은 클록 라인(가령, PCB 트랙)에 연결될 수 있다. 마찬가지로 요청 연결, 준비 연결, 마스터-투-슬레이브 데이터 연결 및 슬레이브-투-마스터 데이터 연결 중 어느 하나 또는 그 전체가 각자의 라인들에 연결될 수 있다. 존재할 경우 슬레이브 요청 연결은 슬레이브 요청 라인에 연결될 수 있으며, 마스터-응답 연결은 마스터-응답 라인에 연결될 수 있다.
클록 연결, 마스터-투-슬레이브 데이터 연결 및 슬레이브-투-마스터 데이터 연결은 SPI 버스에 연결될 수 있다.
마스터 장치는 두 가지 가능한 상태들 중 하나에서 요청 라인을 유지함이 바람직하다. 편의상 이들을 하이 및 로우 상태들이라 칭할 것이다. 그들은 각기 고전압 및 저전압 또는 저전압 및 고전압에 상응할 수 있다. 마스터 전송 요청 신호는 요청 라인 상태의 토글링을 포함할 수 있다. 일부 실시예들에서 마스터 전송 요청 신호는 하이에서 로우로 요청 라인을 낮추는 것을 포함한다.
슬레이브 장치는 두 가지 가능한 상태들 중 하나에서 준비 라인을 유지함이 바람직하다. 편의상 이들을 하이 및 로우 상태들이라 칭할 것이다. 그들은 각기 고전압 및 저전압 또는 저전압 및 고전압에 상응할 수 있다. 슬레이브 전송 허용 신호는 준비 라인 상태의 토글링을 포함할 수 있다. 일부 실시예들에서 슬레이브 전송 허용 신호는 하이에서 로우로 준비 라인을 낮추는 것을 포함한다.
슬레이브 전송 요청 신호는 준비 라인 상태의 토글링을 포함할 수 있다. 일부 실시예들에서 슬레이브 전송 요청 신호는 하이에서 로우로 준비 라인을 낮추는 것을 포함한다.
마스터 전송 허용 신호는 요청 라인 상태의 토글링을 포함할 수 있다. 일부 실시예들에서 마스터 전송 허용 신호는 하이에서 로우로 요청 라인을 낮추는 것을 포함한다.
마스터-투-슬레이브 데이터 라인 및 슬레이브-투-마스터 데이터 라인이 서로 독립적으로 운용될 수 있거나 시스템이 두 라인들이 함께 액티브되도록 구성될 수 있다. 후자의 경우, 장치들 중 하나만이 전송할 데이터를 가지는 경우 나머지 장치는 널(null) 또는 더미 데이터(가령, 모두 0 비트들)를 전송할 수 있다.
마스터 장치는 이진 데이터를 송수신할 때만 클록 신호를 전송하도록 구성될 수 있다.
마스터 장치는 일부 상황들에서 슬레이브 장치가 마스터 장치로 메시지를 전송하는 것과 같은 시간에 슬레이브 장치로 메시지를 전송하도록 구성될 수 있으며, 메시지들은 서로 동일한 길이가 아니다. 슬레이브-투-마스터 및 마스터-투-슬레이브 데이터 라인들이 항상 함께 활성화되는 경우, 보내야 할 짧은 메시지를 가진 장치가 그 짧은 메시지의 끝에 더미나 널을 부가하여, 예컨대 긴 메시지의 길이와 동일하게 만들 수 있다.
메시지는 그 길이와 관련된 정보를 포함할 수 있다. 메시지는 전체 메시지 길이를 전달하는 길이 수를 포함할 수 있다. 예를 들어, 메시지의 첫 번째 바이트가 메시지의 총 바이트 개수이거나 메시지의 가변장 데이터 부분의 총 바이트 개수일 수 있다.
마스터 장치는 슬레이브-투-마스터 데이터 라인을 통해 슬레이브 장치로부터 메시지 길이 정보를 수신하고 트랜잭션을 언제 종료할지를 결정하기 위해 그 메시지 길이 정보를 이용하도록 구성될 수 있다. 바람직하게도 마스터 장치는 마스터 장치가 (i) 슬레이브-투-마스터 데이터 라인을 통해 슬레이브 장치가 전송하는 어떤 메시지의 모든 비트들을 받았으며 (ii) 그것이 마스터-투-슬레이브 데이터 라인을 통해 전송하는 어떤 메시지의 모든 비트들을 전송했다면 트랜잭션을 종료하도록 구성된다.
이러한 방식으로 서로 다른 길이의 메시지들이 동시에 온전하게 교환될 수 있게 보장될 수 있어서, 강건하고도 효율적인 통신 메커니즘을 제공할 수 있다.
이러한 개념은 매우 신규하고 진보적이므로 또 다른 양태로부터 본 발명은 동기식 직렬 연결을 통해 마스터 장치 및 슬레이브 장치 사이에 데이터를 교환하는 방법을 제공하며, 이 방법은 슬레이브 장치가 마스터 장치가 슬레이브 장치로 이진 메시지를 전송할 때와 동시에 마스터 장치로 메시지 길이 정보를 포함한 이진 데이터를 전송하는 단계를 포함하며, 마스터 장치는 마스터 장치가 (i) 슬레이브 장치로부터 메시지 길이 정보에 해당하는 메시지 비트들의 개수를 수신하였으며 (ii) 마스터 장치가 슬레이브 장치로 전송하는 메시지의 모든 비트들을 전송하였다면 슬레이브 장치로 전송 종료 신호를 보낸다.
또 다른 양태로부터 본 발명은 마스터 장치, 슬레이브 장치, 및 그 사이의 동기식 직렬 연결을 포함하는 데이터 교환 시스템을 제공하며, 슬레이브 장치는 마스터 장치가 슬레이브 장치로 이진 메시지를 전송하는 것과 동시에 메시지 길이 정보를 포함하는 이진 메시지를 마스터 장치로 전송하도록 구성되며, 마스터 장치는 마스터 장치가 (i) 슬레이브 장치로부터 메시지 길이 정보에 해당하는 메시지 비트들의 개수를 수신하였으며 (ii) 마스터 장치가 슬레이브 장치로 전송하는 메시지의 모든 비트들을 전송하였다면 슬레이브 장치로 전송 종료 신호를 보내도록 구성된다.
또 다른 양태로부터 본 발명은 메시지 길이 정보를 포함하는 이진 메시지를 동기식 직렬 연결을 통해 슬레이브 장치로부터 수신하며 동시에 동기식 직렬 연결을 통해 슬레이브 장치로 이진 메시지를 전송하도록 구성되며; 마스터 장치가 (i) 슬레이브 장치로부터 메시지 길이 정보에 해당하는 메시지 비트들의 개수를 수신하였으며 (ii) 마스터 장치가 슬레이브 장치로 전송하는 메시지의 모든 비트들을 전송하였다면 슬레이브 장치로 전송 종료 신호를 보내도록 더 구성되는 마스터 장치를 제공한다.
바람직하게도, 두 메시지들의 전송은 동시에 바람직하기로는 각 메시지의 최하위 비트가 제1클록 신호에서 동시에 전송되는 것으로 시작된다.
이전 양태들의 선택적 특징들이 이 양태들의 특성들일 수도 있다.
상술한 양태들 중 어느 하나에서, 트랜잭션(즉, 연속 주기 또는 지속적 통신)은 마스터 장치가 요청 라인을 통하거나 종료 신호 라인을 통해 슬레이브 장치로 마스터 전송 종료 신호를 전송함으로써 종료될 수 있다. 대안적으로나 추가적으로, 트랜잭션은 마스터 장치가 클록 라인을 통해 클록 신호 전송을 중단함으로써 종료될 수 있다.
마스터 전송 종료 신호는 요청 라인 상태의 토글링을 포함할 수 있다. 일부 실시예들에서 마스터 전송 종료 신호는 로우에서 하이로 요청 라인을 높이는 것을 포함한다.
슬레이브 장치는 마스터 전송 종료 신호를 수신한 것에 응하여 준비 라인의 상태를 토글하도록 구성될 수 있다. 일부 실시예들에서 슬레이브 장치는 마스터 전송 종료 신호를 수신한 것에 대응해서 준비 라인을 로우에서 하이로 높인다.
마스터 장치는 마스터 전송 요청 신호를 보내기 전에 준비 또는 요청 라인(혹은 두 라인 모두)의 상태를 체크하며 라인의 상태가 마스터 전송 조건을 만족하는 경우에만 마스터 전송 요청 신호를 보내도록 구성될 수 있다. 마스터 전송 조건은 라인이 하이(high)인 것일 수 있다.
마찬가지로, 슬레이브 장치는 슬레이브 전송 요청 신호를 보내기 전에 준비 또는 요청 라인(혹은 두 라인 모두)의 상태를 체크하며 라인의 상태가 슬레이브 전송 조건을 만족하는 경우에만 슬레이브 전송 요청 신호를 보내도록 구성될 수 있다. 슬레이브 전송 조건은 라인이 하이(high)인 것일 수 있다.
이런 방식으로, 트랜잭션이 이미 진행중인 동안 전송 요청이 보내지지 않게 함으로써 슬레이브 장치 및 마스터 장치로부터의 전송 요청들간 충돌이 회피될 수 있다.
마스터 장치는 전송 버퍼 및 수신 버퍼를 포함함이 바람직하다. 이들은 하나의 동일한 버퍼(가령, 단일 8 비트 버퍼)일 수 있으며, 이 경우 비트들은 버퍼의 한쪽 단으로부터 전송되며 다른 편 단에서 수신될 수 있다(순환 버퍼). 그러나, 이들이 분리된 버퍼들인 것이 바람직하다.
마스터 장치는 복수의 전송 버퍼들 및/또는 복수의 수신 버퍼들을 포함할 수 있다. 마스터 장치의 제어기(하드웨어 로직이나 소프트웨어를 포함할 것임)는 버퍼들 중 하나가 액티브 전송 버퍼가 되도록 선택하도록 구성될 수 있으며, 액티브 버퍼는 현재나 다음 전송 동작을 위해 사용될 수 있다. 액티브 수신 버퍼가 마찬가지로 선택될 수 있다.
비슷한 방식으로 슬레이브 장치는 하나의 전송 및 수신 버퍼를 포함할 수 있으나 하나 이상의 전송 버퍼들과 하나 이상의 별개의 수신 버퍼들을 포함함이 바람직하다. 슬레이브 장치는 액티브 전송 및/또는 수신 버퍼를 선택하도록 구성된 제어기를 포함할 수 있다.
마스터 및 슬레이브 장치들 상의 버퍼들은 모두 동일한 사이즈(가령, 8 비트나 일정한 바이트 수)이거나, 상이한 사이즈를 가질 수 있다.
마스터 및/또는 슬레이브 장치의 버퍼(들)은 하드웨어나 소프트웨어에서 구현될 수 있다.
슬레이브 장치는 슬레이브 장치가 완전한 메시지가 슬레이브 장치에 의해 수신되기 전에 마스터 장치가 트랜잭션을 종료했다고 판단한 경우 마스터 장치에게 메시지의 재전송을 요청하도록 구성될 수 있다. 예를 들어 메시지는 메시지 길이 정보를 포함할 수 있으며, 슬레이브 장치는 이러한 정보를 이용하여 슬레이브 장치가 마스터 전송 종료 신호를 수신할 때 해당 개수의 메시지 비트들이 수신되었는지 여부를 판단할 수 있다. 재전송 요청은 준비 라인 및/또는 슬레이브-투-마스터 데이터 라인을 이용하여 이루어질 수 있다. 예를 들어, 슬레이브 장치는 준비 라인을 통해 슬레이브 전송 요청 신호를 전송하며 그런 다음 소정의 재전송 요청을 포함하는 메시지를 마스터 장치로 전송할 수 있다.
마스터 장치는 마이크로컨트롤러나 중앙 처리 유닛이거나 그것을 포함할 수 있다. 슬레이브 장치는 마이크로컨트롤러나 중앙 처리 유닛이거나 그것을 포함할 수 있다. 본 발명은 마스터 및 슬레이브 장치들 양자의 소프트웨어 제어에 특히 알맞다. 그러나 슬레이브 장치가 하드웨어 장치, 예컨대 라디오 온칩(radio-on-a-chip)이나 반드시 범용 프로세서를 가지는 것은 아닌 어떤 다른 컴포넌트이거나 그것을 포함할 수 있다는 것 역시 예상된다.
인터페이스의 연결 라인들은 모든 적절한 형태를 취할 수 있다. 그들은 광학적인 것일 수 있지만 전기적인 것이 바람직하다. 적어도 다섯 개의 연결 라인들을 구비한 케이블이 마스터 장치 및 슬레이브 장치 사이를 연결할 수 있다; 그러나 바람직한 실시예들에서 이 연결 라인들은 PCB 상에 생성된다. 다른 실시예들에서 마스터 장치 및 슬레이브 장치는 단일 실리콘 칩 상에 집적될 수 있으며, 연결 라인들은 실리콘 칩 상의 전도체들을 포함할 수 있다. 데이터 비트들은 클록 신호와 같은 레이트, 즉 클록 펄스 당 한 비트씩 전송됨이 바람직하다. 데이터는 클록 신호의 상승 또는 하강 에지에서 전송 및 읽혀질 수 있다. 일부 실시예들에서 데이터는 클록의 상승 에지에서 캡처되고 하강 에지에서 전송된다.
본 발명이 마스터 장치 및 하나의 슬레이브 장치를 참조하여 기술되었지만 그 대신 하나의 마스터 장치와 복수의 슬레이브 장치들을 사용하여 이용될 수 있다는 것을 예상할 수 있다. 슬레이브 선택 라인은 마스터 장치를 슬레이브 장치들로 연결할 수 있고 SPI로부터 알려진 바대로 슬레이브 장치들 중 하나를 활성 상태로 선택하는 데 사용될 수 있다. 라인들이 모든 슬레이브 장치들 사이에서 공유되는 경우, 비활성 슬레이브 장치는 요청 및 마스터-투-슬레이브 데이터 연결 라인들 상의 신호들을 무시하고 준비 및 슬레이브-투-마스터 데이터 연결 라인들 상의 어떤 신호들도 전송하지 않도록 구성될 수 있다.
슬레이브 장치들을 포함하는 일부 실시예들에서 각각의 슬레이브 장치는 마스터 장치와 연결하는 그 자신의 준비 라인 및 옵션으로서 그 자신의 요청 라인을 가질 수 있다. 이런 방식으로 슬레이브 장치는 마스터 장치 및 슬레이브 장치 사이의 트랜잭션 중에도 마스터 장치로 슬레이브 전송 요청 신호를 보낼 수 있고 마스터 전송 허용 신호를 기다릴 수 있다. 클록 라인, 마스터-투-슬레이브 데이터 라인 및 슬레이브-마스터 데이터 라인들은 여전히 복수의 슬레이브 장치들 사이에 공유될 수 있으며, 그에 따라 각각의 슬레이브 장치로의 전적으로 독립적인 직렬 인터페이스들을 가지는 것과 비교하여 공간을 절약할 수 있다.
본 발명의 양태들 중 어느 하나의 선택적이거나 바람직한 특성들은 적절한 경우 다른 양태 중 어느 하나의 선택적이거나 바람직한 특성들일 수 있다. 이 양태들 중 일부나 전체가 하나의 실시예 안에서 결합될 수 있다.
본 발명의 소정의 바람직한 실시예들이 이제 첨부 도면들과 관련하여 단지 예로서 기술될 것이다.
도 1은 마이크로컨트롤러(MCU), 무선 트랜시버 및 이들 사이의 직렬 연결을 보이는 개략도이다.
도 2는 무선 트랜시버의 내부 구성요소들을 보이는 개략도이다.
도 3은 MCU에 의해 개시되는 트랜잭션을 보이는 타이밍도이다.
도 4는 라디오에 의해 개시되는 트랜잭션을 보이는 타이밍도이다.
도 1은 MCU(1) 및 집적 단일 칩 무선 트랜시버(2)를 도시한다. 이들은 예컨대 일반 PCB 상에 장착되는 개별 패키지들일 수 있다. MCU(1) 및 라디오는 그들 사이에 다섯 라인의 직렬 버스(3)를 가지며, 이들은 PCB 상의 트랙들로부터 형성될 수 있다. 직렬 라인들은 요청 라인(REQN), 준비 라인(RDYN), 클록 라인(CLK), 마스터 출력 슬레이브 입력 데이터 라인(MOSI) 및 마스터 입력 슬레이브 출력 데이터 라인(MISO)이다.
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MCU(1) 상에서 실행되는 소프트웨어 애플리케이션은 라디오(2)로 라디오에 의해 전송될 명령들 및 메시지들과 같은 데이터를 보내며 라디오(2)로부터 라디오에 의해 수신되는 상태 정보 및 메시지들과 같은 데이터를 수신하기 위해 직렬 연결을 이용할 수 있다.
도 2는 직렬 인터페이스를 제어하기 위해 사용되는 라디오(2) 내부의 소정 구성요소들을 도시한다.
클록 라인, 요청 라인 및 준비 라인이 애플리케이션 제어기 인터페이스(ACI) 제어 컴포넌트(4)에 연결된다. 마스터 출력 슬레이브 입력 데이터 라인은 MOSI-투-버퍼 제어 컴포넌트(5)로 연결되며, 마스터 입력 슬레이브 출력 데이터 라인은 MISO-투-버퍼 제어 컴포넌트(6)에 연결된다. MOSI-투-버퍼 제어 컴포넌트(5)는 n 개의 수신(RX) 버퍼들(7) 중 어느 하나에 쓸 수 있다. MISO-투-버퍼 제어 컴포넌트(6)는 m 개의 전송(TX) 버퍼들(8) 중 어느 하나로부터 읽을 수 있다. n과 m이라는 수들은 동일하거나 다를 수 있다. 각각의 버퍼는 x 바이트 길이이며, x는 ACI를 사용할 구현 소프트웨어 프로토콜의 최대 (분할) 길이이다. 일 예에서, n=5, m=2, 그리고 x=32이다. 다른 예에서, n=m=10, 그리고 x=4이다. ACI 제어 컴포넌트(4), 버퍼 제어 컴포넌트들(5,6), 및 RX 및 TX 버퍼들(7, 8)은 모두 하드웨어로 구현된다.
ACI 제어 컴포넌트(4)는 두 개의 버퍼 제어 컴포넌트들(5, 6), RX 버퍼들(7), TX 버퍼들(8), 및 애플리케이션 제어 인터페이스(ACI) 드라이브 컴포넌트(9)에 대한 연결들을 가지며, 이것은 하드웨어나 소프트웨어로 구현될 수 있다. ACI 드라이버 컴포넌트(9)는 직렬 연결 버퍼들 및 무선 트랜시버의 다른 구성요소들 사이를 인터페이싱한다.
MCU(1)는 각각의 연결 라인의 방향은 반대이지만 도 2에 도시된 유사하거나 동일한 구성을 가질 수 있다.
사용 시, MCU(1)는 REQN 라인을 그라운드에 놓음으로써 라디오(2)와의 통신을 요청할 수 있다. 통신 준비가 되면 라디오(2)는 RDYN 라인을 그라운드에 놓을 수 있으며; 그렇지 않은 경우 준비가 될 때가지 하이 상태로 유지할 것이다. MCU(1)는 RDYN 라인이 그라운드에 놓인 것을 알면 데이터 전송을 시작한다.
라디오(2)는 RDYN 라인을 그라운드에 놓음으로써 MCU (1)와의 통신을 요청할 수 있다. MCU(1)는 REQN 라인을 그라운드에 놓아서 확인하며 데이터 전송을 시작함으로써 응답한다.
데이터 전송은 CLK 라인 상에서 클록 신호를 관리하는 MCU(1)에 의해 항상 조정된다.
라디오(2)가 MCU(1)로 메시지를 전송하기 위한 자신의 희망을 나타내기 위해 RDYN 라인을 그라운드로 낮추었을 때, 라디오(2)는 또한 메시지의 최하위 데이터 비트를 MISO 라인 상에 놓는다. MCU(1) 역시 라디오(2)로 보낼 데이터를 가지는 경우, 그것은 최하위 데이터 비트를 MOSI 라인 상에 놓고 그런 다음 CLK 라인을 하이로 높인다. 라디오(2)는 클록 신호를 수신하고 MOSI 라인으로부터 데이터 비트를 읽는다. 동시에 MCU(1)는 MISO 라인으로부터 최하위 데이터 비트를 읽는다.
MCU(1)는 CLK 라인을 그라운드로 낮추고 세컨드-투-최하위(second-to-least significant) 데이터 비트를 MOSI 라인 상에 놓는다. 슬레이브는 읽기 데이터 비트를 액티브 RX 버퍼 안에 쉬프트하며 세컨드-투-최하위 데이터 비트를 MISO 라인 상에 놓는다.
이 프로세스는 요청된 수의 데이터 비트들(가령, 두 메시지들 전체)이 양방향으로 전송될 때까지 계속된다.
각각의 데이터 비트는 클록의 하강 에지에서 전송되며 클록의 상승 에지에서 캡처된다.
ACI 제어 컴포넌트(4)는 흐름 제어, 협상, 비동기 데이터 전송 및 재전송을 다룬다. 그것은 또한 재전송과 관련하여 버퍼 제어 컴포넌트들(5,6)을 감독한다.
ACI 제어 컴포넌트(4)는 라디오(2)가 MCU(1)에 의해 요청된 데이터 전송을 수신할 준비가 될 때 RDYN 라인 상에서 확인할 수 있다. 그것은 또한 라디오(2)가 전송할 데이터를 가질 때 MCU(1)가 데이터 전송을 개시하라는 요청을 언제 가지는지를 RDYN 라인 상에서 나타낼 수 있다.
비동기 데이터 전송에 있어서, ACI 제어 컴포넌트(4)는 MOSI 라인 및 MISO 라인에 대한 독립적 버퍼 제어 컴포넌트들(5,6)을 가진다. ACI 제어 컴포넌트(4)가 성공적이고 완전한 전송 및/또는 수신을 인식하면, 그것은 MOSI 버퍼 제어 컴포넌트(5)가 액티브 버퍼로서 다음 수신 및/또는 전송 버퍼로 진행하게 한다.
ACI 제어 컴포넌트(4)는 어느 한 방향 또는 양 방향으로 충분한 버퍼 공간이 이용가능하도록 RDYN 라인 상에 신호를 보내기 전에 MOSI 및 MISO 버퍼 제어 컴포넌트들(5,6)을 이용하여 체크한다.
버퍼 제어 컴포넌트들(5,6)은 데이터 전송 중에 독립적인 쉬프트 로직의 역할을 한다. ACI 제어 컴포넌트(4)는 어느 버퍼로부터 또는 어느 버퍼로 데이터 비트들의 쉬프트나 캡처가 일어날 것인가를 나타낸다.
ACI 드라이버 컴포넌트(9)는 ACI 제어 컴포넌트(4)를 액세스하고 MCU(1) 및 라디오 칩(2)에 의해 요청된 바와 같이 모든 입력 및 출력 데이터 전송들을 다룬다.
도 3은 이하의 이벤트 시퀀스와 관련하여 MCU(1) 및 라디오(2)로부터 보내지는 패킷의 타이밍을 도시한다.
- MCU(1)이 REQN 핀을 그라운드로 세팅함으로써 데이터를 전송할 권리를 요청한다;
- 라디오 칩(2)은 MCU(1)로부터 데이터 전송을 시작하라는 요청을 승인할 때 RDYN 핀을 그라운드로 세팅한다;
- MCU(1)은 CLK 핀 상에서 클록 신호 전송을 시작하고 MOSI 핀으로부터 데이터 전송을 시작한다. MCU(1)으로부터의 최초의 바이트는 메시지 길이를 정의한다. 두번째 바이트는 메시지 데이터의 첫번째 바이트이다. n 번째 바이트는 메시지 데이터의 마지막 바이트이다;
- MCU(1)는 데이터 트랜잭션을 중단하기 위해 클록을 멈추고 REQN 핀을 하이로 세팅한다;
- 라디오(2)는 RDYN 핀을 하이로 리셋한다.
라디오(2)가 MCU(1)으로 보내기 위해 대기하는 데이터를 가지는 경우 그것을 MCU(1)로부터의 전송과 동시발생적으로 전송할 수 있다.
도 4는 이하의 이벤트 시퀀스와 관련하여 라디오(2)로부터 MCU(1)으로 보내지는 패킷의 타이밍을 도시한다.
- 라디오 칩(2)은 RDYN 핀을 그라운드로 세팅한다;
- MCU(1)은 REQN 핀을 그라운드로 세팅하고, CLK 핀 상에서 클록 신호 전송을 시작하며, MOSI 핀에서 데이터 가져오기를 시작한다. 라디오(2)로부터의 최초 바이트는 MCU(1)가 버린 내부적 디버그 바이트이다. 두 번째 바이트는 메시지의 길이를 정의한다. 세 번째 바이트는 메시지 데이터의 첫번째 바이트이다. n 번째 바이트는 메시지 데이터의 마지막 바이트이다;
- MCU(1)가 전체 메시지를 수신하였으면, 그것은 데이터 트랜잭션을 중단하기 위해 클록을 멈추고 REQN 핀을 하이로 세팅한다;
- 라디오(2)는 RDYN 핀을 하이로 리셋한다.
MCU(1)가 라디오(2)로 보내기 위해 대기하는 데이터를 가지는 경우 그것을 라디오(2)로부터의 전송과 동시발생적으로 전송할 수 있다.
패킷의 최대 길이는 이용 가능한 버퍼 사이즈에 기반한 구현을 통해 결정될 수 있다.
REQN, RDYN, CLK, MOSI 및 MISO 라인들을 이용하여, MCU(1) 및 라디오(2)가 풀 듀플렉스 모드로 데이터를 송수신할 수 있다.
메시지의 길이를 전송 데이터에 내장시키는 것은 MCU(1)가 동시 전송된 메시지들의 최대 길이를 클라킹(clock)하게 함으로써 모든 데이터 비트들이 라디오(2) 및 MCU(1)에 도달할 수 있게 한다.
내장된 전송 길이에 따라 MCU(1)가 모든 예상 데이터 비트들을 클라킹하지 못하는 경우, ACI 제어 컴포넌트(4)(및/또는 옵션으로서 보다 높은 수준의 소프트웨어)가 불완전한 전송을 감지할 수 있다. 이것은 라디오(2)가 재전송을 요청하게 만든다.
에러 검출이 보다 상위의 프로토콜 레벨에서 구현될 수 있다.

Claims (49)

  1. 클록 라인, 요청 라인, 준비 라인, 마스터-투-슬레이브 데이터 라인, 및 슬레이브-투-마스터 데이터 라인의 다섯 개의 개별 라인을 포함하는 직렬 인터페이스를 통한 마스터 장치와 슬레이브 장치 간의 풀 듀플렉스(full-duplex) 통신 방법으로서,
    상기 마스터 장치가 상기 클록 라인을 통해 클록 신호를 상기 슬레이브 장치로 전송하는 단계와,
    제 1 트랜잭션에서, 상기 마스터 장치가 상기 요청 라인을 통해 마스터 전송 요청 신호를 상기 슬레이브 장치로 보내고, 상기 슬레이브 장치가 상기 마스터 전송 요청 신호를 수신하는 것에 대응하여 상기 준비 라인을 통해 슬레이브 전송 허용 신호를 상기 마스터 장치로 전송하며, 상기 마스터 장치가 상기 슬레이브 전송 허용 신호를 수신하는 것에 바로 대응하여 상기 마스터-투-슬레이브 데이터 라인을 통해 이진 데이터를 상기 슬레이브 장치로 전송하는 단계와,
    제 2 트랜잭션에서, 상기 슬레이브 장치가 상기 준비 라인 또는 슬레이브 요청 라인을 통해 슬레이브 전송 요청 신호를 상기 마스터 장치로 보내고, 상기 마스터 장치가 상기 슬레이브 전송 요청 신호를 수신하는 것에 대응하여 상기 요청 라인 또는 마스터 준비 라인을 통해 마스터 전송 허용 신호를 상기 슬레이브 장치로 보내며, 상기 슬레이브 장치가 상기 마스터 전송 허용 신호를 수신하는 것에 바로 대응하여 상기 슬레이브-투-마스터 데이터 라인을 통해 이진 데이터를 상기 마스터 장치로 전송하는 단계
    를 포함하고,
    상기 제 1 트랜잭션 및 상기 제 2 트랜잭션 중 적어도 하나에서, 상기 마스터 장치는 상기 슬레이브 장치가 상기 슬레이브-투-마스터 데이터 라인을 통해 이진 데이터를 전송함과 동시에 상기 마스터-투-슬레이브 데이터 라인를 통해 데이터를 전송하는
    직렬 인터페이스를 통한 마스터 장치와 슬레이브 장치 간의 풀 듀플렉스 통신 방법.
  2. 제 1 항에 있어서,
    상기 마스터 전송 요청 신호 및 상기 마스터 전송 허용 신호 중 하나 또는 둘 모두는 두 상태 중 하나 사이에서의 상기 요청 라인의 상태 토글링(toggling)을 포함하는
    직렬 인터페이스를 통한 마스터 장치와 슬레이브 장치 간의 풀 듀플렉스 통신 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 슬레이브 전송 요청 신호 및 상기 슬레이브 전송 허용 신호 중 하나 또는 둘 모두는 두 상태 중 하나 사이에서의 상기 준비 라인의 상태 토글링을 포함하는
    직렬 인터페이스를 통한 마스터 장치와 슬레이브 장치 간의 풀 듀플렉스 통신 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 마스터 장치가 (i) 상기 슬레이브-투-마스터 데이터 라인을 통해 상기 슬레이브 장치가 전송하는 임의의 메시지의 모든 비트를 수신하였으며 (ii) 상기 마스터-투-슬레이브 데이터 라인을 통해 전송하는 임의의 메시지의 모든 비트를 전송하였다면, 상기 마스터 장치가 트랜잭션을 종료하는 단계를 포함하는
    직렬 인터페이스를 통한 마스터 장치와 슬레이브 장치 간의 풀 듀플렉스 통신 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 마스터 장치가 상기 클록 라인을 통한 클록 신호의 전송을 중단함으로써 트랜잭션을 종료하는 단계를 포함하는
    직렬 인터페이스를 통한 마스터 장치와 슬레이브 장치 간의 풀 듀플렉스 통신 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 마스터 장치가 상기 요청 라인의 상태 토글링을 포함하는 마스터 전송 종료 신호를 보냄으로써 트랜잭션을 종료하는 단계를 포함하는
    직렬 인터페이스를 통한 마스터 장치와 슬레이브 장치 간의 풀 듀플렉스 통신 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 마스터 장치 및/또는 상기 슬레이브 장치가 전송 요청 신호를 전송하기 전에 상기 준비 라인 또는 상기 요청 라인의 상태를 체크하고, 상기 라인의 상태가 전송 조건을 만족하는 경우에만 상기 전송 요청 신호를 보내는 단계를 포함하는
    직렬 인터페이스를 통한 마스터 장치와 슬레이브 장치 간의 풀 듀플렉스 통신 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 슬레이브 장치가, 상기 슬레이브 장치에 의해 완전한 메시지가 수신되기 전에 상기 마스터 장치가 트랜잭션을 종료했다고 판단하고, 상기 마스터 장치로부터의 메시지 재전송을 요청하는 단계를 포함하는
    직렬 인터페이스를 통한 마스터 장치와 슬레이브 장치 간의 풀 듀플렉스 통신 방법.
  9. 제 8 항에 있어서,
    상기 슬레이브 장치가, 상기 준비 라인을 통해 슬레이브 전송 요청 신호를 보내고 그 후에 사전 결정된 재전송 요청을 포함하는 메시지를 상기 마스터 장치로 전송함으로써 재전송을 요청하는 단계를 포함하는
    직렬 인터페이스를 통한 마스터 장치와 슬레이브 장치 간의 풀 듀플렉스 통신 방법.
  10. 마스터 장치, 슬레이브 장치 및 직렬 인터페이스를 포함하는 통신 시스템으로서,
    상기 직렬 인터페이스는 클록 라인, 요청 라인, 준비 라인, 마스터-투-슬레이브 데이터 라인, 및 슬레이브-투-마스터 데이터 라인의 다섯 개의 개별 라인을 포함하고,
    상기 마스터 장치는 상기 클록 라인을 통해 클록 신호를 상기 슬레이브 장치로 전송하도록 구성되고,
    상기 마스터 장치는 제 1 트랜잭션에서 상기 요청 라인을 통해 마스터 전송 요청 신호를 상기 슬레이브 장치로 보내도록 구성되고, 상기 슬레이브 장치는 상기 마스터 전송 요청 신호를 수신하는 것에 대응하여 상기 준비 라인을 통해 슬레이브 전송 허용 신호를 상기 마스터 장치로 전송하도록 구성되고, 상기 마스터 장치는 상기 슬레이브 전송 허용 신호를 수신하는 것에 바로 대응하여 상기 마스터-투-슬레이브 데이터 라인을 통해 이진 데이터를 상기 슬레이브 장치로 전송하도록 더 구성되고,
    상기 슬레이브 장치는 제 2 트랜잭션에서 상기 준비 라인 또는 슬레이브 요청 라인을 통해 슬레이브 전송 요청 신호를 상기 마스터 장치로 전송하도록 구성되고, 상기 마스터 장치는 상기 슬레이브 전송 요청 신호를 수신하는 것에 대응하여 상기 요청 라인 또는 마스터 준비 라인을 통해 마스터 전송 허용 신호를 상기 슬레이브 장치로 보내도록 구성되며, 상기 슬레이브 장치는 상기 마스터 전송 허용 신호를 수신하는 것에 바로 대응하여 상기 슬레이브-투-마스터 데이터 라인을 통해 이진 데이터를 상기 마스터 장치로 전송하도록 더 구성되며,
    상기 마스터 장치와 상기 슬레이브 장치는 상기 제 1 트랜잭션 및 상기 제 2 트랜잭션 중 적어도 하나에서 서로 동시에 이진 데이터를 전송할 수 있는
    통신 시스템.
  11. 제 10 항에 있어서,
    상기 클록 라인, 상기 마스터-투-슬레이브 데이터 라인, 및 상기 슬레이브-투-마스터 데이터 라인은 직렬 주변 인터페이스(SPI; Serial Peripheral Interface) 버스를 포함하는
    통신 시스템.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 마스터 장치는 두 가지 가능한 상태 중 하나에서 상기 요청 라인을 유지하도록 구성되는
    통신 시스템.
  13. 제 12 항에 있어서,
    상기 마스터 전송 요청 신호 및 상기 마스터 전송 허용 신호 중 하나 또는 둘 모두는 상기 요청 라인의 상태 토글링을 포함하는
    통신 시스템.
  14. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 슬레이브 장치는 두 가지 가능한 상태 중 하나에서 상기 준비 라인을 유지하도록 구성되는
    통신 시스템.
  15. 제 14 항에 있어서,
    상기 마스터 전송 요청 신호 및 상기 마스터 전송 허용 신호 중 하나 또는 둘 모두는 상기 준비 라인의 상태 토글링을 포함하는
    통신 시스템.
  16. 제 10 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 마스터 장치는 이진 데이터를 전송 및/또는 수신할 때에만 상기 클록 신호를 전송하도록 구성되는
    통신 시스템.
  17. 제 10 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 마스터-투-슬레이브 데이터 라인 및 상기 슬레이브-투-마스터 데이터 라인을 함께 활성화하도록 구성되며,
    상기 슬레이브 장치가 상기 마스터 장치로 메시지를 전송함과 동시에 상기 마스터 장치가 상기 슬레이브 장치로 서로 동일한 길이를 갖지 않는 메시지를 전송할 때, 보내야 할 짧은 메시지를 가진 장치가 상기 짧은 메시지의 끝에 더미 데이터를 부가하도록 더 구성되는
    통신 시스템.
  18. 제 10 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 마스터 장치가 (i) 상기 슬레이브-투-마스터 데이터 라인을 통해 상기 슬레이브 장치가 전송하는 임의의 메시지의 모든 비트를 수신하였으며 (ii) 상기 마스터-투-슬레이브 데이터 라인을 통해 전송하는 임의의 메시지의 모든 비트를 전송하였으면, 상기 마스터 장치는 트랜잭션을 종료하도록 구성되는
    통신 시스템.
  19. 제 10 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 마스터 장치는 상기 클록 라인을 통한 클록 신호의 전송을 중단함으로써 트랜잭션을 종료하도록 구성되는
    통신 시스템.
  20. 제 10 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 마스터 장치는 상기 요청 라인의 상태 토글링을 포함하는 마스터 전송 종료 신호를 보냄으로써 트랜잭션을 종료하도록 구성되는
    통신 시스템.
  21. 제 10 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 마스터 장치 및/또는 상기 슬레이브 장치는 전송 요청 신호를 전송하기 전에 상기 준비 라인 또는 상기 요청 라인의 상태를 체크하며 상기 라인의 상기 상태가 전송 조건을 만족하는 경우에만 상기 전송 요청 신호를 보내도록 구성되는
    통신 시스템.
  22. 제 10 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 마스터 장치는 전송 버퍼 및 별개의 수신 버퍼를 포함하는
    통신 시스템.
  23. 제 10 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 마스터 장치 및/또는 상기 슬레이브 장치는, 복수의 전송 버퍼와, 상기 복수의 전송 버퍼 중 하나를 활성 전송 버퍼가 되도록 선택함으로써 상기 활성 전송 버퍼가 현재 또는 다음의 전송 동작에 사용되도록 구성된 제어기를 포함하는
    통신 시스템.
  24. 제 10 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 마스터 장치 및/또는 상기 슬레이브 장치는, 복수의 수신 버퍼와, 상기 복수의 수신 버퍼 중 하나를 활성 수신 버퍼가 되도록 선택함으로써 상기 활성 수신 버퍼가 현재 또는 다음의 수신 동작에 사용되도록 구성된 제어기를 포함하는
    통신 시스템.
  25. 제 10 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 슬레이브 장치는, 상기 슬레이브 장치에 의해 완전한 메시지가 수신되기 전에 상기 마스터 장치가 트랜잭션을 종료했다고 상기 슬레이브 장치가 판단한 경우 상기 마스터 장치로부터의 메시지 재전송을 요청하도록 구성되는
    통신 시스템.
  26. 제 25 항에 있어서,
    상기 슬레이브 장치는, 상기 준비 라인을 통해 슬레이브 전송 요청 신호를 보내고 그 후에 사전 결정된 재전송 요청을 포함하는 메시지를 상기 마스터 장치로 전송함으로써 재전송을 요청하도록 구성되는
    통신 시스템.
  27. 제 10 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 다섯 개의 라인은 전기적 연결 라인인
    통신 시스템.
  28. 제 10 항 내지 제 27 항 중 어느 한 항에 있어서,
    복수의 슬레이브 장치와, 상기 슬레이브 장치 중 선택된 하나를 활성화하기 위해 상기 마스터 장치를 상기 슬레이브 장치로 연결하는 슬레이브 선택 라인을 포함하는
    통신 시스템.
  29. 제 10 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 마스터 장치와 연결되는 준비 라인을 각각 가지는 복수의 슬레이브 장치를 포함하는
    통신 시스템.
  30. 제 29 항에 있어서,
    상기 복수의 슬레이브 장치는 상기 클록 라인, 상기 마스터-투-슬레이브 데이터 라인 및 상기 슬레이브-투-마스터 데이터 라인을 공유하는
    통신 시스템.
  31. 클록 연결, 요청 연결, 준비 연결, 마스터-투-슬레이브 데이터 연결, 및 슬레이브-투-마스터 데이터 연결의 다섯 개의 직렬 인터페이스 연결을 포함하는 마스터 장치로서,
    상기 마스터 장치는 상기 클록 연결로부터 클록 신호를 슬레이브 장치로 전송하도록 구성되고,
    상기 마스터 장치는 제 1 트랜잭션에서 상기 요청 연결로부터 마스터 전송 요청 신호를 상기 슬레이브 장치로 보내고, 상기 준비 연결에서 상기 슬레이브 장치로부터 슬레이브 전송 허용 신호를 수신하는 것에 바로 대응하여 이진 데이터를 상기 마스터-투-슬레이브 연결로부터 상기 슬레이브 장치로 전송하도록 구성되고,
    상기 마스터 장치는 제 2 트랜잭션에서 상기 준비 연결 또는 슬레이브 요청 연결에서 상기 슬레이브 장치로부터 슬레이브 전송 요청 신호를 수신하고, 그에 대응하여 상기 요청 연결 또는 마스터 준비 연결로부터 상기 슬레이브 장치로 마스터 전송 허용 신호를 보내며, 상기 슬레이브-투-마스터 데이터 연결에서 상기 슬레이브 장치로부터 이진 데이터를 수신하도록 구성되며,
    상기 마스터 장치는 상기 제 1 트랜잭션 및 상기 제 2 트랜잭션 중 적어도 하나에서 상기 슬레이브-투-마스터 데이터 연결에서 이진 데이터를 수신함과 동시에 상기 마스터-투-슬레이브 데이터 연결로부터 이진 데이터를 전송할 수 있는
    마스터 장치.
  32. 제 31 항에 있어서,
    상기 클록 연결, 상기 마스터-투-슬레이브 데이터 연결 및 상기 슬레이브-투-마스터 데이터 연결은 직렬 주변 인터페이스(SPI) 버스에 연결되는
    마스터 장치.
  33. 제 31 항 또는 제 32 항에 있어서,
    두 가지 가능한 상태 중 하나에서 상기 요청 연결을 유지하도록 구성되는
    마스터 장치.
  34. 제 33 항에 있어서,
    상기 마스터 전송 요청 신호 및 상기 마스터 전송 허용 신호 중 하나 또는 둘 모두는 상기 요청 연결의 상태 토글링을 포함하는
    마스터 장치.
  35. 제 31 항 내지 제 34 항 중 어느 한 항에 있어서,
    이진 데이터를 전송 및/또는 수신할 때에만 상기 클록 신호를 전송하도록 구성되는
    마스터 장치.
  36. 제 31 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 마스터 장치는 (i) 상기 슬레이브-투-마스터 데이터 연결을 통해 상기 슬레이브 장치가 전송하는 임의의 메시지의 모든 비트를 수신하였으며 (ii) 상기 마스터-투-슬레이브 데이터 연결을 통해 전송하는 임의의 메시지의 모든 비트를 전송했다면 트랜잭션을 종료하도록 구성되는
    마스터 장치.
  37. 제 31 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 클록 연결을 통한 클록 신호의 전송을 중단함으로써 트랜잭션을 종료하도록 구성되는
    마스터 장치.
  38. 제 31 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 요청 연결의 상태 토글링을 포함하는 마스터 전송 종료 신호를 보냄으로써 트랜잭션을 종료하도록 구성되는
    마스터 장치.
  39. 제 31 항 내지 제 38 항 중 어느 한 항에 있어서,
    상기 마스터 전송 요청 신호를 전송하기 전에 상기 준비 연결 또는 상기 요청 연결의 상태를 체크하고, 상기 연결의 상태가 마스터 전송 조건을 만족하는 경우에만 상기 마스터 전송 요청 신호를 보내도록 구성되는
    마스터 장치.
  40. 제 31 항 내지 제 39 항 중 어느 한 항에 있어서,
    전송 버퍼 및 별개의 수신 버퍼를 포함하는
    마스터 장치.
  41. 제 31 항 내지 제 40 항 중 어느 한 항에 있어서,
    복수의 전송 버퍼와, 상기 복수의 전송 버퍼 중 하나를 활성 전송 버퍼가 되도록 선택함으로써 상기 활성 전송 버퍼가 현재 또는 다음의 전송 동작에 사용되도록 구성된 제어기를 포함하는
    마스터 장치.
  42. 제 31 항 내지 제 41 항 중 어느 한 항에 있어서,
    복수의 수신 버퍼와, 상기 복수의 수신 버퍼 중 하나를 활성 수신 버퍼가 되도록 선택함으로써 상기 활성 수신 버퍼가 현재 또는 다음의 수신 동작에 사용되도록 구성된 제어기를 포함하는
    마스터 장치.
  43. 클록 연결, 요청 연결, 준비 연결, 마스터-투-슬레이브 데이터 연결, 및 슬레이브-투-마스터 데이터 연결의 다섯 개의 직렬 인터페이스 연결을 포함하는 슬레이브 장치로서,
    상기 슬레이브 장치는 상기 클록 연결에서 클록 신호를 마스터 장치로부터 수신하도록 구성되고,
    상기 슬레이브 장치는 제 1 트랜잭션에서 상기 요청 연결에서 상기 마스터 장치로부터 마스터 전송 요청 신호를 수신하고, 그에 대응하여 상기 준비 연결로부터 상기 마스터 장치로 슬레이브 전송 허용 신호를 보내며, 상기 마스터-투-슬레이브 데이터 연결에서 상기 마스터 장치로부터 이진 데이터를 수신하도록 구성되고,
    상기 슬레이브 장치는 제 2 트랜잭션에서 상기 준비 연결 또는 슬레이브 요청 연결로부터 상기 마스터 장치로 슬레이브 전송 요청 신호를 보내고, 상기 요청 연결 또는 마스터 준비 연결에서 상기 마스터 장치로부터 마스터 전송 허용 신호를 수신하는 것에 바로 대응하여 상기 슬레이브-투-마스터 데이터 연결로부터 상기 마스터 장치로 이진 데이터를 전송하도록 구성되며,
    상기 슬레이브 장치는 상기 제 1 트랜잭션 및 상기 제 2 트랜잭션 중 적어도 하나에서 상기 슬레이브-투-마스터 데이터 연결로부터 이진 데이터를 전송함과 동시에 상기 마스터-투-슬레이브 데이터 연결에서 이진 데이터를 수신할 수 있는
    슬레이브 장치.
  44. 제 43 항에 있어서,
    상기 클록 연결, 상기 마스터-투-슬레이브 데이터 연결 및 상기 슬레이브-투-마스터 데이터 연결은 직렬 주변 인터페이스(SPI) 버스에 연결되는
    슬레이브 장치.
  45. 동기식 직렬 연결을 통해 마스터 장치와 슬레이브 장치 간에 데이터를 교환하는 방법으로서,
    상기 마스터 장치가 상기 슬레이브 장치로 이진 메시지를 전송함과 동시에 상기 슬레이브 장치가 상기 마스터 장치로 메시지 길이 정보를 포함한 이진 데이터를 전송하는 단계를 포함하며,
    상기 마스터 장치가 (i) 상기 슬레이브 장치로부터 상기 메시지 길이 정보에 대응하는 다수의 메시지 비트를 수신하였으며 (ii) 상기 마스터 장치가 상기 슬레이브 장치로 전송하는 메시지의 모든 비트를 전송하였다면, 상기 마스터 장치는 상기 슬레이브 장치로 전송 종료 신호를 보내는
    동기식 직렬 연결을 통한 마스터 장치와 슬레이브 장치 간의 데이터 교환 방법.
  46. 제 45 항에 있어서,
    두 메시지의 동시 전송을 시작하는 단계를 포함하는
    동기식 직렬 연결을 통한 마스터 장치와 슬레이브 장치 간의 데이터 교환 방법.
  47. 마스터 장치, 슬레이브 장치, 및 두 장치 간의 동기식 직렬 연결을 포함하는 데이터 교환 시스템에 있어서,
    상기 슬레이브 장치는, 상기 마스터 장치가 상기 슬레이브 장치로 이진 메시지를 전송함과 동시에 메시지 길이 정보를 포함하는 이진 메시지를 상기 마스터 장치로 전송하도록 구성되며,
    상기 마스터 장치가 (i) 상기 슬레이브 장치로부터 상기 메시지 길이 정보에 대응하는 다수의 메시지 비트를 수신하였으며 (ii) 상기 마스터 장치가 상기 슬레이브 장치로 전송하는 메시지의 모든 비트를 전송하였다면, 상기 마스터 장치는 상기 슬레이브 장치로 전송 종료 신호를 보내도록 구성되는
    데이터 교환 시스템.
  48. 제 47 항에 있어서,
    두 메시지의 동시 전송을 시작하도록 구성된
    데이터 교환 시스템.
  49. 마스터 장치로서,
    메시지 길이 정보를 포함하는 이진 메시지를 동기식 직렬 연결을 통해 슬레이브 장치로부터 수신하며 동시에 상기 동기식 직렬 연결을 통해 상기 슬레이브 장치로 이진 메시지를 전송하도록 구성되며,
    상기 마스터 장치가 (i) 상기 슬레이브 장치로부터 상기 메시지 길이 정보에 대응하는 다수의 메시지 비트를 수신하였으며 (ii) 상기 마스터 장치가 상기 슬레이브 장치로 전송하는 메시지의 모든 비트를 전송하였다면, 상기 슬레이브 장치로 전송 종료 신호를 보내도록 더 구성되는
    마스터 장치.
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