JP2007036424A - シリアル通信を行う電子デバイスを備えた電子装置及びシリアル通信方法 - Google Patents
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Abstract
【課題】
シリアル通信によるデータの送受信を行う電子デバイスを備えた電子装置であって、高効率なデータ伝送を維持したまま、通信期間の誤認及び送信側と受信側のハンドシェイクができないことによる通信エラーを防止し、且つ、信号線の増加によるプリント基板上の占有面積の増加の抑止が測られた電子装置の提供。
【解決手段】
基本状態でハイレベルに維持されるRDY線15を備えさせ、これを送信側IC11によってローレベルにドライブすることによって、送信要求を受信側IC12へと伝え、これを受けた受信側IC12は、自己の受信準備が整うまでRDY線15をローレベルにドライブし、送信側IC11は送信要求送出後RDY線15がハイレベルとなるまでデータの送信を行わないことによって、送信側IC11と受信側IC12とのハンドシェイクを行う。
【選択図】 図1
シリアル通信によるデータの送受信を行う電子デバイスを備えた電子装置であって、高効率なデータ伝送を維持したまま、通信期間の誤認及び送信側と受信側のハンドシェイクができないことによる通信エラーを防止し、且つ、信号線の増加によるプリント基板上の占有面積の増加の抑止が測られた電子装置の提供。
【解決手段】
基本状態でハイレベルに維持されるRDY線15を備えさせ、これを送信側IC11によってローレベルにドライブすることによって、送信要求を受信側IC12へと伝え、これを受けた受信側IC12は、自己の受信準備が整うまでRDY線15をローレベルにドライブし、送信側IC11は送信要求送出後RDY線15がハイレベルとなるまでデータの送信を行わないことによって、送信側IC11と受信側IC12とのハンドシェイクを行う。
【選択図】 図1
Description
本発明は、シリアル通信によってデータの送受信を行う電子デバイスを備えた電子装置に関し、特に、当該シリアル通信の高効率化が図られた電子装置に関する。
電子装置には、電子デバイス(IC等)を複数備えたものが多数存在しており、装置としての動作を行うために、これらの電子デバイス間でデータの送受信を行う必要がある。これらの電子デバイスがプリント基板上に実装される場合には、相互にデータを送受信するためのデータ伝送線が、プリント基板上に形成される銅箔パターンによって構成される場合が多く、装置の小型化やコスト低減などの要請により、基板面積は限られたものとなるため、電子デバイス間でデータの送受信をシリアル通信方式によって行うことが広く採用されている(パラレル通信によると、信号線を多数必要と(銅箔パターン面積が増大)することとなり、基板面積及びコストの増大を招くため)。
このようなシリアル通信方式に関する従来技術が、特許文献1〜特許文献4などによって開示されている。
シリアル通信方式においては、データ伝送用の信号線(全二重通信を行う場合には2本必要)と、データの同期を取るためのクロック信号伝送用の信号線と、を基本的な構成として用いるが、これらの信号線のみで通信を行う場合には、図13(上記構成における従来のシリアル通信のタイミングチャートの一例)に示されるように、スレーブ(受信)側デバイス1302においては、通信期間(特に受信開始時)を、クロック信号があったことによって判断することとなるため、クロック信号ライン1303にノイズ混入などによるパルスが発生すると、スレーブ側による通信期間の誤認が生じ、通信エラーを生じるものとなる。また、マスタ(送信)側デバイス1301とスレーブ側デバイス1302のハンドシェイクを行うことができないため、スレーブ側デバイス1302の受信準備ができていない(Busy)期間に、マスタ側デバイス1301からデータ送信が行われた場合には受信エラーを生じるものとなる。
これに対し、図14に示されるように、通信期間を宣言するための信号線1403と、ハンドシェイクを行うための信号線1404と、を別途設けることにより、上記問題を解決するものがあるが、信号線を2本増加させるものであると共に当該電子デバイス(マスタ側デバイス1401及びスレーブ側デバイス1402)の端子数を増加させるものであるため、当該電子デバイスが実装されるプリント基板の基板面積の有効活用が図れなくなるものであった。一方、通信期間を宣言するための信号線1403等を設けることなく、データ伝送用の信号線1406上において、送受信されるデータの前後に通信開始や終了を示す情報を付加して通信を行う方法があるが、この場合、データの伝送効率が低下してしまうものであった。
本発明は、上述した点に鑑み、シリアル通信によるデータの送受信を行う電子デバイスを備えた電子装置であって、高効率なデータ伝送を維持したまま、通信期間の誤認及び送信側と受信側のハンドシェイクができないことによる通信エラーを防止し、且つ、信号線の増加によるプリント基板上の占有面積の増加の抑止が図られた電子装置を提供することを目的とする。
請求項1のシリアル通信を行う電子デバイスを備えた電子装置は、相互にシリアル通信によってデータの送受信を行う複数の電子デバイスを備えた電子装置であって、データ送受信用の信号線であるデータ伝送ラインの他に、送信側デバイスと受信側デバイスとの間で送信の停止・再開などの制御を行うための信号線となる制御信号伝送ラインを1本備えることにより、前記電子デバイス間でデータの送受信を行う際には、基本状態においてハイレベル若しくはローレベルに維持されている前記制御信号伝送ラインを、送信側デバイスによって、少なくとも受信側デバイスに信号が到達するまでの期間以上となる所定期間の間、ローレベル若しくはハイレベルとし、当該制御信号伝送ラインがローレベル若しくはハイレベルとなったことを前記受信側デバイスが検知した場合に、当該受信側デバイスにおいてデータ受信の準備ができていない場合には、前記制御信号伝送ラインを、当該受信側デバイスによって、データ受信の準備ができるまでの期間ローレベル若しくはハイレベルとし、前記所定期間の経過後、前記制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを前記送信側デバイスが検知した場合に、データの送信処理を行うことを特徴とする。
上記構成によれば、送信側デバイスがデータの送信を行う際には、基本状態においてハイレベル(若しくはローレベル)に維持されている制御信号伝送ラインが、送信側デバイスによって、所定期間(少なくとも受信側デバイスに信号が到達するまでの期間以上)の間、ローレベル(若しくはハイレベル)とされるため、受信側デバイスにおいて通信期間(通信の開始時)を認識することができ、且つ、受信側デバイスにおいてデータ受信の準備ができていない場合には、制御信号伝送ラインが、当該受信側デバイスによって、データ受信の準備ができるまでの期間ローレベル(若しくはハイレベル)とされるため、送信側デバイスにおいて受信側デバイスが受信できない状態(ビジー状態など)であるか否かを判別することができる(即ちハンドシェイクを行うことができる)。
請求項2のシリアル通信を行う電子デバイスを備えた電子装置は、請求項1記載のシリアル通信を行う電子デバイスを備えた電子装置であって、前記データの送信処理時には、1単位分のデータの送信を行い、前記受信側デバイスが当該1単位分のデータを受信した際には、当該受信側デバイスによって、前記制御信号伝送ラインをローレベル若しくはハイレベルとし、次のデータ受信の準備ができた時点において前記制御信号伝送ラインをハイレベル若しくはローレベルとし、当該制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを前記送信側デバイスが検知した場合に、次の1単位分のデータの送信処理を行うことを特徴とする。
上記構成によれば、1単位分のデータの送受信があるごとに、送信側デバイスと受信側デバイスの間でハンドシェイクが行われる。なお、“1単位分”とは、システムの構成に応じて適宜定められるものであり、例えば、レジスタが16ビット構成である場合には16ビットのデータを“1単位分”のデータとするものである。
請求項3のシリアル通信を行う電子デバイスを備えた電子装置は、請求項1又は請求項2に記載のシリアル通信を行う電子デバイスを備えた電子装置であって、前記データ伝送ラインを2本とし、前記受信側デバイスにおける前記データ受信の準備ができるまでの期間を、前記受信側デバイスにおけるデータ受信及びデータ送信の準備ができるまでの期間とし、当該期間の経過時に、前記制御信号伝送ラインをハイレベル若しくはローレベルとした後に前記受信側デバイスからもデータ送信を行うことにより、前記送信側デバイスと前記受信側デバイス間において、全二重通信を行うことを特徴とする。
上記構成によれば、送信側デバイスからのデータ送信要求があった(制御信号伝送ラインがローレベル(若しくはハイレベル)となった)際には、受信側デバイスにおけるデータ受信及びデータ送信の準備ができるまでの期間、受信側デバイスによって制御信号伝送ラインをローレベル(若しくはハイレベル)とし、受信側デバイスの準備が整った際に、制御信号伝送ラインをハイレベル(若しくはローレベル)とすると共に、受信側デバイスからもデータ送信を行うことにより、送信側デバイスと受信側デバイス間において全二重通信が行われる。
請求項4のシリアル通信を行う電子デバイスを備えた電子装置は、請求項3記載のシリアル通信を行う電子デバイスを備えた電子装置であって、前記送信側デバイスが、前記受信側デバイスからの1単位分のデータを受信した際には、当該送信側デバイスによって、前記制御信号伝送ラインをローレベル若しくはハイレベルとし、次のデータ送受信の準備ができた時点において前記制御信号伝送ラインをハイレベル若しくはローレベルとし、当該制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを検知した場合に、前記送信側デバイス及び前記受信側デバイスが共に1単位分のデータの送受信処理を行うことを特徴とする。
上記構成によれば、受信側デバイスからのデータ送信もある場合(全二重通信の場合)には、送信側デバイスにおけるデータ受信及びデータ送信の準備ができるまでの期間、送信側デバイスによって制御信号伝送ラインをローレベル(若しくはハイレベル)とし、送信側デバイスの準備が整った際に、制御信号伝送ラインをハイレベル(若しくはローレベル)とするため、送信側デバイス及び受信側デバイスの双方からのハンドシェイクが行われることとなる。
請求項5のシリアル通信方法は、データ送受信用の信号線であるデータ伝送ラインの他に、送信側デバイスと受信側デバイスとの間で送信の停止・再開などの制御を行うための信号線となる制御信号伝送ラインを1本備えた電子デバイス間におけるシリアル通信方法であって、前記電子デバイス間でデータの送受信を行う際には、基本状態においてハイレベル若しくはローレベルに維持されている前記制御信号伝送ラインを、送信側デバイスによって、少なくとも受信側デバイスに信号が到達するまでの期間以上となる所定期間の間、ローレベル若しくはハイレベルとし、当該制御信号伝送ラインがローレベル若しくはハイレベルとなったことを前記受信側デバイスが検知した場合に、当該受信側デバイスにおいてデータ受信の準備ができていない場合には、前記制御信号伝送ラインを、当該受信側デバイスによって、データ受信の準備ができるまでの期間ローレベル若しくはハイレベルとし、前記所定期間の経過後、前記制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを前記送信側デバイスが検知した場合に、データの送信処理を行うことを特徴とする。
請求項6のシリアル通信方法は、請求項5記載のシリアル通信方法であって、前記データの送信処理時には、1単位分のデータの送信を行い、前記受信側デバイスが当該1単位分のデータを受信した際には、当該受信側デバイスによって、前記制御信号伝送ラインをローレベル若しくはハイレベルとし、次のデータ受信の準備ができた時点において前記制御信号伝送ラインをハイレベル若しくはローレベルとし、当該制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを前記送信側デバイスが検知した場合に、次の1単位分のデータの送信処理を行うことを特徴とする。
請求項7のシリアル通信方法は、請求項5又は請求項6に記載のシリアル通信方法であって、前記データ伝送ラインを2本とし、前記受信側デバイスにおける前記データ受信の準備ができるまでの期間を、前記受信側デバイスにおけるデータ受信及びデータ送信の準備ができるまでの期間とし、当該期間の経過時に、前記制御信号伝送ラインをハイレベル若しくはローレベルとした後に前記受信側デバイスからもデータ送信を行うことにより、前記送信側デバイスと前記受信側デバイス間において、全二重通信を行うことを特徴とする。
本発明の請求項1の、相互にシリアル通信によってデータの送受信を行う複数の電子デバイスを備えた電子装置であって、データ送受信用の信号線であるデータ伝送ラインの他に、送信側デバイスと受信側デバイスとの間で送信の停止・再開などの制御を行うための信号線となる制御信号伝送ラインを1本備えることにより、前記電子デバイス間でデータの送受信を行う際には、基本状態においてハイレベル若しくはローレベルに維持されている前記制御信号伝送ラインを、送信側デバイスによって、少なくとも受信側デバイスに信号が到達するまでの期間以上となる所定期間の間、ローレベル若しくはハイレベルとし、当該制御信号伝送ラインがローレベル若しくはハイレベルとなったことを前記受信側デバイスが検知した場合に、当該受信側デバイスにおいてデータ受信の準備ができていない場合には、前記制御信号伝送ラインを、当該受信側デバイスによって、データ受信の準備ができるまでの期間ローレベル若しくはハイレベルとし、前記所定期間の経過後、前記制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを前記送信側デバイスが検知した場合に、データの送信処理を行うことを特徴とするシリアル通信を行う電子デバイスを備えた電子装置によれば、送信側デバイスがデータの送信を行う際には、受信側デバイスにおいて通信期間(通信の開始時)を認識することができ、且つ、送信側デバイスと受信側デバイスとの間でハンドシェイクを行うことができるため、ノイズ等を原因とする通信エラーが生じることを防止できると共に、“通信期間を認識させるための信号線”と“送信側と受信側のハンドシェイクのための信号線”とを1本の信号線(制御信号伝送ライン)によって構成することができるため、信号線の増加による基板効率の低下を最小限に抑止することができる。また、データ伝送ライン上に制御信号を流す必要がないため、制御信号によってデータ伝送路を占有されることによるデータ伝送効率の低下を招くこともない。
本発明の請求項2の、前記データの送信処理時には、1単位分のデータの送信を行い、前記受信側デバイスが当該1単位分のデータを受信した際には、当該受信側デバイスによって、前記制御信号伝送ラインをローレベル若しくはハイレベルとし、次のデータ受信の準備ができた時点において前記制御信号伝送ラインをハイレベル若しくはローレベルとし、当該制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを前記送信側デバイスが検知した場合に、次の1単位分のデータの送信処理を行うことを特徴とする請求項1記載のシリアル通信を行う電子デバイスを備えた電子装置によれば、1単位分のデータの送受信があるごとに、送信側デバイスと受信側デバイスの間でハンドシェイクが行われるため、より通信の信頼性を高めることができる。
本発明の請求項4の、前記送信側デバイスが、前記受信側デバイスからの1単位分のデータを受信した際には、当該送信側デバイスによって、前記制御信号伝送ラインをローレベル若しくはハイレベルとし、次のデータ送受信の準備ができた時点において前記制御信号伝送ラインをハイレベル若しくはローレベルとし、当該制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを検知した場合に、前記送信側デバイス及び前記受信側デバイスが共に1単位分のデータの送受信処理を行うことを特徴とする請求項3記載のシリアル通信を行う電子デバイスを備えた電子装置によれば、全二重通信の場合には、送信側デバイス及び受信側デバイスの双方からのハンドシェイクが行われることとなるため、より通信の信頼性を高めることができる。
以下、本発明の具体的実施例について、図面を参照しながら説明する。なお、以下の実施態様は、本発明を具体化する際の一形態であって、本発明をその範囲内に限定するためのものではない。
図1は、本実施例の複数の電子デバイス(IC)を備えた電子装置の本発明に関する部分(IC間においてシリアル通信行うための配線)の概略を示したブロック図である。図2は、本発明に関するシリアル通信の概念を説明するためのタイミングチャートである。
図1に示されるように、本実施例の電子装置は、複数の電子デバイス(IC11、IC12)を備えており、それぞれのICには、データの同期をとるためのクロック信号を伝送するクロック信号ライン16が接続されるCLK端子112・CLK端子122と、送受信されるデータを伝送するためのデータ伝送ライン17が接続されるData端子113・Data端子123と、通信の制御のための制御信号を伝送するための制御信号伝送ライン15が接続されるRDY端子111・RDY端子121などが備えられる。
制御信号伝送ライン15は、本実施例では、抵抗を介して定電圧源(例えば5Vの電源ライン)に接続される等により、基本状態においてハイレベルに維持されるものであり、IC11若しくはIC12は、RDY端子111・RDY端子121によって当該制御信号伝送ライン15の電圧レベルを監視すると共に、必要に応じて制御信号伝送ライン15をローレベルにドライブする。
以下、IC11を送信側デバイス、IC12を受信側デバイスとして、両IC間におけるデータの送受信処理の動作概念を説明する。図3は送信側デバイスとなるIC11の本発明に関する部分の処理の概念を示したフローチャートである。図4は受信側デバイスとなるIC12の本発明に関する部分の処理の概念を示したフローチャートである。
図3及び図4を参照しつつ、本発明に関するシリアル通信の概念を説明する。送信側のIC11においてデータ送信要求が発生した場合には、データ送信の準備(送信するデータを、IC11に備えられる送信用バッファに格納する処理など)を行い、これが完了した際には(図3:ステップ301)、IC11によって制御信号伝送ライン15をローレベルにドライブする(ステップ302)。受信側のIC12では、制御信号伝送ライン15がローレベルとなったか否か(即ち、IC11からの送信要求の有無)を監視しており(図4:ステップ401)、これがローレベルとなった際にはデータ受信が可能な状態であるか否か(例えば、IC12が他の処理でBusy状態でないかどうか、受信用バッファが空いているか否か等)を判別し(ステップ402)、受信可能でない場合には受信可能となるまで制御信号伝送ライン15をIC12によってローレベルにドライブする(ステップ402〜ステップ403)。
送信側のIC11では、ステップ302におけるIC11による制御信号伝送ライン15のローレベルドライブの後に、所定期間(少なくともIC12に信号が到達する(制御信号伝送ライン15がローレベルになったことをIC12が検知できる)までの期間以上となる期間であり、装置の仕様等に応じて予め定められる)の経過を待ち(図3:ステップ303)、これが経過した後に、制御信号伝送ライン15のIC11によるローレベルドライブを停止する(ステップ304)。次に、制御信号伝送ライン15がハイレベルとなっているか否か(即ち、IC12によって制御信号伝送ライン15がローレベルとされているか否か、言い換えればIC12が受信可能状態であるか否か)を判別し(ステップ305)、ハイレベルである場合に、データの送信処理を行う(ステップ306)。一方、受信側のIC12においても、制御信号伝送ライン15がハイレベルとなっているか否かを判別し(図4:ステップ404)、これがハイレベルになった場合は、IC11からのデータ送信処理があることを意味するため、ステップ405においてデータの受信処理を行う。それぞれのICでは、データの送受信処理(ステップ306(図3)若しくはステップ405(図4)の処理)の後、ステップ301若しくはステップ401へと戻って、上記処理を繰返す。
次に図2を参照しつつ、上記の処理概念について説明を加える。図2(a)は、送信側IC11による制御信号伝送ライン15への制御信号波形を示すものであり、同(b)は、受信側IC12による制御信号伝送ライン15への制御信号波形、同(c)は、上記送信側IC11及び受信側IC12による制御信号によって制御信号伝送ライン15上に発生する波形を示す図である。図2(d)は、クロック信号ライン16上の波形を、図2(e)は、データ伝送ライン17上のデータ送信のタイミングを示す図である。
時刻t1において、送信側のIC11においてデータ201の送信要求が発生し、t1〜t3の所定期間の間、送信側IC11によって制御信号伝送ライン15がローレベルにドライブされる(図3:ステップ302〜ステップ303)。時刻t2に、制御信号伝送ライン15がローレベルとなったことを検出した受信側IC12は(図4:ステップ401)、この時データ受信可能状態であったため、制御信号伝送ライン15をローレベルドライブすることなく(ステップ402)、ステップ404へと移行する。時刻t3に至ると、送信側IC11は制御信号伝送ライン15に対するローレベルドライブを停止する(図3:ステップ304)。このとき、制御信号伝送ライン15はハイレベルとなるため、データ201の送信処理(クロック信号ライン16へのクロック信号の送出及びデータ伝送ライン17へのデータ201の送出処理)を行う(ステップ306)。受信側IC12では、時刻t3において制御信号伝送ライン15がハイレベルとなったことを検知した(図4:ステップ404)際に、データ受信処理を行う(ステップ405)。
時刻t4においてデータ202の送信要求が発生した際に、時刻t5で制御信号伝送ライン15がローレベルとなったことを検出した受信側IC12は、この時データ受信できない状態であったため、制御信号伝送ライン15をローレベルにドライブしている(図4:ステップ402〜ステップ403)。t4から“所定期間”経過後の時刻t6において、送信側IC11は制御信号伝送ライン15に対するローレベルドライブを停止するが、受信側IC12によって制御信号伝送ライン15がローレベルとされているため、ステップ305(図3)において、ハイレベルとなるのを待つ。受信側IC12が受信可能となった時刻t7において、受信側IC12が制御信号伝送ライン15に対するローレベルドライブを停止すると、制御信号伝送ライン15はハイレベルとなり、データ202の送受信処理が行われる(ステップ305〜306(図3)、及び、ステップ404〜405(図4))。
以上のごとく、本実施例によれば、受信側IC12において送信側IC11のデータ送信開始時期を把握することが可能であると共に、送信側IC11において受信側IC12が受信可能状態であるか否かを判別することが可能(ハンドシェイクが可能)であるため、データの送受信処理におけるエラーの発生を低減させることができる。即ち、例えば図13に示した従来例のように、クロック信号の有無によってデータ送信の有無を判別するものにおいては、クロック信号ライン1303にノイズ等によるパルスが発生した場合に、これを「データ送信の開始」と誤判別すること等が生じ得るため、通信エラーを生じるものとなるが、本実施例ではデータ送信開始時期を把握することが可能であり、このようなエラーの発生を防止できるのである。また、図13に示した従来例では、スレーブ(受信)側デバイス1302が受信可能状態であるか否かをマスタ(送信)側デバイス1301において判別することができないため、スレーブ側デバイス1302がBusy状態である場合や、受信用バッファに前のデータが残っている状態等であるにも拘わらず、データ送信を行ってしまい、スレーブ側デバイス1302においてデータの受信に失敗するということが生じ得るが、本実施例では、送信側のIC11と受信側のIC12とのハンドシェイクが可能であり、このような受信エラーの発生を防止できるのである。
さらに、上記の問題に対して“通信期間を認識させるための信号線”と“送信側と受信側のハンドシェイクのための信号線”とをそれぞれ別個に形成したもの(図14に示した従来例)と比して、本実施例では必要とする信号線の数が少ないため、ICの端子数の増加及び信号線の増加による基板効率の低下(基板の大型化)を最小限に抑止することができる。また、“通信期間を認識させるための信号線”や“送信側と受信側のハンドシェイクのための信号線”を別個に形成するのではなく、データ伝送ライン上に制御信号を付加して送信することによって上記問題に対応するというものに比して、本実施例によれば、データ伝送ライン上に制御信号を流す必要がないため、制御信号によってデータ伝送路を占有されることによるデータ伝送効率の低下を招くこともない。
なお、本実施例では、制御信号伝送ライン15を「基本状態でハイレベル」とし、必要に応じてIC11若しくはIC12によってローレベルにドライブされることにより、制御信号の伝達を行うものとしているが、それぞれの正負を逆とし、「基本状態でローレベル」とするものであっても構わない(ただし、この場合には、デバイスのドライブ(ハイレベルドライブ)能力の制限などの理由により、制御信号伝送ライン15に接続するプルダウン抵抗値を大きくする必要があり、これにより制御信号伝送ライン15の立ち上がり遅延が生じ、通信速度(クロック周波数)を高くすることができなくなるため、本実施例の方が好適である)。
図5は、本実施例の複数の電子デバイス(IC)を備えた電子装置の本発明に関する部分(IC間においてシリアル通信行うための配線)の概略を示したブロック図である。図6は、本発明に関するシリアル通信の概念を説明するためのタイミングチャートである。なお、実施例1と同様の構成要素については実施例1と同様の符号を使用し、ここでの説明を省略する。
図5に示されるように、本実施例は、基本的に実施例1(図1)と同様の構成であるが、データ伝送ライン17を2本(データ伝送ライン17a及び17b)備えることにより、IC11とIC12との間で全二重通信を行えるように構成されている。
以下、IC11をマスタ(送信)側デバイス、IC12をスレーブ(受信)側デバイスとして、両IC間におけるデータの送受信処理の動作概念を説明する。図7はマスタ側デバイスとなるIC11の本発明に関する部分の処理の概念を示したフローチャートである。図8はスレーブ側デバイスとなるIC12の本発明に関する部分の処理の概念を示したフローチャートである。なお、実施例1(図3又は図4)と同様の処理概念となるものについては実施例1と同様の符号を使用し、ここでの説明を省略若しくは簡略化する。
ステップ701(図7)では、マスタ側IC11におけるデータ送信要求の発生を待ち、これがあった場合には、ステップ702で全送信データの準備を行い、当該全送信データの単位量(本実施例では8ビット(1バイト)分のデータを“1単位”とするため、例えば全送信データのデータ量が56ビットである場合には、“単位量”は7となる)を変数nに代入する。続くステップ302で制御信号伝送ライン15をローレベルにドライブした後に、1単位(1バイト)分の送信データをIC11に備えられる送信用バッファ(特に図示せず)に格納し(ステップ704)、制御信号伝送ライン15をローレベルにドライブした後の所定期間の経過を待って(ステップ303)、ローレベルドライブを停止する(ステップ304)。なお、「1単位分の送信データを送信用バッファに格納した」(即ち、送信準備が完全に整った)後に、制御信号伝送ライン15をローレベルにドライブする処理(ステップ704をステップ302の前とする)としてもよいが、本実施例では、制御信号伝送ライン15をローレベルにドライブした後の、ステップ303における待機時間の間に「1単位分の送信データを送信用バッファに格納」する処理を行うことで、処理の効率化を図っている。
スレーブ側IC12では、制御信号伝送ライン15のレベルを監視(図8:ステップ401)し、ローレベルを検出した際には、ステップ403において一旦制御信号伝送ライン15をローレベルにドライブし(データ受信が可能な状態であるか否かに拘わらず、スレーブ側IC12によって、必ず一旦制御信号伝送ライン15をローレベルにドライブする)、データ受信が可能な状態であるか否かと共に、スレーブ側IC12側からのデータ送信の準備が整ったか否かを判別し、(ステップ801)、これらが整うまで制御信号伝送ライン15をローレベルにドライブする(ステップ403〜ステップ802)。
マスタ側IC11では、ステップ305(図7)において制御信号伝送ライン15がハイレベルと判別された場合に、ステップ705へと移行して、1単位分のデータの送受信処理を行い、続くステップ706でnのデクリメントを行って、nが0となったか否か(即ち、全ての送信データの送信が終わったか否か)を判別し(ステップ707)、0でない場合にはステップ708で次の1単位分の送信データを送信用バッファにセットしてステップ305へと戻って処理を繰返す。一方、ステップ707の判断が肯定(全データ送信終了)であった場合には、ステップ701へと戻って処理を繰返す。
スレーブ側IC12では、ステップ802(図8)における制御信号伝送ライン15に対するローレベルドライブ停止処理の際(即ち、制御信号伝送ライン15がハイレベルとなり、マスタ側IC11からクロック信号とデータの送出が開始される際)に、1単位分のデータの送信(マスタ側IC11からのクロック信号に同期させてデータの送信を行う)処理及び受信処理を行い(ステップ803)、続くステップ804では、受信したデータが最後のデータであるか否かの判別を行い、これが最後でなかった場合には、ステップ403へと戻って処理を繰返し、最後のデータであった場合には、ステップ401へと戻って処理を繰返す。なお、「最後のデータであるか否かの判別」は、マスタ側IC11において、最後のデータにその旨の情報を付加して送信し、これをスレーブ側IC12で判別するようにしても良いし、最初に、送信するデータの単位量(nの値)をマスタ側IC11からスレーブ側IC12へと送信し、スレーブ側IC12側においても図7のステップ706〜ステップ707と同様の処理を行うことによって判別するようにしてもよい。
次に図6を参照しつつ、上記の処理概念について説明を加える。時刻t1において、マスタ側IC11においてデータ601の送信要求が発生し、t1〜t3の所定期間の間、マスタ側IC11によって制御信号伝送ライン15がローレベルにドライブされる。時刻t2に、制御信号伝送ライン15がローレベルとなったことを検出したスレーブ側IC12は、データの受信及びデータ送信の準備が整うt4まで、制御信号伝送ライン15をローレベルにドライブしている(図8:ステップ801及びステップ403)。なお、データ送受信が可能な状態であるか否かに拘わらず、スレーブ側IC12によって、制御信号伝送ライン15は、少なくともt3(“所定期間”)を経過するまでの間、必ず一旦ローレベルにドライブされる。t1から“所定期間”経過後の時刻t3において、マスタ側IC11は制御信号伝送ライン15に対するローレベルドライブを停止するが、スレーブ側IC12によって制御信号伝送ライン15がローレベルとされているため、ステップ305(図7)において、ハイレベルとなるのを待つ。スレーブ側IC12が送受信可能となった時刻t4において、スレーブ側IC12が制御信号伝送ライン15に対するローレベルドライブを停止すると、制御信号伝送ライン15はハイレベルとなり、1単位分のデータ(データ601a及びデータ602a)の送受信処理が行われる。
1単位分のデータ(データ601a及びデータ602a)の受信及び送信処理を行ったスレーブ側IC12は、次のデータの受信及びデータ送信の準備が整うt6まで、制御信号伝送ライン15をローレベルにドライブする(図8:ステップ801及びステップ403)。ここでも、データ送受信が可能な状態であるか否かに拘わらず、スレーブ側IC12によって、制御信号伝送ライン15は、必ず一旦ローレベルにドライブされる(図8:ステップ403)。マスタ側IC11では、当該スレーブ側IC12の送受信準備完了を待ち(図7:ステップ305)、時刻t6において制御信号伝送ライン15がハイレベルとなったのを受けて1単位分のデータ(データ601b及びデータ602b)の送受信処理を行う。以下、同様の処理を繰返すことにより、データ601及びデータ602の送受信処理を行う。
以上のごとく、本実施例によれば、信号線の数の増加を最小限に留めながら、2つのデバイス(IC)間で、通信エラーの発生を防止しつつ全二重送信を行うことができるため、基板面積の使用効率に優れると共に、高効率なデータの送受信を行うことができる。また、1単位分のデータの送受信があるごとに、送信側デバイスと受信側デバイスの間でハンドシェイクが行われるため、より通信の信頼性を高めることができる。なお、実施例1のごとく、受信側IC12においてデータ受信可能状態である場合には、制御信号伝送ライン15をローレベルドライブしないものとする処理(図4:ステップ402〜403)も考えられるが、この場合、実際のシステムでは、送信側IC11において制御信号伝送ライン15をポーリングによりモニタする必要があり(制御信号伝送ライン15がローレベルでないことを確認する必要があるため)、デバイス(IC11)の仕様上、各ポーリングの間隔に一定以上の時間を必要とするような場合には、1単位分のデータの送受信間隔をそれ以上短くすることはできないこととなる。これに対し、本実施例のごとく(図6に示されるように)受信側IC12において必ず一旦制御信号伝送ライン15をローレベルドライブさせる処理とすれば、送信側IC11においてRDY端子111を“外部割込対象端子”(立ち上がりエッジで割込み発生)とさせることができ(ポーリングによりモニタする必要が無い)、上記のような制限を受けないため、“仕様上、各ポーリングの間隔に一定以上の時間を必要とする”ようなデバイス(IC11)である場合には、実施例1の方式に比してより高速なデータ送受信処理を行わせることが可能になる。
図9は、本発明に関するシリアル通信の概念を説明するためのタイミングチャートである。なお、本実施例の複数の電子デバイス(IC)を備えた電子装置の構成の概略は実施例2(図5)と同様であり、必要があるときは図5を参照しつつ説明する。
以下、IC11(図5)をマスタ(送信)側デバイス、IC12をスレーブ(受信)側デバイスとして、両IC間におけるデータの送受信処理の動作概念を説明する。図10及び図11はマスタ側デバイスとなるIC11の本発明に関する部分の処理の概念を示したフローチャートである。図12はスレーブ側デバイスとなるIC12の本発明に関する部分の処理の概念を示したフローチャートである。なお、実施例1(図3又は図4)若しくは実施例2(図7又は図8)と同様の処理概念となるものについては実施例1若しくは実施例2と同様の符号を使用し、ここでの説明を省略若しくは簡略化する。
マスタ側IC11の処理(図10及び図11)は、基本的に実施例2(図7)と同様であるが、ステップ707(図11)における判断が否定であった(未だ送信すべきデータが残っている)場合には、ステップ1001において、マスタ側IC11がデータ受信可能であるか(受信用バッファからデータの取込が終了しているか(マスタ側IC11の受信用バッファが空いているか)や、他の処理でBusy状態でないか等)及びデータ送信準備(1単位分のデータを送信用バッファにセットする処理など)が完了したかを判別し、これが整うまで、マスタ側IC11によって制御信号伝送ライン15をローレベルにドライブする(ステップ1002)。ステップ1001における判断が肯定であった(データ送受信の準備ができた)場合には、ステップ305へと移行して処理を繰返す。
スレーブ側IC12の処理(図12)も、基本的に実施例2(図8)と同様であるが、ステップ801における判断が肯定であった(スレーブ側IC12の送受信準備が終了した)場合の制御信号伝送ライン15へのローレベルドライブ停止処理(ステップ802)の後に、ステップ404において、制御信号伝送ライン15がハイレベルとなるのを待ち、制御信号伝送ライン15がハイレベルとなった後にステップ803に移行する。なお、スレーブ側IC12からは、必ずしも毎回データの送信処理がある訳ではなく、データの送信がない場合には、ステップ801(図12)における処理では、データの受信準備の処理のみが行われ、同様に、ステップ803ではデータ受信処理のみが行われる。よって、マスタ側IC11のステップ705(図11)においても、データ送信処理のみが行われる場合がある。
図9を参照しつつ、上記の処理概念について説明を加える。時刻t1〜t4までの処理概念は実施例2(図6)と同様である。なお、図9では、最初の1単位分のデータ(データ901a)の送信時には、スレーブ側IC12からのデータの送信はない。最初の1単位分のデータの送受信処理が終わった際(時刻t5)には、マスタ側IC11及びスレーブ側IC12のそれぞれにおいて、次の1単位分のデータの送受信準備を行い、これが整うまでそれぞれ制御信号伝送ライン15をローレベルにドライブする(図11:ステップ1001〜ステップ1002、及び、図12:ステップ801〜ステップ403)。時刻t6ではマスタ側IC11の準備が整い、マスタ側IC11からのローレベルドライブは終了するが、未だスレーブ側IC12からローレベルドライブされているため、制御信号伝送ライン15はローレベルに保たれる。時刻t7に至ると、スレーブ側IC12の準備も整い、スレーブ側IC12からのローレベルドライブも終了するため、制御信号伝送ライン15はハイレベルとなり、マスタ側IC11及びスレーブ側IC12のそれぞれにおいて、1単位分のデータ(データ901b及びデータ902)の送受信処理が行われる(図11:ステップ305を介したステップ705、及び、図12:ステップ404を介したステップ803)。
1単位分のデータの送受信処理が終わった時刻t8では、マスタ側IC11及びスレーブ側IC12のそれぞれにおいて、次の1単位分のデータの送受信準備を行い、これが整うまでそれぞれ制御信号伝送ライン15をローレベルにドライブする。時刻t9では、スレーブ側IC12の方が早く送受信準備を終えており、時刻t10でマスタ側IC11の準備が終えた段階で、1単位分のデータの送受信処理が行われる。以下、上記処理を繰返すことによって、データの送受信処理が行われる。
以上のごとく、本実施例に拠れば、送信側デバイス(IC11)及び受信側デバイス(IC12)の双方からのハンドシェイクが行われることとなる(スレーブ側IC12においても、マスタ側IC11の状態(送受信可能状態であるか否か)を判別できる)ため、より通信の信頼性を高めることができる。
11 IC(送信側電子デバイス)
12 IC(受信側電子デバイス)
15 制御信号伝送ライン
16 クロック信号ライン
17 データ伝送ライン
12 IC(受信側電子デバイス)
15 制御信号伝送ライン
16 クロック信号ライン
17 データ伝送ライン
Claims (7)
- 相互にシリアル通信によってデータの送受信を行う複数の電子デバイスを備えた電子装置であって、データ送受信用の信号線であるデータ伝送ラインの他に、送信側デバイスと受信側デバイスとの間で送信の停止・再開などの制御を行うための信号線となる制御信号伝送ラインを1本備えることにより、前記電子デバイス間でデータの送受信を行う際には、基本状態においてハイレベル若しくはローレベルに維持されている前記制御信号伝送ラインを、送信側デバイスによって、少なくとも受信側デバイスに信号が到達するまでの期間以上となる所定期間の間、ローレベル若しくはハイレベルとし、当該制御信号伝送ラインがローレベル若しくはハイレベルとなったことを前記受信側デバイスが検知した場合に、当該受信側デバイスにおいてデータ受信の準備ができていない場合には、前記制御信号伝送ラインを、当該受信側デバイスによって、データ受信の準備ができるまでの期間ローレベル若しくはハイレベルとし、前記所定期間の経過後、前記制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを前記送信側デバイスが検知した場合に、データの送信処理を行うことを特徴とするシリアル通信を行う電子デバイスを備えた電子装置。
- 前記データの送信処理時には、1単位分のデータの送信を行い、前記受信側デバイスが当該1単位分のデータを受信した際には、当該受信側デバイスによって、前記制御信号伝送ラインをローレベル若しくはハイレベルとし、次のデータ受信の準備ができた時点において前記制御信号伝送ラインをハイレベル若しくはローレベルとし、当該制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを前記送信側デバイスが検知した場合に、次の1単位分のデータの送信処理を行うことを特徴とする請求項1記載のシリアル通信を行う電子デバイスを備えた電子装置。
- 前記データ伝送ラインを2本とし、前記受信側デバイスにおける前記データ受信の準備ができるまでの期間を、前記受信側デバイスにおけるデータ受信及びデータ送信の準備ができるまでの期間とし、当該期間の経過時に、前記制御信号伝送ラインをハイレベル若しくはローレベルとした後に前記受信側デバイスからもデータ送信を行うことにより、前記送信側デバイスと前記受信側デバイス間において、全二重通信を行うことを特徴とする請求項1又は請求項2に記載のシリアル通信を行う電子デバイスを備えた電子装置。
- 前記送信側デバイスが、前記受信側デバイスからの1単位分のデータを受信した際には、当該送信側デバイスによって、前記制御信号伝送ラインをローレベル若しくはハイレベルとし、次のデータ送受信の準備ができた時点において前記制御信号伝送ラインをハイレベル若しくはローレベルとし、当該制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを検知した場合に、前記送信側デバイス及び前記受信側デバイスが共に1単位分のデータの送受信処理を行うことを特徴とする請求項3記載のシリアル通信を行う電子デバイスを備えた電子装置。
- データ送受信用の信号線であるデータ伝送ラインの他に、送信側デバイスと受信側デバイスとの間で送信の停止・再開などの制御を行うための信号線となる制御信号伝送ラインを1本備えた電子デバイス間におけるシリアル通信方法であって、前記電子デバイス間でデータの送受信を行う際には、基本状態においてハイレベル若しくはローレベルに維持されている前記制御信号伝送ラインを、送信側デバイスによって、少なくとも受信側デバイスに信号が到達するまでの期間以上となる所定期間の間、ローレベル若しくはハイレベルとし、当該制御信号伝送ラインがローレベル若しくはハイレベルとなったことを前記受信側デバイスが検知した場合に、当該受信側デバイスにおいてデータ受信の準備ができていない場合には、前記制御信号伝送ラインを、当該受信側デバイスによって、データ受信の準備ができるまでの期間ローレベル若しくはハイレベルとし、前記所定期間の経過後、前記制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを前記送信側デバイスが検知した場合に、データの送信処理を行うことを特徴とするシリアル通信方法。
- 前記データの送信処理時には、1単位分のデータの送信を行い、前記受信側デバイスが当該1単位分のデータを受信した際には、当該受信側デバイスによって、前記制御信号伝送ラインをローレベル若しくはハイレベルとし、次のデータ受信の準備ができた時点において前記制御信号伝送ラインをハイレベル若しくはローレベルとし、当該制御信号伝送ラインがハイレベル若しくはローレベルとなっていることを前記送信側デバイスが検知した場合に、次の1単位分のデータの送信処理を行うことを特徴とする請求項5記載のシリアル通信方法。
- 前記データ伝送ラインを2本とし、前記受信側デバイスにおける前記データ受信の準備ができるまでの期間を、前記受信側デバイスにおけるデータ受信及びデータ送信の準備ができるまでの期間とし、当該期間の経過時に、前記制御信号伝送ラインをハイレベル若しくはローレベルとした後に前記受信側デバイスからもデータ送信を行うことにより、前記送信側デバイスと前記受信側デバイス間において、全二重通信を行うことを特徴とする請求項5又は請求項6に記載のシリアル通信方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005213860A JP2007036424A (ja) | 2005-07-25 | 2005-07-25 | シリアル通信を行う電子デバイスを備えた電子装置及びシリアル通信方法 |
US11/489,627 US20070061496A1 (en) | 2005-07-25 | 2006-07-20 | Electronic apparatus provided with electronic devices for serial communication and serial communication method |
EP06253798A EP1748364A1 (en) | 2005-07-25 | 2006-07-20 | Electronic apparatus provided with electronic devices for serial communication and serial communication method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005213860A JP2007036424A (ja) | 2005-07-25 | 2005-07-25 | シリアル通信を行う電子デバイスを備えた電子装置及びシリアル通信方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007036424A true JP2007036424A (ja) | 2007-02-08 |
Family
ID=37434113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005213860A Pending JP2007036424A (ja) | 2005-07-25 | 2005-07-25 | シリアル通信を行う電子デバイスを備えた電子装置及びシリアル通信方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20070061496A1 (ja) |
EP (1) | EP1748364A1 (ja) |
JP (1) | JP2007036424A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5105916B2 (ja) * | 2007-03-15 | 2012-12-26 | 三洋電機株式会社 | シリアル通信システム |
KR101355626B1 (ko) * | 2007-07-20 | 2014-01-27 | 삼성전자주식회사 | 네트워크 제어 장치 |
GB201102594D0 (en) | 2011-02-15 | 2011-03-30 | Nordic Semiconductor Asa | Serial interface |
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Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2005
- 2005-07-25 JP JP2005213860A patent/JP2007036424A/ja active Pending
-
2006
- 2006-07-20 EP EP06253798A patent/EP1748364A1/en not_active Withdrawn
- 2006-07-20 US US11/489,627 patent/US20070061496A1/en not_active Abandoned
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Also Published As
Publication number | Publication date |
---|---|
US20070061496A1 (en) | 2007-03-15 |
EP1748364A1 (en) | 2007-01-31 |
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