JPH03194640A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03194640A JPH03194640A JP33391289A JP33391289A JPH03194640A JP H03194640 A JPH03194640 A JP H03194640A JP 33391289 A JP33391289 A JP 33391289A JP 33391289 A JP33391289 A JP 33391289A JP H03194640 A JPH03194640 A JP H03194640A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- uart
- signal
- asserted
- txe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 2
- 230000005540 biological transmission Effects 0.000 claims abstract description 35
- 238000010586 diagram Methods 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000001143 conditioned effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001702 transmitter Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明はＵ Ａ ＲＴ （Ｕｎｉｖｅｒｓａｌ Ａｓ
ｙｎｃｈｒｏｎｏｕｓＲｅｃｅｉｖｅｒ ／’Ｔｒａｎ
ｓｍｉｔｔｅｒ ）の割り込み信号に関するものである
。
ｙｎｃｈｒｏｎｏｕｓＲｅｃｅｉｖｅｒ ／’Ｔｒａｎ
ｓｍｉｔｔｅｒ ）の割り込み信号に関するものである
。
第３図は従来のＵＡＲＴの送信部のブロック図で、図に
おいて、（１）はＵＡＲＴを制御する信号を作る内部制
御信号発生回路、（２）はｎビットのデータバス、（３
）はトランスミツトバッファ、ＴＷＲは送信データをト
ランスミツトバッファ（３） に書き込む信号、（４）
は送信シフタバッファ、５ＢＷＲは送信データをトラン
スミツトバッファ（３）から送信シフタバッファ（４）
に送る信号、（５）はＵ Ａ ＲＴ（７）出力信号ＴＸ
ＥＭＰＴＹを作る制御回路である。
おいて、（１）はＵＡＲＴを制御する信号を作る内部制
御信号発生回路、（２）はｎビットのデータバス、（３
）はトランスミツトバッファ、ＴＷＲは送信データをト
ランスミツトバッファ（３） に書き込む信号、（４）
は送信シフタバッファ、５ＢＷＲは送信データをトラン
スミツトバッファ（３）から送信シフタバッファ（４）
に送る信号、（５）はＵ Ａ ＲＴ（７）出力信号ＴＸ
ＥＭＰＴＹを作る制御回路である。
次に動作について説明する。ＴＸＥＭＰＴＹはＵＡＲＴ
の出力信号である。この信号はＵＡＲＴの送信シフタバ
ッファ（４）から送信データが無くなる事すなわちＵＡ
ＲＴの非送信状態を表わす信号である。また、この信号
はコマンド命令の送信イネーブルの命令ＴＸＥに無関係
である。
の出力信号である。この信号はＵＡＲＴの送信シフタバ
ッファ（４）から送信データが無くなる事すなわちＵＡ
ＲＴの非送信状態を表わす信号である。また、この信号
はコマンド命令の送信イネーブルの命令ＴＸＥに無関係
である。
ここで、ＴＸＥは送信する時はアサートし、ＵＡＲＴの
モード変更する時はネゲートする。しかし、ＴＸＥをネ
ゲートした時送信中であれば、現在送信中の送信データ
を送り終わって送信は終了する。第２図は送信各信号の
タイミング図を示す。
モード変更する時はネゲートする。しかし、ＴＸＥをネ
ゲートした時送信中であれば、現在送信中の送信データ
を送り終わって送信は終了する。第２図は送信各信号の
タイミング図を示す。
従来（７）ＵＡＲＴのＴＸＥＭＰＴＹ信号をＵＡＲＴの
モード設定の変更の割り込み信号に使用した場合、１デ
一タ分の送信が終わる度に割り込みが発生するという問
題点があった。こわはＴＸＥＭＰＴＹがＴＸＥに無関係
であるためである。
モード設定の変更の割り込み信号に使用した場合、１デ
一タ分の送信が終わる度に割り込みが発生するという問
題点があった。こわはＴＸＥＭＰＴＹがＴＸＥに無関係
であるためである。
この発明は上記のような問題点を解消するためになされ
たもので、ＵＡＲＴのモード設定を変更するための割り
込み信号を得るため、すなわち、コマンド命令ＴＸＥを
ネゲートし、且つ、ＵＡＲＴ送信状態でない時に発生す
る信号を得る事を目的としている。
たもので、ＵＡＲＴのモード設定を変更するための割り
込み信号を得るため、すなわち、コマンド命令ＴＸＥを
ネゲートし、且つ、ＵＡＲＴ送信状態でない時に発生す
る信号を得る事を目的としている。
この発明に係るＵＡＲＴは、ＴＸＥをアサートしている
時はＴＸＥＭＰＴＹ信号がアサートされないようにした
ものである。
時はＴＸＥＭＰＴＹ信号がアサートされないようにした
ものである。
（作用〕
この発明におけるＵＡＲＴは、ＵＡＲＴのモード変更の
ための割り込み信号は必要の時以外はアサートされない
。
ための割り込み信号は必要の時以外はアサートされない
。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例を示すＵＡＲＴの送信部の
ブロック図である。図において、（１）はＵＡＲＴを制
御する信号を作る内部制御信号発生回路、（２）はｎビ
ットのデータバス、（３）はトランスミツトバッファ、
ＴＷＲは送信データをトランスミツトバッファ（３）に
書き込む信号、（４）は送信シフタバッファ、５ＢＷＲ
は送信データをトランスミツトバッファ（３）から送信
シフタバッファ（４）に送る信号、（６）はＴＸＩを作
る制御回路、ＴＸＥはコマンド命令の送信イネーブル信
号である。
ブロック図である。図において、（１）はＵＡＲＴを制
御する信号を作る内部制御信号発生回路、（２）はｎビ
ットのデータバス、（３）はトランスミツトバッファ、
ＴＷＲは送信データをトランスミツトバッファ（３）に
書き込む信号、（４）は送信シフタバッファ、５ＢＷＲ
は送信データをトランスミツトバッファ（３）から送信
シフタバッファ（４）に送る信号、（６）はＴＸＩを作
る制御回路、ＴＸＥはコマンド命令の送信イネーブル信
号である。
次に動作について説明する。
第２図は第１図の各信号のタイミング図である。第１図
において、ＵＡＲＴの送信データはデータバス（２）か
ら信号ＴＷＲによってトランスミツトバッファ（３）に
書き込まれ、さらに、信号５ＢＷＲによって送信シフタ
バッファ（４）に転送され、シリアルに出力される。
において、ＵＡＲＴの送信データはデータバス（２）か
ら信号ＴＷＲによってトランスミツトバッファ（３）に
書き込まれ、さらに、信号５ＢＷＲによって送信シフタ
バッファ（４）に転送され、シリアルに出力される。
ＵＡＲＴのリセットをネゲートし、コマンド命令の送信
イネーブル信号ＴＸＥをアサートすると、ＵＡＲＴの送
信部分は送信可能となる。次に、送信データをトランス
ミツトバッファ（３）にライトする。そして、その送信
データが送信シフタバッファ（４）に転送されると送信
か始まる。その時、ＵＡＲＴの送信状態を示すＴＸＩの
信号はネゲートされている。、１デ一タ分の送信が終了
しても、送信イネーブル信号ＴＸＥがアサートされてい
ればＴＸＩはネゲートされている。
イネーブル信号ＴＸＥをアサートすると、ＵＡＲＴの送
信部分は送信可能となる。次に、送信データをトランス
ミツトバッファ（３）にライトする。そして、その送信
データが送信シフタバッファ（４）に転送されると送信
か始まる。その時、ＵＡＲＴの送信状態を示すＴＸＩの
信号はネゲートされている。、１デ一タ分の送信が終了
しても、送信イネーブル信号ＴＸＥがアサートされてい
ればＴＸＩはネゲートされている。
ＴＸＥをネゲートした時、送信中であれば、そのまま１
デ一タ分を送り終わるまで送信は続けられる。そして、
その１デ一タ分を送り終えるとＴＸＩがアサートされる
。
デ一タ分を送り終わるまで送信は続けられる。そして、
その１デ一タ分を送り終えるとＴＸＩがアサートされる
。
〔発明の効果）
以上のようにこの発明によれば、ＴＸＩにＴＸＨの状態
の条件付けを行ったので、ＴＸＩをＵＡＲＴモード設定
変更のための割り込み信号に使用出来、ソフトウェアポ
ーリングをする必要がなくなるという効果がある。
の条件付けを行ったので、ＴＸＩをＵＡＲＴモード設定
変更のための割り込み信号に使用出来、ソフトウェアポ
ーリングをする必要がなくなるという効果がある。
第１図〜第２図は、この発明の一実施例で、第１図はＵ
ＡＲＴの送信部のブロック図、第２図は第１図の各信号
のタイミング図、第３図は従来のＵＡＲＴの送信部のブ
ロック図、第４図は第３図の各信号のタイミング図であ
る。図において、（１）：内部制御信号発生回路、（２
）：データバス、（３）ニドランスミツトバッファ、（
４）：送信シフタバッファ、（５）：ＴＸＩ制御回路で
ある。 なお、図中、同一符号は同一、又は相当部分を示す。
ＡＲＴの送信部のブロック図、第２図は第１図の各信号
のタイミング図、第３図は従来のＵＡＲＴの送信部のブ
ロック図、第４図は第３図の各信号のタイミング図であ
る。図において、（１）：内部制御信号発生回路、（２
）：データバス、（３）ニドランスミツトバッファ、（
４）：送信シフタバッファ、（５）：ＴＸＩ制御回路で
ある。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＵＡＲＴのコマンド命令の１つである送信イネーブル
コマンドをネゲートし、且つ送信が終了した時に送信終
了割り込み信号を出力する事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33391289A JPH03194640A (ja) | 1989-12-22 | 1989-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33391289A JPH03194640A (ja) | 1989-12-22 | 1989-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03194640A true JPH03194640A (ja) | 1991-08-26 |
Family
ID=18271349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33391289A Pending JPH03194640A (ja) | 1989-12-22 | 1989-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03194640A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7031202B2 (en) | 2003-05-29 | 2006-04-18 | Hynix Semiconductor Inc. | Method and apparatus for rapidly storing data in memory cell without voltage loss |
| JP2014507035A (ja) * | 2011-02-15 | 2014-03-20 | ノルディック セミコンダクタ アーエスアー | シリアル・インタフェース |
-
1989
- 1989-12-22 JP JP33391289A patent/JPH03194640A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7031202B2 (en) | 2003-05-29 | 2006-04-18 | Hynix Semiconductor Inc. | Method and apparatus for rapidly storing data in memory cell without voltage loss |
| JP2014507035A (ja) * | 2011-02-15 | 2014-03-20 | ノルディック セミコンダクタ アーエスアー | シリアル・インタフェース |
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