KR20140043949A - 반도체 소자의 제조 방법 - Google Patents

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김진남
윤종호
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Abstract

반도체 소자의 제조 방법을 제공한다. 반도체 소자의 제조 방법은, 기판 상에 도전성 제1 희생막을 형성하는 단계, 상기 제1 희생막 상에 절연성 제2 희생막을 형성하는 단계, 상기 제1 및 제2 희생막들을 식각하여, 상기 기판의 상부면을 노출시키는 개구를 형성하는 단계, 상기 개구가 형성된 상기 제1 및 제2 희생막들 상에 컨포멀하게 시드층(seed layer)을 형성하는 단계 및 도금(plating)을 이용하여 상기 시드층이 형성된 개구를 매립하는 도전 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관련된 것으로서, 더욱 상세하게는 콘택 홀과 같은 개구를 도전물로 매립하는 방법에 관련된 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화의 최적화된 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판 상에 도전성 제1 희생막을 형성하는 단계, 상기 제1 희생막 상에 절연성 제2 희생막을 형성하는 단계, 상기 제1 및 제2 희생막들을 식각하여, 상기 기판의 상부면을 노출시키는 개구를 형성하는 단계, 상기 개구가 형성된 상기 제1 및 제2 희생막들 상에 컨포멀하게 시드층(seed layer)을 형성하는 단계 및 도금(plating)을 이용하여 상기 시드층이 형성된 개구를 매립하는 도전 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 도금 시, 상기 제1 희생막이 전자 이동 통로로 기능할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은 상기 제1 및 제2 희생막들을 제거하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 희생막들은 산소 플라즈마(O2 plasma) 및/또는 오존 어닐링(O3 annealing)을 이용하여 상기 제1 및 제2 희생막들이 선택적으로 제거될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은 상기 제1 희생막을 형성하기 전, 상기 기판 상에 식각정지막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은 상기 도전 패턴 상에 캡핑층(capping layer)을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은 상기 시드층을 형성하기 전, 상기 개구가 형성된 상기 제1 및 제2 희생막들 상에 컨포멀하게 베리어막(barrier layer)을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은 상기 도전 패턴을 어닐링하는(annealing) 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 도금은 전해 도금 또는 무전해 도금을 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 도전성의 희생막을 전기적 통로로 사용하여, 전기 도금을 통해 개구 내에 매립된 도전 패턴에 보이드 또는 심의 생성을 억제할 수 있다. 따라서, 상기 도전 패턴을 포함하는 반도체 소자의 전기적 신뢰성이 향상될 수 있다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자가 적용된 메모리 카드를 나타내는 블록도이다.
도 2b는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(100) 상에 식각 정지막(110), 제1 희생막(120) 및 제2 희생막(140)을 순차적으로 형성할 수 있다.
일 예로 상세하게 도시되어 있지는 않지만, 상기 기판(100) 상에는 도전 패턴이 형성될 수 있다. 상기 도전 패턴은 절연막에 의해 덮일 수 있다. 이 경우, 상기 식각 정지막(110)은 상기 절연막 상에 형성될 수 있다. 상기 도전 패턴의 예로는 트랜지스터의 소스/드레인 영역 또는 콘택 플러그(contact plug)를 들 수 있다.
상기 식각 정지막(110)은 절연물을 포함하며, 상기 기판(100)과 일 에천트(etchant)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 기판(100)이 실리콘과 같은 반도체를 포함하는 경우, 상기 식각 정지막(110)은 실리콘 질화물(SiN)과 같은 질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 희생막(120)은 도전성 물질을 포함할 수 있다. 상기 제1 희생막(120)은 텅스텐(W) 또는 루테늄(Ru)과 같은 금속이나 루테늄 산화물(RuO2)과 같은 금속 화합물을 포함할 수 있다. 상기 제1 희생막(120)은 물리 기상 증착 공정, 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 희생막(140)은 절연성 물질을 포함할 수 있다. 상기 제2 희생막(140)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
일 측면에 따르면, 상기 제1 희생막(120)의 두께는 상기 제2 희생막(140)의 두께보다 작을 수 있다.
도 1b를 참조하면, 상기 식각 정지막(110), 제1 및 제2 희생막들(120, 140)을 식각하여, 상기 기판(100)을 노출시키는 개구(150)를 형성할 수 있다.
일 측면에 따르면, 상기 개구(150)는 홀(hole)의 형상 또는 일 방향으로 연장하는 라인(line)의 형상을 가질 수 있다.
도 1c를 참조하면, 상기 개구(150)가 형성된 식각 정지막(110), 제1 및 제2 희생막들(120, 140) 상에 컨포멀하게(conformally) 베리어막(barrier layer, 160)를 형성할 수 있다. 상기 베리어막(160)은 상기 개구(150)를 매립하지 않도록 형성될 수 있다.
상기 베리어막(160)은 탄탈륨(Ta), 탄탈 질화물(TaN), 티탄늄(Ti), 티탄 질화물(TiN) 또는 루테늄(Ru), 코발트(Co)를 포함할 수 있다. 상기 베리어막(160)은 물리 기상 증착 공정, 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성될 수 있다.
도 1d를 참조하면, 상기 베리어막(160) 상에 컨포멀하게 시드층(seed layer, 170)을 형성할 수 있다. 상기 시드층(170)은 상기 개구(150)를 완전하게 매립하지 않도록 형성될 수 있다.
상기 시드층(170)은 상기 개구(150) 내부에 매립되는 도전물질에 따라 선택될 수 있다. 본 발명의 일 실시예에 따르면, 상기 개구(150) 내부에 매립되는 도전물질이 구리(Cu)일 경우, 상기 시드층(170)은 구리(Cu)를 포함할 수 있다. 상기 시드층(170)은 물리 기상 증착 공정, 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성될 수 있다.
도 1e를 참조하면, 도금(plating)을 통해 상기 개구(150)를 매립하는 도전 패턴(180)을 형성할 수 있다. 본 발명의 일 실시예에 따르면, 상기 개구(150)를 매립하는 도전 패턴(180)이 구리(Cu)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 도금은 전해 도금(electroplating)일 수 있다. 상기 개구(150)를 갖는 식각 정지막(110), 제1 및 제2 희생막들(120, 140)이 형성된 기판(100)을 구리 이온(Cu2 +)을 포함하는 용액에 담글 수 있다. 상기 시드층(170)을 통하여 외부에서 전자가 공급되고 상기 전자로 용액 내의 구리 이온을 환원시킴으로써 개구(150) 내부를 구리로 매립할 수 있다. 이때, 상기 전도성의 제1 희생막(120)도 상기 시드층(170)과 더불어 전자가 이동하는 통로로 기능할 수 있다. 따라서, 상기 시드층(170)을 따라 제공되는 전자와 함께 상기 제1 희생막(120)을 따라 전자가 제공됨으로써 종횡비(aspect ratio)가 큰 개구(150) 내에 도전 패턴(180)을 보이드(void) 또는 심(seam) 없이 완전하게 매립할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 도금은 비전해 도금(electro-less plating)일 수 있다. 상기 개구(150)를 갖는 식각 정지막(110), 제1 및 제2 희생막들(120, 140)이 형성된 기판(100)을 구리 이온(Cu2 +) 및 환원제를 포함하는 용액에 담글 수 있다. 상기 용액 내 환원제는 산화되어 전자를 내놓고, 상기 전자는 시드층(170)을 통해 구리 이온을 환원시켜 상기 개구(150) 내부를 매립하는 도전 패턴(180)을 형성할 수 있다.
일 측면에 따르면, 상기 도전 패턴(180)은 콘택 플러그 또는 배선으로 기능할 수 있다.
본 발명의 일 실시예에 따르면, 상기 도전 패턴(180)을 어닐링하여, 상기 도전 패턴(180)의 구리(Cu) 그레인(grain)을 안정화할 수 있다.
도 1f를 참조하면, 상기 제2 희생막(140)의 표면이 노출되도록 상기 도전 패턴(180)을 연마한 후, 상기 도전 패턴(180) 상부에 캡핑층(capping layer, 190)을 형성할 수 있다.
상기 캡핑층(190)은 코발트(Co), 코발트 합금, 루테늄(Ru), 루테늄 합금을 포함할 수 있다.
도 1g를 참조하면, 상기 제1 및 제2 희생막들(120, 140)을 제거할 수 있다. 상기 제1 및 제2 희생막들(120, 140)은 산소 플라즈마(O2 plasma) 및/또는 오존 어닐링(O3 annealing) 등 희생막들(120, 140)을 선택적으로 제거할 수 있는 식각 방법을 이용하여 제거될 수 있다.
일 예로 도 1h를 참조하면, 상기 도전 패턴(180)이 다수 개일 경우, 상기 제1 및 제2 희생막들(120, 140)이 제거된 후, 상기 도전 패턴들(180) 사이는 에어 갭(air gap, AG)으로 절연될 수 있다.
다른 예로 도 1i를 참조하면, 상기 도전 패턴(180)이 다수 개일 경우, 상기 제1 및 제2 희생막들(120, 140)이 제거된 후, 상기 도전 패턴들(180) 사이는 절연막(200)으로 절연될 수 있다.
( 응용예 )
도 2a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 2a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 반도체 소자(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 반도체 소자(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 반도체 소자리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 소자(310)가 본 발명의 실시예에 따라 형성된 반도체 소자로, 도전 패턴 내 보이드 또는 심의 생성이 억제되어 상기 도전 패턴을 포함하는 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 2b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 2b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 2a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 식각 정지막
120: 제1 희생막 140: 제2 희생막
150: 개구 160: 베리어막
170: 시드층 180: 도전 패턴
190: 캡핑층

Claims (9)

  1. 기판 상에 도전성 제1 희생막을 형성하는 단계;
    상기 제1 희생막 상에 절연성 제2 희생막을 형성하는 단계;
    상기 제1 및 제2 희생막들을 식각하여, 상기 기판의 상부면을 노출시키는 개구를 형성하는 단계;
    상기 개구가 형성된 상기 제1 및 제2 희생막들 상에 컨포멀하게 시드층(seed layer)을 형성하는 단계; 및
    도금(plating)을 이용하여 상기 시드층이 형성된 개구를 매립하는 도전 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 도금 시, 상기 제1 희생막이 전자 이동 통로로 기능하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 및 제2 희생막들을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 및 제2 희생막들은 산소 플라즈마(O2 plasma) 및/또는 오존 어닐링(O3 annealing)을 이용하여 상기 제1 및 제2 희생막들이 선택적으로 제거되는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 희생막을 형성하기 전,
    상기 기판 상에 식각정지막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 도전 패턴 상에 캡핑층(capping layer)을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 시드층을 형성하기 전,
    상기 개구가 형성된 상기 제1 및 제2 희생막들 상에 컨포멀하게 베리어막(barrier layer)을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 도전 패턴을 어닐링하는(annealing) 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 도금은 전해 도금 또는 무전해 도금을 포함하는 반도체 소자의 제조 방법.
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