KR20140043570A - 적층형 반도체 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명은 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.
본 발명의 적층형 반도체 패키지는 제1 회로패턴이 형성된 인쇄회로기판과, 상기 제1 회로패턴과 전기접속되도록 상기 인쇄회로기판 상에 탑재된 제1 반도체 칩과, 상기 제1 회로패턴 중 일부가 노출되도록 상기 인쇄회로기판 상에 형성된 제1 커버레이층(cover-lay)을 포함하는 하부 패키지와; 상기 하부 패키지 상에 비전도성의 접착층을 매개로 적층된 상부 패키지로서, 상기 접착층 상에 형성된 제2 회로패턴과, 상기 제2 회로패턴과 전기접속되도록 상기 접착층 상에 탑재된 제2 반도체 칩과, 상기 제2 회로패턴 중 일부가 노출되도록 상기 접착층 상에 형성된 제2 커버레이층을 포함하는 상기 상부패키지; 및 상기 제1 및 제2 커버레이층에 의해 노출된 상기 제1 및 제2 회로패턴이 전기접속되도록 상기 접착층을 관통하는 비아콘택을 포함하는 것을 특징으로 한다.

Description

적층형 반도체 패키지 및 그 제조방법{STACK TYPE SEMICONDUCTOR PACKAGE AND METHODS FOR FABRICATING THE SAME}

본 발명은 적층형 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 패키지 온 패키지(PoP) 구조에서 패키지의 전체 두께를 줄일 수 있는 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.

반도체 패키지는 웨이퍼 공정에 의해 만들어진 개개의 다이를 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격으로부터 보호되도록 밀봉 포장한 것을 말하며, 최근 고용량, 고집적, 초소형화된 반도체 제품에 대한 요구에 부응하기 위해 다양한 반도체 패키지들이 개발되고 있다.

이러한 다양한 반도체 패키지 중 고용량, 고집적화 등을 만족시키기 위하여 다수의 칩을 적층한 적층형 반도체 패키지가 출현하였다.

도 1은 종래 일반적인 적층형 반도체 패키지의 구조를 나타낸 단면도이다.

도 1을 참조하면, 종래의 적층형 반도체 패키지는 개별 제작된 2개의 반도체 패키지(10, 20)를 적층하고 그 사이에 접착 필름(30)을 개재하여 접합한 후 비아홀 형성 및 도금공정을 통해 제1 반도체 패키지(10)와 제2 반도체 패키지(20)가 전기적으로 연결되도록 구성되어 있다.

그러나, 전술한 종래의 적층형 반도체 패키지의 경우, 절연층이 제1 반도체 패키지와 제2 반도체 패키지에 모두 구비되어 있어 적층형 패키지의 전체 두께를 줄이는데 한계가 있을 뿐만 아니라 개별 패키지 공정을 별도로 진행해야하는 문제점이 있다.

또한, 적층형 패키지의 두께가 두껍게 형성됨에 따라 패키지의 유연성이 떨어지는 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일반적인 목적은 종래 기술에서의 한계와 단점에 의해 발생되는 다양한 문제점을 실질적으로 보완할 수 있는 적층형 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.

본 발명의 보다 구체적인 다른 목적은 적층형 반도체 패키지의 전체 두께를 감소시킬 수 있는 적층형 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.

본 발명의 보다 구체적인 다른 목적은 적층형 반도체 패키지의 제조공정을 간소화할 수 있는 적층형 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.

이를 위해 본 발명의 일 실시예에 따른 적층형 반도체 패키지는 제1 회로패턴이 형성된 인쇄회로기판과, 상기 제1 회로패턴과 전기접속되도록 상기 인쇄회로기판 상에 탑재된 제1 반도체 칩과, 상기 제1 회로패턴 중 일부가 노출되도록 상기 인쇄회로기판 상에 형성된 제1 커버레이층(cover-lay)을 포함하는 하부 패키지와; 상기 하부 패키지 상에 비전도성의 접착층을 매개로 적층된 상부 패키지로서, 상기 접착층 상에 형성된 제2 회로패턴과, 상기 제2 회로패턴과 전기접속되도록 상기 접착층 상에 탑재된 제2 반도체 칩과, 상기 제2 회로패턴 중 일부가 노출되도록 상기 접착층 상에 형성된 제2 커버레이층을 포함하는 상기 상부패키지; 및 상기 제1 및 제2 커버레이층에 의해 노출된 상기 제1 및 제2 회로패턴이 전기접속되도록 상기 접착층을 관통하는 비아콘택을 포함하는 것을 특징으로 한다.

본 발명의 일 실시예의 적층형 반도체 패키지에서, 상기 제2 커버레이층에 의해 노출된 상기 제2 회로패턴 상에 형성된 솔더볼을 더 포함할 수 있다.

본 발명의 일 실시예의 적층형 반도체 패키지에서, 상기 제1 반도체 칩 또는 제2 반도체 칩 중 적어도 하나는 도전성 범프에 의해 상기 제1 회로패턴 또는 상기 제2 회로패턴과 전기접속될 수 있다.

또한, 본 발명의 일 실시예에 따른 적층형 반도체 패키지 제조방법은 제1 회로패턴이 형성된 인쇄회로기판과, 상기 제1 회로패턴과 전기접속되도록 상기 인쇄회로기판 상에 탑재된 제1 반도체 칩과, 상기 제1 회로패턴 중 일부가 노출되도록 상기 인쇄회로기판 상에 형성된 제1 커버레이층(cover-lay)을 포함하는 하부 패키지를 준비하는 과정과; 상기 하부 패키지 전체 상면에 접착층과 전도층을 차례로 적층하는 과정과; 상기 전도층을 선택적으로 식각하여 제2 회로패턴을 형성하는 과정과; 상기 제2 회로패턴 상에 제2 반도체 칩을 탑재하는 과정과; 예정된 제1 회로패턴과 제2 회로패턴 콘택 영역의 상기 접착층을 식각하여 비아홀을 형성하는 과정과; 상기 비아홀에 전도성 물질을 형성하여 비아콘택을 형성하는 과정; 및 상기 비아콘택이 형성된 전체 구조 상부에 제2 커버레이층을 형성한 다음, 비아콘택 상부의 제2 회로패턴이 노출되도록 상기 제2 커버레이층을 선택적으로 제거하는 과정을 포함하는 것을 특징으로 한다.

본 발명의 일 실시예의 적층형 반도체 패키지 제조방법에서, 상기 접착층은 비도전성 물질로 이루어진 양면 접착 테이프일 수 있다.

본 발명의 일 실시예의 적층형 반도체 패키지 제조방법에서, 상기 비아홀에 전도성 물질을 형성하여 비아콘택을 형성하는 과정은 도금공정에 의해 이루어질 수 있다.

본 발명의 일 실시예의 적층형 반도체 패키지 제조방법에서, 상기 제2 커버레이층의 선택적 제거에 의해 노출된 상기 제2 회로패턴 상에 솔더볼을 형성하는 과정을 더 포함할 수 있다.

본 발명에 따른 적층형 반도체 패키지에 의하면 종래 하부 패키지와 상부 패키지를 적층하기 위해 사용하던 접착층을 상부 패키지의 베이스 기재로도 사용함으로써 적층형 반도체 패키지의 두께를 그만큼 줄일 수 있다.

또한, 본 발명에 따른 적층형 반도체 패키지 제조방법에 의하면 종래 하부 패키지와 상부 패키지를 별도로 제작한 후 접착층을 매개로 부착하는 적층형 반도체 패키지 제조방법에 비해 제조공정이 간단할 뿐만 아니라 적층형 반도체 패키지의 두께를 그만큼 줄일 수 있다.

도 1은 종래 일반적인 적층형 반도체 패키지의 구조를 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 구조를 나타낸 단면도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 적층형 반도체 패키지 제조과정을 설명하기 위한 단면도이다.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.

본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 2는 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 구조를 나타낸 단면도이다.

도 2를 참조하면, 본 실시예에 따른 적층형 반도체 패키지는 하부 패키지(100)와; 상기 하부 패키지(100) 상에 비전도성의 접착층(210)을 매개로 적층된 상부 패키지(200); 및 상기 하부 패키지(100)과 상기 상부 패키지(200)를 전기적으로 연결하는 비아콘택(310)을 포함한다. 또한, 상기 적층형 반도체 패키지를 외부의 회로 예를 들면, PCB 기판(도시하지 않음)에 전기적으로 접속하기 위한 솔더볼(320)을 더 포함할 수 있다.

상기 하부 패키지(100)는 제1 회로패턴(120)이 형성된 인쇄회로기판(110)과, 상기 제1 회로패턴(120)과 전기접속되도록 상기 인쇄회로기판(110) 상에 탑재된 제1 반도체 칩(130)과, 상기 제1 회로패턴 중 일부가 노출되도록 상기 인쇄회로기판 상에 형성된 제1 커버레이층(cover-lay)(140)을 포함한다. 여기서, 노출되는 제1 회로패턴(120a)은 비아콘택(310)에 의해 제2 회로패턴과 전기적으로 접속된다.

상기 상부 패키지(200)는 상기 접착층(210) 상에 형성된 제2 회로패턴(220)과, 상기 제2 회로패턴(220)과 전기접속되도록 상기 접착층(210) 상에 탑재된 제2 반도체 칩(230)과, 상기 제2 회로패턴(220) 중 일부가 노출되도록 상기 접착층(210) 상에 형성된 제2 커버레이층(240)을 포함한다. 여기서, 노출되는 제2 회로패턴(220a)은 비아콘택(310)에 의해 제1 회로패턴과 전기적으로 접속된다.

또한, 상기 제1 및 제2 반도체 칩(130, 230)은 도전성 범프(150, 250)에 의해 상기 제1 및 제2 회로패턴(120, 220)과 각각 전기접속된다.

전술한 바와 같이 본 실시예에 따른 적층형 반도체 패키지는 종래 하부 패키지와 상부 패키지를 적층하기 위해 사용하던 접착층을 상부 패키지의 베이스 기재로도 사용함으로써 적층형 반도체 패키지의 두께를 그만큼 줄일 수 있다.

전술한 구성을 갖는 본 발명의 적층형 반도체 패키지의 제조방법에 대해 설명하면 다음과 같다.

도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 적층형 반도체 패키지 제조과정을 설명하기 위한 단면도이다.

먼저, 도 3a에 도시된 바와 같이 하부 패키지(100)를 준비한다. 하부 패키지(100)는 베이스 기판(110)과, 상기 베이스 기판(110) 상에 형성된 제1 회로패턴(120)과, 상기 제1 회로패턴(120)과 전기접속되도록 상기 베이스 기판(110) 상에 탑재된 제1 반도체 칩(130)과, 상기 제1 회로패턴 중 일부(120a)가 노출되도록 상기 베이스 기판 상에 형성된 제1 커버레이층(cover-lay)(140)을 포함한다.

다음으로, 도 3b에 도시된 바와 같이 하부 패키지(100) 전체 상면에 접착층(210)과 전도층(220)을 차례로 적층한다. 여기서, 접착층(210)은 절연성의 양면 테이프로서 예를 들면, 레진으로 이루어지며, 두께는 15㎛ 정도이나 필요에 따라 적절히 선택할 수 있다. 또한, 전도층(220)은 제2 회로패턴을 형성하기 위한 것으로 전도성의 박막으로 이루어지며 예를 들면, 동박층(Copper foil)이 될 수 있다.

다음으로, 도 3c에 도시된 바와 같이 상기 전도층(220)을 선택적으로 식각하여 제2 회로패턴(220)을 형성한다.

다음으로, 도 3d에 도시된 바와 같이 상기 제2 회로패턴(220) 상에 제2 반도체 칩(230)을 탑재한다. 여기서, 제2 반도체 칩(230)은 도전성 범프(250)를 구비하고 있으며, 각각의 도전성 범프(250)를 통해 제2 회로패턴(220)의 대응되는 부분에 전기적으로 접속되도록 한다.

다음으로, 도 3e에 도시된 바와 같이 예정된 제1 회로패턴(120a)과 제2 회로패턴(220a) 콘택 영역의 접착층(210)을 식각하여 비아홀(301)을 형성한다.

다음으로, 도 3f에 도시된 바와 같이 도금공정을 진행하여 제1 회로패턴(120a) 제2 회로패턴(220a)을 전기적으로 접속시키는 비아콘택(310)을 형성한다.

다음으로, 도 3g에 도시된 바와 같이 비아콘택(310)이 형성된 전체 구조 상부에 커버레이층(240)을 형성한 다음, 비아콘택(310) 상부의 제2 회로패턴(220a)이 노출되도록 커버레이층(240)을 선택적으로 제거한다.

다음으로, 도 3h에 도시된 바와 같이 노출된 제2 회로패턴(220a) 위에 솔더볼(320)을 형성한다. 여기서, 솔더볼(320)은 적층형 반도체 패키지를 외부의 회로 예를 들면, PCB 기판(도시하지 않음)에 전기적으로 접속하기 위한 것이다. 본 실시예에서는 복층구조의 적층 패키지이므로 제2 회로패턴 위에 솔더볼이 형성되었으나, 다층의 적층 패키지인 경우, 솔더볼은 적층되는 패키지 중 가장 위층 패키지의 회로패턴에 형성되는 것이 바람직하다.

전술한 바와 같이 본 실시예에 따른 적층형 반도체 패키지 제조방법에 의하면 종래 하부 패키지와 상부 패키지를 별도로 제작한 후 접착층을 매개로 부착하는 적층형 반도체 패키지 제조방법에 비해 제조공정이 간단할 뿐만 아니라 접착층을 상부 패키지의 베이스 기재로도 사용함으로써 적층형 반도체 패키지의 두께를 그만큼 줄일 수 있다.

한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.

100, 200 : 반도체 패키지 110 : 베이스 기판
120, 220 : 회로패턴 130, 230 : 반도체 칩
140, 240 : 커버레이층 150, 250 : 도전성 범프
210 : 접착층 310 : 비아콘택
320 : 솔더볼

Claims (7)

1. 제1 회로패턴이 형성된 인쇄회로기판과, 상기 제1 회로패턴과 전기접속되도록 상기 인쇄회로기판 상에 탑재된 제1 반도체 칩과, 상기 제1 회로패턴 중 일부가 노출되도록 상기 인쇄회로기판 상에 형성된 제1 커버레이층(cover-lay)을 포함하는 하부 패키지와;
   상기 하부 패키지 상에 비전도성의 접착층을 매개로 적층된 상부 패키지로서, 상기 접착층 상에 형성된 제2 회로패턴과, 상기 제2 회로패턴과 전기접속되도록 상기 접착층 상에 탑재된 제2 반도체 칩과, 상기 제2 회로패턴 중 일부가 노출되도록 상기 접착층 상에 형성된 제2 커버레이층을 포함하는 상기 상부패키지; 및
   상기 제1 및 제2 커버레이층에 의해 노출된 상기 제1 및 제2 회로패턴이 전기접속되도록 상기 접착층을 관통하는 비아콘택을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
   
2. 제 1 항에 있어서, 상기 제2 커버레이층에 의해 노출된 상기 제2 회로패턴 상에 형성된 솔더볼을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
   
3. 제 1 항에 있어서, 상기 제1 반도체 칩 또는 제2 반도체 칩 중 적어도 하나는 도전성 범프에 의해 상기 제1 회로패턴 또는 상기 제2 회로패턴과 전기접속되는 것을 특징으로 하는 적층형 반도체 패키지.
   
4. 제1 회로패턴이 형성된 인쇄회로기판과, 상기 제1 회로패턴과 전기접속되도록 상기 인쇄회로기판 상에 탑재된 제1 반도체 칩과, 상기 제1 회로패턴 중 일부가 노출되도록 상기 인쇄회로기판 상에 형성된 제1 커버레이층(cover-lay)을 포함하는 하부 패키지를 준비하는 과정과;
   상기 하부 패키지 전체 상면에 접착층과 전도층을 차례로 적층하는 과정과;
   상기 전도층을 선택적으로 식각하여 제2 회로패턴을 형성하는 과정과;
   상기 제2 회로패턴 상에 제2 반도체 칩을 탑재하는 과정과;
   예정된 제1 회로패턴과 제2 회로패턴 콘택 영역의 상기 접착층을 식각하여 비아홀을 형성하는 과정과;
   상기 비아홀에 전도성 물질을 형성하여 비아콘택을 형성하는 과정; 및
   상기 비아콘택이 형성된 전체 구조 상부에 제2 커버레이층을 형성한 다음, 비아콘택 상부의 제2 회로패턴이 노출되도록 상기 제2 커버레이층을 선택적으로 제거하는 과정을 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
   
5. 제 4 항에 있어서, 상기 접착층은
   비도전성 물질로 이루어진 양면 접착 테이프인 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
   
6. 제 4 항에 있어서, 상기 비아홀에 전도성 물질을 형성하여 비아콘택을 형성하는 과정은
   도금공정에 의해 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
   
7. 제 4 항 내지 제 6 항 중 어느 하나의 항에 있어서, 제2 커버레이층의 선택적 제거에 의해 노출된 상기 제2 회로패턴 상에 솔더볼을 형성하는 과정을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.

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