KR20140038078A - 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법 Download PDF

Info

Publication number
KR20140038078A
KR20140038078A KR1020120104329A KR20120104329A KR20140038078A KR 20140038078 A KR20140038078 A KR 20140038078A KR 1020120104329 A KR1020120104329 A KR 1020120104329A KR 20120104329 A KR20120104329 A KR 20120104329A KR 20140038078 A KR20140038078 A KR 20140038078A
Authority
KR
South Korea
Prior art keywords
interposer
conductive
semiconductor package
substrate
chip
Prior art date
Application number
KR1020120104329A
Other languages
English (en)
Other versions
KR101440342B1 (ko
Inventor
엄명철
김근수
도원철
이지훈
박진희
오성재
이왕구
박은호
손승남
안병준
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020120104329A priority Critical patent/KR101440342B1/ko
Publication of KR20140038078A publication Critical patent/KR20140038078A/ko
Application granted granted Critical
Publication of KR101440342B1 publication Critical patent/KR101440342B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 칩이 인터포저를 매개로 기판에 도전 가능하게 연결되는 반도체 패키지 제조시, 인터포저의 워피지를 잡아줄 수 있도록 한 서포팅 장치와, 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
즉, 본 발명은 소정 면적의 캐리어 위에 서포팅 스티프너를 형성하여, 인터포저의 에지부가 서포팅 스티프너 위에 받쳐지도록 한 다음, 상부칩을 인터포저 위에 도전 가능하게 부착하여 리플로우시키는 방식을 채택함으로써, 인터포저의 워피지 현상에 의한 전도성 연결체의 넌-웨트 현상 및 과도 압축변형을 방지할 수 있는 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법{Supporting device and method for manufacturing semiconductor package using the same}
본 발명은 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 칩이 인터포저를 매개로 기판에 도전 가능하게 연결되는 반도체 패키지 제조시, 인터포저의 워피지를 잡아줄 수 있도록 한 서포팅 장치와, 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 그에 따라 웨이퍼 레벨의 칩 스케일 패키지, 인터포저에 여러개의 칩을 한꺼번에 부착하여 기판에 탑재시킨 칩 적층형 패키지 등 다양한 구조의 패키지가 개발되고 있다.
특히, 기판의 전도성패드의 갯수 및 반도체 칩의 신호 입출력을 위한 본딩패드의 갯수 등이 크게 증가하고, 또한 기판에 형성된 전도성패드 간의 간격 및 반도체 칩의 신호 입출력을 위한 본딩패드 간의 간격이 매우 조밀하게 형성됨에 따라, 기판과 반도체 칩을 도전성 와이어를 이용하여 전기적 신호 교환 가능하게 연결하던 일반적인 와이어 본딩 방식을 탈피하여, 기판과 반도체 칩을 범프와 같은 전도성 매개수단을 이용하여 연결시켜 전체적인 크기를 경박단소화시킨 반도체 패키지가 제조되고 있다.
첨부한 도 6 및 7에서, 도면부호 10은 기판(PCB: Printed Circuit Board)을 나타내고, 도면부호 20은 기판(10)에 도전 가능하게 부착되는 실리콘 재질의 인터포저로서 하부칩을 나타낸다.
상기 인터포저(20)는 관통 실리콘 비아(22)를 매개로 상부칩(30)과 기판(10) 간의 전기적 신호 전달 역할을 하는 동시에 상부칩(30)과 기판(10) 간의 실질적인 접촉을 회피하여 상부칩(30)과 기판(10) 간의 서로 다른 열팽창계수에 따른 워피지 현상 발생시 상부칩(30)이 기판으로부터 이탈되는 것을 완충시키는 역할을 하는 것으로서, 상부칩(30)과 기판(10) 간의 도전 경로가 되는 다수의 관통 실리콘 비아(22)가 형성되어 있다.
상기 관통 실리콘 비아(22)는 레이저 가공을 이용하여 인터포저(20)에 비아홀을 관통 형성한 후, 비아홀내에 도전성 충진재를 충진시킨 것이다.
이렇게 관통 실리콘 비아(22)의 하단면에 제1전도성 연결체(24: 솔더볼, 범프 등)를 부착한 다음, 이 제1전도성 연결체(24)를 기판(10)의 전도성패드에 도전 가능하게 융착시킴으로써, 기판(10)에 대한 인터포저(20)의 탑재가 이루어진다.
이어서, 본딩패드에 제2전도성 연결체(26: 범프, 솔더볼 등)가 부착된 다수개의 상부칩(30)을 구비하여 인터포저(20) 위에 부착하는 바, 각 상부칩(30)의 제2전도성 연결체(26)를 관통 실리콘 비아(22)의 상단면에 융착시킴으로써, 인터포저(20)에 대한 상부칩(30)의 부착이 이루어진다.
한편, 상부칩(30)과 인터포저(20)의 사이 공간, 그리고 인터포저(20)와 기판(10)의 사이 공간내에 에폭시와 같은 비전도성의 언더필(underfill) 재료(40)를 충진하게 되며, 언더필(underfill) 재료가 사용되는 이유는 각 전도성 연결체를 감싸서 절연시키는 동시에 전도성 연결체를 견고하게 고정시키기 위함에 있다.
그러나, 상부칩 및 인터포져(interposer), 그리고 기판은 서로 다른 열팽창계수를 갖기 때문에, 기판(10)에 인터포저(20)를 제1전도성 연결체(24)를 매개로 적층하여 경화를 위한 일종의 열 발생 공정인 리플로우 공정을 진행하고, 또한 인터포저(20) 위에 제2전도성 연결체(26)를 매개로 상부칩(30)을 적층 부착하여 경화를 위한 리플로우 공정을 진행할 때, 기판(10)과 인터포저(20) 등의 에지부가 아래쪽으로 휘어지는 워피지(휘어짐: warpage) 현상이 발생하고 있다.
이러한 워피지 현상으로 인하여, 첨부한 도 7에서 보듯이 상부칩(30)의 에지부에 배열된 제2전도성 연결체(26)가 인터포저(20)에 제대로 융착(interconnection)되지 않는 넌-웨트(non-wet) 불량 현상이 발생하는 문제점이 있다.
또한, 상기와 같이 인터포저(20)의 에지부가 아래쪽으로 휘어지는 워피지 현상으로 인하여, 기판(10)과 인터포저(20) 간을 도전 가능하게 연결하는 제1전도성 연결체(24)중 에지부에 배열된 제1전도성 연결체(24)가 과도하게 압축 변형되어 하부칩의 수평 상태가 무너지는 문제점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 소정 면적의 캐리어 위에 서포팅 스티프너를 형성하여, 인터포저의 에지부가 서포팅 스티프너 위에 받쳐지도록 한 다음, 상부칩을 인터포저 위에 도전 가능하게 부착하여 리플로우시키는 방식을 채택함으로써, 인터포저의 워피지 현상에 의한 전도성 연결체의 넌-웨트 현상 및 과도 압축변형을 방지할 수 있는 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 다수의 인터포저가 등간격으로 부착되는 크기를 갖는 캐리어와; 상기 캐리어의 일표면에 걸쳐 일정한 두께로 코팅되는 접착성 물질과; 상기 접착성 물질의 면적 중에서 각 인터포저의 모서리 부분이 안착되는 위치에 일체로 부착되는 서포팅 스티프너; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치를 제공한다.
바람직하게는, 상기 서포팅 스티프너는 인터포저와 동일한 열팽창계수를 갖는 실리콘 재질을 이용하여 사각형 형상으로 만들어진 것임을 특징으로 한다.
더욱 바람직하게는, 상기 서포팅 스티프너의 상면 중앙 위치에는 인터포저의 정확한 안착방향을 안내하는 피디셜 마크가 형성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 일정 면적을 갖는 캐리어의 일표면에 걸쳐 접착성 물질을 코팅하는 단계와; 상기 접착성 물질 위에서 인터포저의 모서리 부분이 안착되는 위치에 서포팅 스티프너를 일체로 부착하는 단계와; 다수의 관통 실리콘 비아가 형성되고, 각 관통 실리콘 비아의 저부에 제1전도성 연결체가 융착된 다수의 인터포저를 구비하는 단계와; 상기 각 인터포저의 제1전도성 연결체를 접착성 물질에 부착하는 동시에 각 인터포저의 모서리 저면이 서포팅 스티프너 위에 안착되는 단계와; 본딩패드에 제2전도성 연결체가 융착된 하나 이상의 상부칩을 구비하는 단계와; 상기 상부칩의 제2전도성 연결체를 인터포저의 관통 실리콘 비아의 상부에 도전 가능하게 융착되게 하는 리플로우 단계와; 상기 상부칩의 상면에 접착테이프를 부착하는 동시에 접착테이프를 들어올려서 서로 적층된 상부칩 및 인터포저를 캐리어의 접착성 물질로부터 분리시키는 단계와; 인터포저의 제1전도성 연결체를 기판의 전도성패턴에 융착시켜서 서로 적층된 상부칩 및 인터포저가 기판에 도전 가능하게 탑재되도록 한 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법을 제공한다.
특히, 상기 기판에 상부칩 및 인터포저가 적층 부착된 상태에서, 제1전도성 연결체가 존재하는 기판과 인터포저 사이공간과, 제2전도성 연결체가 존재하는 인터포저와 상부칩 사이공간에 언더필 재료를 충진하는 단계가 한 번에 진행되는 것을 특징으로 한다.
바람직하게는, 상기 서포팅 스티프너는 인터포저와 동일한 열팽창계수를 갖는 실리콘 재질을 이용하여 사각형 형상으로 만들어진 것으로서, 각 서포팅 스티프너의 각 모서리 상면에 각 인터포저의 모서리 부분이 동시에 안착되는 것을 특징으로 한다.
또한, 상기 캐리어의 일표면에 코팅된 접착성 물질은 제1전도성 연결체의 하단이 임베디드되거나, 임베디드된 상태에서 분리될 정도로 경화 처리되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 접착성 물질이 코팅된 캐리어 위에 서포팅 스티프너를 형성하여, 하부칩 역할을 하는 인터포저의 에지부가 서포팅 스티프너 위에 받쳐지도록 한 후, 상부칩을 전도성 연결체를 매개로 인터포저 위에 도전 가능하게 부착하여 리플로우시켜서, 인터포저와 상부칩을 미리 적층 구비된 상태로 만들어줌으로써, 인터포저 등의 워피지 현상에 의한 전도성 연결체의 넌-웨트 현상 및 과도 압축변형을 방지할 수 있다.
특히, 미리 적층된 인터포저와 상부칩을 기판에 부착하여, 제1전도성 연결체가 존재하는 기판과 인터포저 사이공간과, 제2전도성 연결체가 존재하는 인터포저와 상부칩 사이공간에 언더필 재료를 한 번에 충진시켜줌으로써, 기존에 2단계로 별도 진행되던 언더필 충진 공정수를 줄여서 제조비용을 절감할 수 있다.
도 1은 본 발명에 따른 반도체 패키지 제조용 서포팅 장치를 나타내는 평면도,
도 2는 도 1의 A-A 선 단면도,
도 3은 본 발명에 따른 반도체 패키지 제조용 서포팅 장치에 인터포저가 안착된 상태를 나타내는 단면도,
도 4는 도 3의 B-B 선 단면도 및 저면도,
도 5a 및 도 5b는 본 발명에 따른 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법을 나타낸 단면도,
도 6 및 도 7은 종래의 반도체 패키지 제조 방법 및 그에 따른 문제점을 설명하는 개략도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 관통 실리콘 비아를 갖는 인터포저를 이용하여 하나 또는 다수개의 칩을 기판에 도전 가능하게 적층하는 반도체 패키지를 제조함에 있어서, 인터포저를 비롯한 기판 및 칩의 워피지 현상이 발생될 때, 특히 인터포저의 워피지 현상을 차단하여 수평상태를 유지해줌으로써, 인터포저와 칩 간을 도전 가능하게 연결하는 전도성 연결체(범프 또는 솔더볼 등)와 인터포저와 기판 간을 도전 가능하게 연결하는 전도성 연결체가 제자리에 정확하게 융착될 수 있도록 한 점에 주안점이 있다.
이를 위해, 첨부한 1 내지 도 4에 도시된 바와 같은 반도체 패키지 제조용 서포팅 장치가 구비된다.
상기 반도체 패키지 제조용 서포팅 장치는 금속 재질을 이용하여 원하는 크기 및 두께로 만들어진 캐리어(50)를 골격체로 한다.
바람직하게는, 상기 캐리어(50)는 다수의 인터포저(20)가 등간격으로 부착되는 크기로 제작되며, 그 일표면에 일정한 두께로 접착성 물질(52)이 코팅된다.
특히, 상기 캐리어(50)의 접착성 물질(52) 위에 다수의 서포팅 스티프너(54)가 등간격으로 부착되는 바, 바람직하게는 접착성 물질(52)의 표면에서 각 인터포저(20)의 모서리 부분이 안착되는 위치에 서포팅 스티프너(54)가 일체로 부착된다.
이때, 상기 캐리어(50) 위에 서포팅 스티프너(54)를 미리 부착한 다음, 서포팅 스티프너(54)를 제외한 캐리어(50)의 일표면에 접착성 물질(52)을 부착하는 것도 가능하다.
보다 상세하게는, 상기 서포팅 스티프너(54)는 실리콘 재질로 된 인터포저(20)와 동일한 열팽창계수를 갖도록 실리콘 재질을 이용하여, 일정한 두께를 갖는 정사각형 형상으로 만들어진 것으로서, 캐리어(50)의 접착성 물질(52) 위에 각 인터포저(20)의 저면 모서리 부분이 안착되도록 등간격으로 부착된다.
본 발명의 바람직한 구현예로서, 상기 서포팅 스티프너(54)의 상면 중앙 위치에는 서포팅 스티프너(52)에 안착될 인터포저(20)의 정확한 안착방향을 안내할 수 있도록 기준점 역할을 하는 피디셜 마크(56)가 레이저 가공방법 등을 이용하여 십자 형태 등으로 형성된다.
여기서, 상기한 구조의 서포팅 장치 제조 방법과, 이를 이용한 본 발명의 반도체 패키지 제조 방법을 첨부한 도 3 내지 도 5를 참조로 설명하면 다음과 같다.
먼저, 일정 면적을 갖는 금속 캐리어(50)의 일표면에 걸쳐 접착성 물질(52)을 일정하게 코팅한 다음, 접착성 물질(52)을 경화시키는 단계가 진행된다.
바람직하게는, 상기 접착성 물질(52)을 경화시킬 때, 접착력을 잃을 정도로 단단하게 경화시키지 않고, 접착성 물질(52)내에 범프 또는 솔더볼과 같은 전도성 연결체(24)가 압입되며 임베디드되거나, 임베디드된 전도성 연결체(24)가 다시 원형을 유지하며 빠져나올 수 있는 정도의 점도를 유지하도록 경화시킨다.
또는, 상기 접착성 물질(52)을 마치 연질 고무와 같이 탄성력을 갖는 것으로 적용하여, 전도성 연결체(24)의 하단이 임베디드되거나, 탄성복원력에 의하여 임베디드된 전도성 연결체(24)가 다시 원형을 유지하며 빠져나올 수 있도록 한다.
다음으로, 상기 접착성 물질(52)의 전체 면적에 걸쳐 서포팅 스티프너(54)를 일체로 부착하는 단계가 진행된다.
이때, 상기 서포팅 스티프너(54)는 실리콘 재질을 이용하여 일정한 두께를 갖는 정사각형 형상으로 만들어진 것으로서, 캐리어(50)의 접착성 물질(52) 위에 각 인터포저(20)의 저면 모서리 부분이 안착되도록 등간격으로 부착된다.
특히, 상기 서포팅 스티프너(54)를 접착성 물질(52) 위에 부착하지 않고, 캐리어(50) 위에 미리 부착한 다음, 서포팅 스티프너(54)를 제외한 캐리어(50)의 일표면에 접착성 물질(52)을 코팅하는 것도 가능하며, 그 이유는 서포팅 스티프너(54)가 접착성 물질(52)에 부착되는 것에 비하여 캐리어(50)에 직접 부착하면 인터포저(20)를 받쳐주는 지지력을 더 딱딱하면서도 크게 제공할 수 있기 때문이다.
다음으로, 상기 접착성 물질(52) 위에 인터포저(20)를 안착시키는 단계가 진행된다.
상기 인터포저(20)는 다수의 관통 실리콘 비아(22)가 형성되고, 각 관통 실리콘 비아(22)의 저부에 범프 또는 솔더볼과 같은 제1전도성 연결체(24)가 미리 융착된 것이다.
따라서, 각 인터포저(20)의 제1전도성 연결체(24)를 접착성 물질(52)에 부착하는 동시에 각 인터포저(20)의 모서리 저면이 서포팅 스티프너(54) 위에 안착되도록 한다.
이에, 첨부한 도 3 및 도 4에서 잘 볼 수 있듯이, 각 인터포저(20)에 부착된 다수의 제1전도성 연결체(24)의 각 하단부가 접착성 물질(52)내에 임베디드되는 동시에 각 인터포저(20)의 모서리 저면이 서포팅 스티프너(54) 위에 받쳐지는 상태가 된다.
이때, 서로 인접하는 4개의 인터포저(20)의 한쪽 모서리 저면은 하나의 서포팅 스티프너(54)의 각 모서리 상면에 공유되며 안착되는 상태가 된다.
한편, 상기와 같이 서포팅 스티프너(54)의 상면 중앙 위치에는 피디셜 마크(56)가 형성되는 바, 인터포저를 흡착하는 동시에 접착성 물질(52)쪽으로 하강시켜 부착시키기 위한 이송툴(미도시됨)이 통상의 비젼시스템을 이용하여 피디셜 마크(56)를 인식하도록 함으로써, 각 인터포저(20)를 서포팅 스티프너(54)의 각 모서리 상면에 정확하게 안착시킬 수 있다.
다음으로, 상기 인터포저(20) 위에 하나 또는 여러개의 상부칩(30)을 도전 가능하게 부착하는 단계가 진행된다.
상기 상부칩(30)은 그 내부에 집적된 회로의 전기적 신호 입출력을 위하여 상부칩(30)의 저면에 형성된 다수의 본딩패드(32)에 전도성범프 또는 솔더볼과 같은 제2전도성 연결체(26)가 도금 공정 등을 통하여 미리 형성된 상태로 구비된다.
따라서, 상기 상부칩(30)의 제2전도성 연결체(26)를 인터포저(20)의 관통 실리콘 비아(22)의 상부에 도전 가능하게 융착되게 하는 리플로우 단계가 진행됨으로써, 인터포저(20)에 대한 상부칩(30)의 적층이 이루어진다.
이때, 상기 인터포저(20)의 관통 실리콘 비아(22)에 상부칩(30)의 제2전도성 연결체(26)를 융착시키는 동시에 경화시키는 리플로우 공정을 진행할 때, 고온에 의하여 인터포저(20)의 에지부가 아래쪽으로 휘어지는 워피지 현상이 발생하더라도, 인터포저(20)의 모서리 저면이 서포팅 스티프너(54)에 의하여 받쳐지고 있는 상태이므로, 인터포저(20)의 에지부에 대한 워피지 현상을 방지할 수 있다.
또한, 이렇게 인터포저(20)의 에지부에 대한 워피지 현상이 방지됨에 따라, 상부칩(30)의 에지부에 배열된 제2전도성 연결체(26)가 인터포저(20)의 에지부에 배열된 관통 실리콘 비아(22)에 융착된 상태를 그대로 유지시킬 수 있고, 결국 기존에 상부칩(30)의 에지부에 배열된 제2전도성 연결체(26)가 워피지 현상을 갖는 인터포저(20)에 제대로 융착(interconnection)되지 않는 넌-웨트(non-wet) 불량 현상을 용이하게 방지할 수 있다.
또한, 인터포저(20)의 에지부의 워피지 방지과 함께 인터포저(20)의 관통 실린콘 비아(22)의 저부에 융착된 제1전도성 연결체(24)가 접착성 물질(52)내에 원형을 유지하면서 임베디드된 상태이므로, 기존에 기판(10)과 인터포저(20) 간을 연결하는 제1전도성 연결체(24) 중 에지부에 배열된 제1전도성 연결체(24)가 과도하게 압축 변형되는 현상 또한 방지할 수 있다.
다음으로, 제2전도성 연결체(26)를 매개로 서로 적층 연결된 상부칩(30) 및 인터포저(20)를 캐리어(50)로부터 분리시키기 위하여, 상부칩(30)의 상면에 걸쳐 접착테이프(58)를 부착하는 단계가 진행된다.
연이어, 상기 접착테이프(58)를 들어올려서 서로 적층된 상부칩(30) 및 인터포저(20)를 캐리어(50)의 접착성 물질(52)로부터 분리되도록 한다.
보다 상세하게는, 접착테이프(58)가 상부칩(30)에 부착된 접착력이 인터포저(20)가 접착성 물질(52)에 부착된 접착력에 비하여 더 크므로, 접착테이프(58)를 잡고 들어올리면 접착성 물질(52)내에 임베디드된 제1전도성 연결체(24)가 쏙 빠지면서 제2전도성 연결체(26)를 매개로 서로 적층된 상부칩(30) 및 인터포저(20)가 캐리어(50)의 접착성 물질(52)로부터 완전하게 분리되는 상태가 된다.
다음으로, 서로 적층된 상태로 분리된 상부칩(30) 및 인터포저(20)를 기판(10)에 도전 가능하게 부착하는 단계가 진행된다.
즉, 인터포저(20)의 제1전도성 연결체(24)를 기판(10)의 전도성패턴(12)에 리플로우 공정을 통하여 융착시킴으로써, 서로 적층된 상부칩(30) 및 인터포저(20)가 기판(10)에 도전 가능하게 탑재되는 상태가 된다.
최종적으로, 제1전도성 연결체(24)가 존재하는 기판(10)과 인터포저(20) 사이공간과, 제2전도성 연결체(26)가 존재하는 인터포저(20)와 상부칩(30) 사이공간에 언더필 재료(40)를 충진하는 단계가 진행되며, 절연성 재질로 된 언더필 재료(40)를 충진하는 이유는 서로 파인피치를 이루는 제1 및 제2전도성 연결체(24,26)들을 견고하게 잡아주는 동시에 서로 절연시키기 위함에 있다.
종래에는 제1전도성 연결체(24)가 존재하는 기판(10)과 인터포저(20) 사이공간에 1차로 언더필 재료를 충진하고, 제2전도성 연결체(26)가 존재하는 인터포저(20)와 상부칩(30) 사이공간에 2차로 언더필 재료를 충진하는 등 총 2단계에 걸쳐 언더필 충진 공정이 진행되었지만, 본 발명에서는 제1전도성 연결체(24)가 존재하는 기판(10)과 인터포저(20) 사이공간과, 제2전도성 연결체(26)가 존재하는 인터포저(20)와 상부칩(30) 사이공간에 언더필 재료(40)를 한 번에 충진시킬 수 있다.
보다 상세하게는, 종래에는 기판(10)에 제1전도성 연결체(24)를 매개로 인터포저(20)를 부착한 다음 1차로 언더필 재료를 충진하고, 인터포저(20) 위에 제2전도성 연결체(26)를 매개로 상부칩(30)을 부착한 다음 2차로 언더필 재료를 충진하는 등 총 2단계에 걸쳐 언더필 충진 공정이 진행되었지만, 본 발명은 상기와 같이 상부칩(30)과 인터포저(20)가 미리 적층된 상태로 구비되어 기판에 부착된 상태이므로, 제1전도성 연결체(24)가 존재하는 기판(10)과 인터포저(20) 사이공간과, 제2전도성 연결체(26)가 존재하는 인터포저(20)와 상부칩(30) 사이공간에 언더필 재료(40)를 동시에 주입할 수 있다.
따라서, 기존에 2단계로 별도 구분되어 진행되던 언더필 충진 공정수를 1번으로 줄여서 제조비용을 절감할 수 있다.
10 : 기판
12 : 전도성패턴
20 : 인터포저
22 : 관통 실리콘 비아
24 : 제1전도성 연결체
26 : 제2전도성 연결체
30 : 상부칩
32 : 본딩패드
40 : 언더필 재료
50 : 캐리어
52 : 접착성 물질
54 : 서포팅 스티프너
56 : 피디셜 마크
58 : 접착테이프

Claims (7)

  1. 다수의 인터포저(20)가 등간격으로 부착되는 크기를 갖는 캐리어(50)와;
    상기 캐리어(50)의 일표면에 걸쳐 일정한 두께로 코팅되는 접착성 물질(52)과;
    상기 접착성 물질(52)의 면적에서, 각 인터포저(20)의 모서리 부분이 안착되는 위치에 일체로 부착되는 서포팅 스티프너(54);
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치.
  2. 청구항 1에 있어서,
    상기 서포팅 스티프너(54)는 인터포저(20)와 동일한 열팽창계수를 갖는 실리콘 재질을 이용하여 사각형 형상으로 만들어진 것임을 특징으로 하는 반도체 패키지 제조용 서포팅 장치.
  3. 청구항 1에 있어서,
    상기 서포팅 스티프너(54)의 상면 중앙 위치에는 인터포저(20)의 정확한 안착방향을 안내하는 피디셜 마크(56)가 형성된 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치.
  4. 일정 면적을 갖는 캐리어(50)의 일표면에 걸쳐 접착성 물질(52)을 코팅하는 단계와;
    상기 접착성 물질(52)의 면적 중에서 인터포저(20)의 모서리 부분이 안착되는 위치에 서포팅 스티프너(54)를 일체로 부착하는 단계와;
    다수의 관통 실리콘 비아(22)가 형성되고, 각 관통 실리콘 비아(22)의 저부에 제1전도성 연결체(24)가 융착된 다수의 인터포저(20)를 구비하는 단계와;
    상기 각 인터포저(20)의 제1전도성 연결체(24)를 접착성 물질(52)에 부착하는 동시에 각 인터포저(20)의 모서리 저면이 서포팅 스티프너(54) 위에 안착되도록 하는 단계와;
    본딩패드(32)에 제2전도성 연결체(26)가 융착된 하나 이상의 상부칩(30)을 구비하는 단계와;
    상기 상부칩(30)의 제2전도성 연결체(26)를 인터포저(20)의 관통 실리콘 비아(22)의 상부에 도전 가능하게 융착되게 하는 리플로우 단계와;
    상기 상부칩(30)의 상면에 접착테이프(58)를 부착하는 동시에 접착테이프(58)를 들어올려서 서로 적층된 상부칩(30) 및 인터포저(20)를 캐리어(50)의 접착성 물질(52)로부터 분리시키는 단계와;
    인터포저(20)의 제1전도성 연결체(24)를 기판(10)의 전도성패턴(12)에 융착시켜서 서로 적층된 상부칩(30) 및 인터포저(20)가 기판(10)에 도전 가능하게 탑재되도록 한 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법.
  5. 청구항 4에 있어서,
    상기 기판(10)에 상부칩(30) 및 인터포저(20)가 적층 부착된 상태에서, 제1전도성 연결체(24)가 존재하는 기판(10)과 인터포저(20) 사이공간과, 제2전도성 연결체(26)가 존재하는 인터포저(20)와 상부칩(30) 사이공간에 언더필 재료(40)를 충진하는 단계가 한 번에 진행되는 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법.
  6. 청구항 4에 있어서,
    상기 서포팅 스티프너(54)는 인터포저(20)와 동일한 열팽창계수를 갖는 실리콘 재질을 이용하여 사각형 형상으로 만들어진 것으로서, 각 서포팅 스티프너(54)의 각 모서리 상면에 각 인터포저(20)의 모서리 부분이 동시에 안착되는 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법.
  7. 청구항 4에 있어서,
    상기 캐리어(50)의 일표면에 코팅된 접착성 물질(52)은 제1전도성 연결체(24)의 하단이 임베디드되거나, 임베디드된 상태에서 분리될 정도로 경화 처리되는 것을 특징으로 하는 반도체 패키지 제조용 서포팅 장치를 이용한 반도체 패키지 제조 방법.
KR1020120104329A 2012-09-20 2012-09-20 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법 KR101440342B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120104329A KR101440342B1 (ko) 2012-09-20 2012-09-20 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120104329A KR101440342B1 (ko) 2012-09-20 2012-09-20 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법

Publications (2)

Publication Number Publication Date
KR20140038078A true KR20140038078A (ko) 2014-03-28
KR101440342B1 KR101440342B1 (ko) 2014-09-15

Family

ID=50646585

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120104329A KR101440342B1 (ko) 2012-09-20 2012-09-20 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법

Country Status (1)

Country Link
KR (1) KR101440342B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160116234A (ko) * 2015-03-27 2016-10-07 앰코 테크놀로지 코리아 주식회사 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법
US9899337B2 (en) 2015-08-13 2018-02-20 Samsung Electronics Co., Ltd. Semiconductor package and manufacturing method thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210155455A (ko) 2020-06-16 2021-12-23 삼성전자주식회사 반도체 패키지

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703704B1 (en) * 2002-09-25 2004-03-09 International Business Machines Corporation Stress reducing stiffener ring
US8803332B2 (en) * 2009-09-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Delamination resistance of stacked dies in die saw

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160116234A (ko) * 2015-03-27 2016-10-07 앰코 테크놀로지 코리아 주식회사 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법
US9899337B2 (en) 2015-08-13 2018-02-20 Samsung Electronics Co., Ltd. Semiconductor package and manufacturing method thereof

Also Published As

Publication number Publication date
KR101440342B1 (ko) 2014-09-15

Similar Documents

Publication Publication Date Title
KR101895021B1 (ko) 상호접속 구성요소의 제조 방법
US7462939B2 (en) Interposer for compliant interfacial coupling
US20080157327A1 (en) Package on package structure for semiconductor devices and method of the same
US20180204807A1 (en) Semiconductor device
US7958627B2 (en) Method of attaching an electronic device to an MLCC having a curved surface
JP2006502587A (ja) マルチチップパッケージ用のコンポーネント、方法およびアセンブリ
JP2007324354A (ja) 半導体装置
TWI411065B (zh) 具有插入器之覆晶晶片，以及製造其之方法
TW201426928A (zh) 具有在封裝間之電絕緣材料之層疊封裝（ＰｏＰ）
KR20130129100A (ko) 반도체 장치 및 그 제조 방법
US10867956B2 (en) Method of manufacturing a semiconductor device
US7663254B2 (en) Semiconductor apparatus and method of manufacturing the same
US7692296B2 (en) Semiconductor device and multilayer substrate therefor
US20110197438A1 (en) Method of manufacturing semiconductor device
US9258890B2 (en) Support structure for stacked integrated circuit dies
JP2907188B2 (ja) 半導体装置、半導体装置の実装方法、および半導体装置の製造方法
US20120135565A1 (en) Method of manufacturing semiconductor device including filling gap between substrates with mold resin
JP3291289B2 (ja) 電子部品の製造方法
KR101440342B1 (ko) 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법
KR20070051165A (ko) 프리 솔더 범프를 갖는 반도체 패키지와, 그를 이용한 적층패키지 및 그의 제조 방법
US20130070437A1 (en) Hybrid interposer
KR101374144B1 (ko) 워피지 방지 구조를 갖는 반도체 장치
JP4650269B2 (ja) 積層型半導体装置の製造方法
US20180130757A1 (en) Folding thin systems
KR101440340B1 (ko) 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170904

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180904

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190904

Year of fee payment: 6