KR20140030606A - 상변화 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것이다. 본 발명에서는 상변화 물질막 내부에 ① 결정화 온도가 400도 이상인 물질, ② low-k 물질 또는 high-k 물질, ③ 전기전도율이 낮은 물질, 또는 ④ 열전도율이 낮은 물질을 이용하여 분리막을 형성함으로써, 셀 스위칭시 상변화 물질막을 구성하는 상변화 물질의 원소 휘발을 방지하여 단위 면적당 조성 편차를 최소화한다. 또한, 상기 분리막을 통해 결정-비정질화시 결정립의 크기를 조절하고, 셀 저항 증가를 유도함으로써, 상변화 메모리 소자의 신뢰성을 보다 향상시킨다.
Description
본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 상변화 물질의 조성 편차를 최소화할 수 있는 상변화 메모리 소자 및 그 제조방법에 관한 것이다.
정보 통신 분야의 급속한 발달과 정보 매체의 급속한 대중화에 따라 초고속 동작이 가능하고 대용량의 메모리 저장 능력을 가지는 차세대 반도체 메모리 소자에 대한 수요가 점차 증가하고 있다.
이러한 차세대 반도체 메모리 소자는 디램등의 휘발성 메모리 소자와 플래쉬 메모리등의 비휘발성 메모리 소자의 장점을 취하여 개발된 것으로서, PCRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STT-RAM(Spin Transfer Torque Random Access Memory) 또는 PoRAM(Polymer Random Access Memory)등으로 대표될 수 있다.
차세대 반도체 메모리 소자 중, 상변화 물질을 적용한 PCRAM은 상변화 물질막의 결정 구조 변화에 의한 저항 차이를 이용하여 데이터 저장이 이루어지는 소자이다. 이러한 상변화 물질로서는, 게르마늄(Ge), 안티몬(Sb) 및 텔루늄(Te)으로 구성된 칼코겐 화합물(GST)이 사용될 수 있으며, 이러한 GST는 공급되는 전류의 크기 및 공급 시간에 의존하여 결정 구조가 달라진다.
즉, 상변화 물질막에 높은 크기의 전류 펄스를 단시간 인가하여 상변화 물질막의 온도를 용융점 부근까지 높인 후, 급냉(약 1ns)시키면 열을 받은 상변화 물질막 부분은 저항이 높은 비정질 상태로 된다(리세트). 반면, 상대적으로 낮은 크기의 전류 펄스를 장시간 인가하여 상변화 물질막의 온도를 용융 온도보다 낮은 결정화 온도로 유지하여 결정화시킨 후, 냉각시키면 열을 받은 상변화 물질막 부분은 저항이 낮은 결정 상태가 된다(세트).
이처럼 상변화 물질막은 그 결정 구조에 따라서 저항의 크기가 달라지는 특성(결정 상태는 저항이 작고, 비정질 상태는 저항이 크다)이 있는데, 이러한 저항 차이를 이용하여 "1" 또는 "0"의 데이터를 프로그램하고 소거하게 되는 것이다.
한편, 공급되는 전류의 크기 및 공급 시간에 의존하여 상변화 물질막이 비정질/결정 상태로 변하는 영역을 상변화 영역이라고 하는데, 이러한 상변화 영역은 그 면적이 작을수록 유리하다. 왜냐하면 상변화 영역이 작을수록 적은 양의 전류를 인가하여 원하는 결정 구조를 얻을 수 있을 뿐 아니라 비정질/결정의 변화 제어 및 형성 속도가 개선되기 때문이다.
그러나, 통상적으로 상변화 물질막의 상부에 상부전극이 위치하므로 인가된 전류는 대부분 위를 향해 흐르게 된다. 그로 인해 비정질로 변하는 상변화 영역이 상변화 물질막내에 고르게 형성되지 못하고 하부전극의 상부에 편중되어 형성되는 현상이 발생한다.
또한, 이러한 결정-비정질화 시, 상변화 물질막에 인가되는 온도에 따라 상변화 물질의 원소가 휘발되며, 결정화시 원소의 결합상태에 따라 단위 면적당 원소의 분포가 달라져 신뢰성에 악영향을 주고 있다.
도 1a 및 도 1b에는 플래너 셀 타입 상변화 메모리 소자에서의 결정-비정질화 과정이 도시되어 있다.
도 1a를 참조하면, 통상의 억세스 소자가 형성되어 있는 반도체 기판(도시되지 않음) 상부에 하부전극(100)이 형성되어 있다. 그리고, 상기 하부전극(100) 상부에 층간절연막(102)을 관통하는 콘택(104)이 형성되어 있으며, 상기 콘택(104) 상부에 상변화 물질막(106)이 형성되어 있다. 그리고, 상기 상변화 물질막(106) 상부에 상부전극(108)이 형성되어 있다.
여기서, 상기 상변화 물질막(106)은 낮은 크기의 전류를 장시간 인가한 후에 냉각시켜 저항이 낮은 결정 상태, 즉 세트 상태를 유지하고 있다.
도 1b를 참조하면, 상기 결정 상태의 상변화 물질막(106)에 높은 크기의 전류를 인가한 뒤, 이를 급냉(약 1ns 미만)시킨다. 그러면, 상기 결정 상태의 상변화 물질막(106)의 일부가 저항이 높은 비정질 상태(110), 즉 리세트 상태를 이루게 된다.
이처럼, 상변화 물질막의 결정-비정질화 시, 상기 도 1b에 도시된 것과 같이, 비정질화된 상변화 영역(110)이 상변화 물질막(106)의 일부 영역에 편중되어 있다. 보다 구체적으로, 상기 상변화 영역(110)이 콘택(104)의 상부 영역에 편중되어 있다. 이러한 편중현상은 하부전극 및 상부전극간 전류 흐름에 의한 것으로서, 인가된 전류가 상부전극이 위치하고 있는 상부를 향해 흐르므로 전체 상변화 물질막 영역중에서 일부 영역에서만 비정질화가 일어나는 것이다.
그러나, 이처럼 상변화 영역이 콘택 상부 영역에 편중될 경우, 단위 영역별 조성 편차가 심해지게 되어 결과적으로 상변화 메모리 소자의 전기적 특성이 악화되는 문제점이 있다.
한편, 이러한 상변화 영역의 편중현상은 상변화 물질막이 절연막에 둘러싸여 있는 컨파인드 셀 타입 상변화 메모리 소자에서도 발생하고 있다.
도 2a 및 도 2b에는 컨파인드 셀 타입 상변화 메모리 소자에서의 결정-비정질화 과정이 도시되어 있다.
도 2a를 참조하면, 통상의 억세스 소자가 형성되어 있는 반도체 기판(도시되지 않음) 상부에 하부전극 콘택(200)이 형성되어 있다. 그리고, 상기 하부전극 콘택(200) 상부에 층간절연막(202)이 형성되어 있으며, 상기 층간절연막을 일부 식각하여 형성된 홀 내부에 하부전극(204)이 형성되어 있다. 그리고, 상기 하부전극(204) 상부에 스페이서 절연막(206)에 둘러싸인 상변화 물질막(208)이 형성되어 있다. 그리고, 상기 스페이서 절연막(206) 및 상변화 물질막(208) 상부에 상부전극(210)이 형성되어 있다.
여기서, 상기 상변화 물질막(208)은 낮은 크기의 전류를 장시간 인가한 후에 냉각시켜 저항이 낮은 결정 상태, 즉 세트 상태를 유지하고 있다.
도 2b를 참조하면, 상기 결정 상태의 상변화 물질막(208)에 높은 크기의 전류를 인가한 뒤, 이를 급냉시킨다. 그러면, 상기 결정 상태의 상변화 물질막(208)의 일부가 저항이 높은 비정질 상태(212), 즉 리세트 상태를 이루게 된다.
이처럼, 결정-비정질화 시, 상기 플래너 셀 타입 상변화 메모리 소자에서와 마찬가지로 상변화 영역(212)의 편중 현상이 발생한다. 즉, 상기 도 2b에 도시된 것과 같이, 비정질의 상변화 영역(212)이 상변화 물질막(208)의 일부 영역에 편중되어 나타난다. 보다 구체적으로, 상기 상변화 영역(212)이 하부전극(204)의 상부 중심에 편중되어 있다.
이러한 컨파인드 셀 타입 상변화 메모리 소자에서의 편중현상 역시 하부전극 및 상부전극간 전류 흐름에 의한 것으로서, 이처럼 전체 상변화 물질막중에서 일부 영역에서만 비정질화가 일어날 경우, 단위 영역별 조성 편차가 심해지게 되어 결과적으로 상변화 메모리 소자의 전기적 특성이 악화되는 문제점이 있다.
또한, 상기 플래너 셀 타입 및 컨파인드 셀 타입의 상변화 메모리 소자에 있어서의 상변화 물질막의 단위 영역별 조성 편차는 셀 스위칭시 인가되는 온도에 따라 상변화 물질 원소의 휘발에 의해서도 유발된다.
본 발명의 목적은, 상변화 물질의 원소 휘발을 방지할 수 있도록 하는 상변화 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 상변화 물질의 조성 편차를 최소화할 수 있도록 하는 상변화 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 결정-비정질화시 결정립의 크기를 조절할 수 있도록 하는 상변화 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 셀 저항 증가를 유도하여 신뢰성 향상을 도모할 수 있도록 하는 상변화 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 실시예에 따른 상변화 메모리 소자는, 반도체 기판 상부에 형성되어 있는 하부전극; 상기 하부전극 상부에 형성되며, 상변화 물질의 원소 휘발을 방지하는 분리막을 구비한 상변화 물질막; 및 상기 상변화 물질막 상부에 형성되어 있는 상부전극을 포함한다.
본 발명의 실시예에 따른 상변화 메모리 소자는, 반도체 기판 상부에 형성되어 있는 하부전극; 상기 하부전극 상부의 층간절연막을 관통하여 형성된 홀 내부에 도전막을 충전하여 형성된 콘택; 상기 콘택 상부에 형성되며, 상변화 물질의 원소 휘발을 방지하는 가로막 형태의 분리막을 구비한 상변화 물질막; 및 상기 상변화 물질막 상부에 형성되어 있는 상부전극을 포함한다.
본 발명의 실시예에 따른 상변화 메모리 소자는, 반도체 기판 상부에 형성되어 있는 하부전극 콘택; 상기 하부전극 콘택 상부의 층간절연막을 관통하여 형성된 홀의 하부에 도전막을 증착하여 형성된 하부전극; 상기 하부전극이 형성되어 있는 홀의 측벽에 형성되어 있는 스페이서 절연막; 상기 스페이서 절연막이 형성된 트렌치 내부에 세로막 형태로 형성되어 상변화 물질의 원소 휘발을 방지하는 분리막; 상기 분리막이 형성되어 있는 트렌치 내부에 상변화 물질을 충전하여 형성된 다수개의 단위 상변화 물질막으로 이루어진 상변화 물질막; 및 상기 상변화 물질막 상부에 형성되어 있는 상부전극을 포함한다.
본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은, 반도체 기판 상부에 하부전극을 형성하는 단계; 상기 하부전극 상부에 상변화 물질의 원소 휘발을 방지하는 분리막을 구비한 상변화 물질막을 형성하는 단계; 및 상기 상변화 물질막 상부에 상부전극을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은, 반도체 기판 상부에 하부전극을 형성하는 단계; 상기 하부전극 상부에 층간절연막을 관통하는 홀을 형성한 뒤, 상기 홀 내부에 도전막을 충전하여 콘택을 형성하는 단계; 상기 콘택 상부에 제1 단위 상변화 물질막을 형성하는 단계; 상기 제1 단위 상변화 물질막 상부에, 상변화 물질의 원소 휘발을 방지하는 분리막을 형성하는 단계; 상기 분리막 상부에 제2 단위 상변화 물질막을 형성하여 상변화 물질막을 형성하는 단계; 및 상기 제1/제2 단위 상변화 물질막 및 분리막 상부에 상부전극을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은, 반도체 기판 상부에 하부전극 콘택을 형성하는 단계; 상기 하부전극 콘택 상부에 층간절연막을 관통하는 홀을 형성한 뒤, 상기 홀의 하부에 도전막을 증착하여 하부전극을 형성하는 단계; 상기 하부전극이 형성되어 있는 홀의 측벽에 스페이서 절연막을 형성하는 단계; 상기 스페이서 절연막이 형성되어 있는 트렌치 내부에 상변화 물질의 원소 휘발을 방지하는 분리막을 세로막 형태로 형성하는 단계; 상기 분리막이 형성되어 있는 트렌치 내부에 상변화 물질을 충전하여, 상기 분리막에 의해 분리 형성되는 다수개의 단위 상변화 물질막으로 이루어지는 상변화 물질막을 형성하는 단계; 및 상기 상변화 물질막 상부에 상부전극을 형성하는 단계를 포함한다.
본 발명에 의하면, 상변화 물질막 내부에 ① 결정화 온도가 400도 이상인 물질, ② low-k 물질 또는 high-k 물질, ③ 전기전도율이 낮은 물질, 또는 ④ 열전도율이 낮은 물질을 이용하여 분리막을 형성함으로써, 셀 스위칭시 상변화 물질막을 구성하는 상변화 물질의 원소 휘발을 방지하여 단위 면적당 조성 편차를 최소화한다. 또한, 상기 분리막을 통해 결정-비정질화시 결정립의 크기를 조절하고, 셀 저항 증가를 유도함으로써, 상변화 메모리 소자의 신뢰성을 보다 향상시킬 수 있게 된다.
도 1a 및 도 1b는 종래 기술에 따른 플래너 셀 타입 상변화 메모리 소자에서의 결정-비정질화 과정을 나타낸다.
도 2a 및 도 2b는 종래 기술에 따른 컨파인드 셀 타입 상변화 메모리 소자에서의 결정-비정질화 과정을 나타낸다.
도 3a 내지 도 3e은 본 발명의 바람직한 실시예에 따른 플래너 셀 타입 상변화 메모리 소자의 제조방법을 나타낸다.
도 4a 내지 도 4e는 본 발명의 바람직한 실시예에 따른 컨파인드 셀 타입 상변화 메모리 소자의 제조방법을 나타낸다.
도 2a 및 도 2b는 종래 기술에 따른 컨파인드 셀 타입 상변화 메모리 소자에서의 결정-비정질화 과정을 나타낸다.
도 3a 내지 도 3e은 본 발명의 바람직한 실시예에 따른 플래너 셀 타입 상변화 메모리 소자의 제조방법을 나타낸다.
도 4a 내지 도 4e는 본 발명의 바람직한 실시예에 따른 컨파인드 셀 타입 상변화 메모리 소자의 제조방법을 나타낸다.
이하, 하기의 도면들을 참조하여 본 발명의 실시예에 따른 상변화 메모리 소자 및 그 제조방법에 대해 상세히 설명하고자 한다.
먼저, 도 3d에는 본 발명의 바람직한 실시예에 따른 플래너 셀 타입 상변화 메모리 소자가 도시되어 있다.
도 3d를 참조하면, 통상의 억세스 소자가 형성되어 있는 반도체 기판(도시되지 않음) 상부에 하부전극(300)이 형성되어 있다. 그리고, 상기 하부전극(300) 상부에 층간절연막(302)이 형성되어 있으며, 상기 층간절연막(302)을 관통하여 콘택(304)이 형성되어 있다. 그리고, 상기 콘택(304) 상부에 다층 구조의 상변화 물질막(306-306a, 306b, 306c)이 형성되어 있으며, 그 상부에 상부전극(310)이 형성되어 있다.
상기 다층 구조의 상변화 물질막(306)은 본 발명의 핵심 구성으로서, 수직방향으로 적층되어 있는 단위 상변화 물질막(306a, 306b, 306c) 사이에 ① 결정화 온도가 400도 이상인 물질, ② low-k 물질 또는 high-k 물질, ③ 전기전도율이 낮은 물질 또는 ④ 열전도율이 낮은 물질로 이루어진 다수개의 분리막(308-308a, 308b)이 형성되어 있는 것이 특징이다.
이처럼, 상변화 물질막(306) 사이에 가로막 형태의 분리막(308)을 형성할 경우, 상기 분리막(308)에 의해 전체 상변화 물질막(306)이 보다 얇은 단위 상변화 물질막(306a, 306b, 306c)으로 나뉘게 된다. 그 결과, 저온(약 400도 이하)에서 휘발성을 갖는 상변화 물질 원소의 확산이 상기 분리막(308)에 의해 방지되어 균일한 조성이 유지됨은 물론, 결정-비정질화가 이루어지는 상변화 물질막의 면적 자체가 작아지게 되어 상변화 물질의 조성 편차를 최소화할 수 있게 된다.
한편, 도 4d에는 본 발명의 바람직한 실시예에 따른 컨파인드 셀 타입 상변화 메모리 소자가 도시되어 있다.
도 4d를 참조하면, 통상의 억세스 소자가 형성되어 있는 반도체 기판(도시되지 않음) 상부에 하부전극 콘택(400)이 형성되어 있다. 그리고, 상기 하부전극 콘택(400) 상부에 층간절연막(402)이 형성되어 있으며, 상기 층간절연막(402)을 일부 식각하여 형성된 홀 내부에 하부전극(404)이 형성되어 있다. 그리고, 상기 하부전극(404) 상부에 스페이서 절연막(406)에 의해 둘러싸인 다겹 구조의 상변화 물질막(412)이 형성되어 있으며, 그 상부에 상부전극(414)이 형성되어 있다.
상기 다겹 구조의 상변화 물질막(412)은 본 발명의 핵심 구성으로서, 단위 상변화 물질막(412a, 412b, 412c) 사이에 ① 결정화 온도가 400도 이상인 물질, ② low-k 물질 또는 high-k 물질, ③ 전기전도율이 낮은 물질 또는 ④ 열전도율이 낮은 물질로 이루어진 다수개의 분리막(410-410a, 410b)이 형성되어 있는 것이 특징이다.
이처럼, 상변화 물질막(412) 사이에 세로막 형태의 분리막(410)을 형성할 경우, 상기 분리막(410)에 의해 전체 상변화 물질막(412)이 보다 얇은 단위 상변화 물질막(412a, 412b, 412c)으로 분리된다. 그 결과, 저온(약 400도 이하)에서 휘발성을 갖는 상변화 물질 원소의 확산이 상기 분리막(410)에 의해 방지되어 균일한 조성이 유지됨은 물론, 결정-비정질화가 이루어지는 상변화 물질막의 면적 자체가 작아지게 되어 상변화 물질의 조성 편차를 최소화할 수 있게 된다.
그러면, 하기의 도면들을 참조하여 상기 플래너 셀 타입 및 컨파인드 셀 타입 상변화 메모리 소자의 제조과정을 보다 구체적으로 살펴보기로 하자.
먼저, 도 3a 및 3e에는 본 발명의 바람직한 실시예에 따른 플래너 셀 타입 상변화 메모리 소자의 제조방법이 도시되어 있다.
도 3a를 참조하면, 통상의 억세스 소자가 형성되어 있는 반도체 기판(도시되지 않음) 상부에 하부전극(300)을 형성한다. 그리고, 상기 하부전극(300) 상부에 층간절연막(302)을 증착한 뒤, 상기 층간절연막(302)을 관통하는 홀을 형성한다. 그리고, 상기 홀 내부에 도전막을 충전하여 콘택(304)을 형성한다.
도 3b를 참조하면, 상기 콘택(304)이 형성되어 있는 반도체 기판 상부에 제1상변화 물질막(306a)을 형성한다. 이어서, 상기 제1상변화 물질막(306a) 상부에 제1분리막(308a)을 형성한다.
여기서, 상기 제1상변화 물질막(306a)은 Ge, Se, Te, 이들의 혼합물 및 이들의 합금으로 구성되는 군에서 선택되는 물질로 형성할 수 있다. 보다 구체적으로, Ge, Se, Te, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 및 이들의 혼합물 또는 합금으로 형성할 수 있다.
그리고, 상기 제1분리막(308a)은 ① 결정화 온도가 400도 이상인 물질, ② low-k 물질 또는 high-k 물질, ③ 전기전도율이 낮은 물질 또는 ④ 열전도율이 낮은 물질로 형성할 수 있다. 보다 구체적으로, 상기 결정화 온도가 400도 이상인 물질은, SiO2, Si3N4, Nb2O5등의 산화물 또는 질화물일 수 있다. 그리고, 상기 low-k 물질은 Si3N4, SiO2, SION, SIOC등의 금속 산화물 및 금속 질화물일 수 있으며, 상기 high-k 물질은 Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물일 수 있다. 그리고, 상기 전기전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물일 수 있다. 그리고, 상기 열전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물일 수 있다.
그리고, 상기 제1분리막(308a)은 통상의 화학적기상증착(CVD), 물리적기상증착(PVD), 원자층증착(ALD) 또는 스핀 코팅 공정으로 형성할 수 있다.
도 3c를 참조하면, 상기 제1분리막(308a) 상부에 제2상변화 물질막(306b)을 형성한다. 그리고, 상기 제2상변화 물질막(306b) 상부에 제2분리막(308b)을 형성한다. 그리고, 상기 제2분리막(308b) 상부에 제3상변화 물질막(306c)을 형성함으로써, 본 발명의 핵심 구조인 다수개의 단위 상변화 물질막(306a, 306b, 306c) 및 다수개의 단위 분리막(308a, 308b)으로 이루어진 다층 구조의 상변화 물질막(306)을 형성한다.
여기서, 상기 제2상변화 물질막(306b)과 제3상변화 물질막(306c)은 상기 제1상변화 물질막(306a)과 동일한 물질 또는 서로 다른 물질로 형성할 수 있다. 즉, 상기 제1상변화 물질막(306a), 제2상변화 물질막(306b), 제3상변화 물질막(306c)을 모두 동일한 상변화 물질로 형성하거나, 각각 서로 다른 물질로 형성할 수 있다.
그리고, 상기 제2분리막(308b) 또한 CVD, PVD, ALD 또는 스핀 코팅 공정을 이용하여 상기 제1분리막(308a)과 동일한 물질로 형성하거나 서로 다른 물질로 형성할 수 있다.
도 3d를 참조하면, 상기 제3상변화 물질막(306c) 상부에 상부전극(310)을 형성한다.
도 3e를 참조하면, 결정 상태를 이루고 있는 상변화 물질막(306)에 높은 크기의 전류를 인가한 뒤, 이를 급냉(약 1ns 미만)시킨다. 그러면, 상기 결정 상태를 이루고 있던 각각의 단위 상변화 물질막(306a, 306b, 306c)의 일부가 비정질 상태로 천이하여 각각의 상변화 영역(312a, 312b, 312c)을 형성하게 된다. 즉, 제1상변화 물질막(306a) 내부에는 제1상변화 영역(312a), 제2상변화 물질막(306b) 내부에는 제2상변화 영역(312b), 제3상변화 물질막(306c) 내부에는 제3상변화 영역(312c)이 각각 독립적으로 형성된다.
상기 상변화 물질막(306) 내부에는 두 개의 단위 분리막(308a, 308b)이 등간격으로 삽입 형성되어 있어, 전체 상변화 물질막(306)은 동일한 면적을 가지는 다수개의 단위 상변화 물질막(306a, 306b, 306c)으로 분리된 상태이다. 이러한 분리막(308a, 308b)에 의해서 셀 스위칭 시, 상변화 물질 원소의 휘발이 방지되어 단위 상변화 물질막(306a, 306b, 306c)의 조성이 균일하게 유지됨은 물론, 결정-비정질화가 이루어지는 상변화 물질막의 면적 자체가 작아지게 되어 단위 상변화 물질막(306a, 306b, 306c) 내부에 상변화 영역(312a, 312b, 312c)이 고르게 형성되는 것이다.
종래 기술에 따른 플래너 셀 타입 상변화 메모리 소자에 있어서는, 전체 상변화 물질막의 조성 편차가 심해 상변화 영역이 일부 영역에 편중되어 상변화 메모리 소자의 전기적 특성이 불량한 문제점이 있었다. 그러나, 본 발명에서는 가로막 형태의 분리막에 의해 다수개로 나뉘어진 단위 상변화 물질막 내부에 상변화 영역이 고르게 형성됨으로 인하여 상변화 메모리 소자의 전기적 특성이 향상되는 효과를 얻을 수 있다.
한편, 상기 다수개의 단위 상변화 물질막(306a, 306b, 306c) 및 다수개의 단위 분리막(308a, 308b)으로 이루어진 다층 구조의 상변화 물질막(306)을 형성함에 있어서, 단위 상변화 물질막과 단위 분리막의 개수 및 두께는 설계자에 의해 자유롭게 변경될 수 있다.
통상적으로, PCRAM의 경우, 결정립의 크기를 조절하거나 첨가물(예컨대, Si, C, N등)을 이용하여 셀 저항을 조절할 수 있다. 그러므로, 원하는 셀 저항을 얻기 위하여 결정립의 크기를 미리 계산한 뒤, 상기 상변화 물질막의 종류 및 두께, 그리고 분리막의 종류 및 두께를 결정하는 것이 바람직하다. 따라서, 상기 도 3d에 도시된 것과 같이, 상변화 물질막 내부에 두 개의 단위 분리막(308a, 308b)을 등간격으로 배치하거나, 결정립 크기 계산에 의한 지정 간격으로 배치함으로써, 셀 저항을 자유롭게 조절하여 낮은 동작 전류를 갖는 상변화 메모리 소자를 제조할 수 있다.
그리고, 상기 도 3e에는 단위 상변화 물질막(306a, 306b, 306c) 내부의 상변화 영역(312a, 312b, 312c)이 동일한 면적으로 형성된 상태가 도시되어 있다. 그러나, 이러한 상변화 영역(312a, 312b, 312c)의 면적 또한 각각 개별적으로 제어할 수 있다. 즉, 상기 단위 상변화 물질막(306a, 306b, 306c)에 인가되는 전류량을 개별적으로 조절하여 각각의 단위 상변화 물질막(306a, 306b, 306c) 내부에 형성되는 상변화 영역(312a, 312b, 312c)이 독립적으로 형성될 수 있도록 함으로써, 원하는 셀 저항을 얻을 수 있게 된다.
한편, 도 4a 및 도 4e에는 본 발명의 바람직한 실시예에 따른 컨파인드 셀 타입 상변화 메모리 소자의 제조방법이 도시되어 있다.
도 4a를 참조하면, 통상의 억세스 소자가 형성되어 있는 반도체 기판(도시되지 않음) 상부에 하부전극 콘택(400)을 형성한다. 그리고, 상기 하부전극 콘택(400) 상부에 층간절연막(402)을 증착한 뒤, 상기 층간절연막(402)을 관통하는 홀을 형성한다. 그리고, 상기 홀 내부의 바텀 영역에 도전막을 증착하여 하부전극(404)을 형성한다.
그리고, 상기 하부전극(404)이 형성되어 있는 홀 내부의 측벽에 스페이서 절연막(406)을 형성하여 상변화 물질막이 형성되어질 트렌치(408)를 형성한다.
도 4b를 참조하면, 상기 트렌치(408) 내부에 제1분리막(410a) 및 제2분리막(410b)으로 구성되는 분리막(410)을 형성한다. 여기서, 상기 제1분리막(410a) 및 제2분리막(410b)은 ① 결정화 온도가 400도 이상인 물질, ② low-k 물질 또는 high-k 물질, ③ 전기전도율이 낮은 물질 또는 ④ 열전도율이 낮은 물질로 형성할 수 있다. 보다 구체적으로, 상기 결정화 온도가 400도 이상인 물질은, SiO2, Si3N4, Nb2O5등의 산화물 또는 질화물일 수 있다. 그리고, 상기 low-k 물질은 Si3N4, SiO2, SION, SIOC등의 금속 산화물 및 금속 질화물일 수 있으며, 상기 high-k 물질은 Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물일 수 있다. 그리고, 상기 전기전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물일 수 있다. 그리고, 상기 열전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물일 수 있다.
그리고, 상기 제1분리막(410a) 및 제2분리막(410b)은 통상의 화학적기상증착(CVD), 물리적기상증착(PVD), 원자층증착(ALD) 또는 스핀 코팅 공정으로 형성할 수 있다.
도 4c를 참조하면, 상기 분리막(410)이 형성되어 있는 트렌치(408) 내부에 상변화 물질을 충전한다. 이때, 상기 상변화 물질은 Ge, Se, Te, 이들의 혼합물 및 이들의 합금으로 구성되는 군에서 선택되는 물질로 형성할 수 있다. 보다 구체적으로, Ge, Se, Te, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 및 이들의 혼합물 또는 합금으로 형성할 수 있다.
이처럼, 상기 두 개의 단위 분리막(410a, 410b)이 형성되어 있는 트렌치 내부에 상변화 물질을 충전하게 되면, 이미 소정 간격으로 이격 형성되어 있는 상기 단위 분리막(410a, 410b)에 의해 모두 세 개의 단위 상변화 물질막(412-412a, 412b, 412c)이 형성된다. 이로써, 본 발명의 핵심 구조인 다수개의 단위 상변화 물질막(412a, 412b, 412c) 및 다수개의 단위 분리막(410a, 410b)으로 이루어진 다겹 구조의 상변화 물질막(412)이 구현된다.
도 4d를 참조하면, 상기 다겹 구조의 상변화 물질막(412) 상부에 상부전극(414)을 형성한다.
도 4e를 참조하면, 결정 상태를 이루고 있는 상변화 물질막(412)에 높은 크기의 전류를 인가한 뒤, 이를 급냉(약 1ns 미만)시킨다. 그러면, 상기 결정 상태를 이루고 있던 각각의 단위 상변화 물질막(412a, 412b, 412c)의 일부가 비정질 상태로 천이하여 각각의 상변화 영역을 형성하게 된다. 즉, 제1상변화 물질막(412a) 내부에는 제1상변화 영역(416a), 제2상변화 물질막(412b) 내부에는 제2상변화 영역(416b), 제3상변화 물질막(412c) 내부에는 제3상변화 영역(416c)이 각각 독립적으로 형성된다.
이때, 상기 상변화 물질막(412) 내부에 두 개의 분리막(410a, 410b)이 등간격으로 삽입 형성되어 있어, 전체 상변화 물질막(412)은 동일한 면적을 가지는 다수개의 단위 상변화 물질막(412a, 412b, 412c)으로 분리된 상태이다. 이러한 단위 분리막(410a, 410b)에 의해서 셀 스위칭시 상변화 물질 원소의 휘발이 방지되어 단위 상변화 물질막(412a, 412b, 412c)의 조성이 균일하게 유지됨은 물론, 결정-비정질화가 이루어지는 상변화 물질막의 면적 자체가 작아지게 되어 상기 단위 상변화 물질막(412a, 412b, 412c) 내부에 상변화 영역(416a, 416b, 416c)이 고르게 형성되는 것이다.
종래 기술에 따른 컨파인드 셀 타입 상변화 메모리 소자에 있어서는, 전체 상변화 물질막의 조성 편차가 심해 상변화 영역이 일부 영역에 편중되어 상변화 메모리 소자의 전기적 특성이 불량한 문제점이 있었다. 그러나, 본 발명에서는 세로막 형태의 분리막에 의해 다수개로 나뉘어진 단위 상변화 물질막 내부에 상변화 영역이 고르게 형성됨으로 인하여 상변화 메모리 소자의 전기적 특성이 향상되는 효과를 얻을 수 있다.
한편, 상기 다수개의 단위 상변화 물질막(412a, 412b, 412c) 및 다수개의 단위 분리막(410a, 410b)으로 이루어진 다겹 구조의 상변화 물질막(412)을 형성함에 있어서, 단위 상변화 물질막과 단위 분리막의 개수 및 두께는 설계자에 의해 자유롭게 변경될 수 있다.
통상적으로, PCRAM의 경우, 결정립의 크기를 조절하거나 첨가물(예컨대, Si, C, N등)을 이용하여 셀 저항을 조절할 수 있다. 그러므로, 원하는 셀 저항을 얻기 위하여 결정립의 크기를 미리 계산한 뒤, 상기 상변화 물질막의 종류 및 두께, 그리고 분리막의 종류 및 두께를 결정하는 것이 바람직하다. 따라서, 상기 도 4b에 도시된 것과 같이, 상변화 물질막이 채워질 트렌치 내부에 두 개의 단위 분리막(410a, 410b)을 등간격으로 배치하거나, 결정립 크기 계산에 의한 지정 간격으로 배치함으로써, 셀 저항을 자유롭게 조절하여 낮은 동작 전류를 갖는 상변화 메모리 소자를 제조할 수 있다.
그리고, 상기 도 4e에는 단위 상변화 물질막(412a, 412b, 412c) 내부의 상변화 영역(416a, 416b, 416c)이 동일한 면적으로 형성된 상태가 도시되어 있다. 그러나, 이러한 상변화 영역(416a, 416b, 416c)의 면적 또한 각각 개별적으로 제어할 수 있다. 즉, 상기 단위 상변화 물질막(412a, 412b, 412c)에 인가되는 전류량을 개별적으로 조절하여 각각의 단위 상변화 물질막(412a, 412b, 412c) 내부에 형성되는 상변화 영역(416a, 416b, 416c)이 독립적으로 형성될 수 있도록 함으로써, 원하는 셀 저항을 얻을 수 있게 된다.
상기한 바와 같이, 본 발명에서는 상변화 물질막 내부에 ① 결정화 온도가 400도 이상인 물질, ② low-k 물질 또는 high-k 물질, ③ 전기전도율이 낮은 물질, 또는 ④ 열전도율이 낮은 물질을 삽입하여 분리막을 형성함으로써, 셀 스위칭시 상변화 물질막을 구성하는 상변화 물질의 원소 휘발을 방지하여 단위 면적당 조성 편차를 최소화한다. 또한, 상기 분리막을 통해 결정-비정질화시 결정립의 크기를 조절하고, 셀 저항 증가를 유도함으로써, 상변화 메모리 소자의 신뢰성을 보다 향상시킬 수 있게 된다.
본 발명에서는 플래너 셀 타입 및 컨파인드 셀 타입을 예로 설명하였으나, 이에 한정되지 않고, 상변화 물질막을 적용하는 상변화 메모리 소자에 전반적으로 적용할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
300: 하부전극 302: 층간절연막
304: 콘택 306: 상변화 물질막
308: 분리막 310: 상부전극
312a, 312b, 312c: 상변화 영역 400: 하부전극 콘택
402: 층간절연막 404: 하부전극
406: 스페이서 절연막 408: 트렌치
410: 분리막 412: 상변화 물질막
414: 상부전극 416a, 416b, 416c: 상변화 영역
304: 콘택 306: 상변화 물질막
308: 분리막 310: 상부전극
312a, 312b, 312c: 상변화 영역 400: 하부전극 콘택
402: 층간절연막 404: 하부전극
406: 스페이서 절연막 408: 트렌치
410: 분리막 412: 상변화 물질막
414: 상부전극 416a, 416b, 416c: 상변화 영역
Claims (30)
- 반도체 기판 상부에 형성되어 있는 하부전극;
상기 하부전극 상부에 형성되며, 상변화 물질의 원소 휘발을 방지하는 분리막을 구비한 상변화 물질막; 및
상기 상변화 물질막 상부에 형성되어 있는 상부전극을 포함하는 상변화 메모리 소자. - 제 1항에 있어서, 상기 분리막은 결정화 온도가 400도 이상인 물질, low-k 물질 또는 high-k 물질, 전기전도율이 낮은 물질 또는 열전도율이 낮은 물질로 형성된 상변화 메모리 소자.
- 제 2항에 있어서, 상기 결정화 온도가 400도 이상인 물질은 SiO2, Si3N4, Nb2O5등의 산화물 또는 질화물이며, 상기 low-k 물질은 Si3N4, SiO2, SION, SIOC등의 금속 산화물 및 금속 질화물이며, 상기 high-k 물질은 Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물이며, 상기 전기전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물이며, 상기 열전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물인 상변화 메모리 소자.
- 제 1항에 있어서, 상기 분리막은 상변화 물질막 내부에 하나 또는 그 이상 복수개로 형성되는 상변화 메모리 소자.
- 제 4항에 있어서, 상기 분리막은 상변화 물질막 내부에 등간격 또는 지정 간격으로 배치되는 상변화 메모리 소자.
- 반도체 기판 상부에 하부전극을 형성하는 단계;
상기 하부전극 상부에 상변화 물질의 원소 휘발을 방지하는 분리막을 구비한 상변화 물질막을 형성하는 단계; 및
상기 상변화 물질막 상부에 상부전극을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법. - 제 6항에 있어서, 상기 분리막은 결정화 온도가 400도 이상인 물질, low-k 물질 또는 high-k 물질, 전기전도율이 낮은 물질 또는 열전도율이 낮은 물질로 형성하는 상변화 메모리 소자의 제조방법.
- 제 7항에 있어서, 상기 결정화 온도가 400도 이상인 물질은 SiO2, Si3N4, Nb2O5등의 산화물 또는 질화물이며, 상기 low-k 물질은 Si3N4, SiO2, SION, SIOC등의 금속 산화물 및 금속 질화물이며, 상기 high-k 물질은 Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물이며, 상기 전기전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물이며, 상기 열전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물인 상변화 메모리 소자의 제조방법.
- 제 6항에 있어서, 상기 분리막은 상변화 물질막 내부에 하나 또는 그 이상 복수개로 형성되는 상변화 메모리 소자의 제조방법.
- 제 9항에 있어서, 상기 분리막은 상변화 물질막 내부에 등간격 또는 지정 간격으로 배치되는 상변화 메모리 소자의 제조방법.
- 반도체 기판 상부에 형성되어 있는 하부전극;
상기 하부전극 상부의 층간절연막을 관통하여 형성된 홀 내부에 도전막을 충전하여 형성된 콘택;
상기 콘택 상부에 형성되며, 상변화 물질의 원소 휘발을 방지하는 가로막 형태의 분리막을 구비한 상변화 물질막; 및
상기 상변화 물질막 상부에 형성되어 있는 상부전극을 포함하는 상변화 메모리 소자. - 제 11항에 있어서, 상기 분리막은 결정화 온도가 400도 이상인 물질, low-k 물질 또는 high-k 물질, 전기전도율이 낮은 물질 또는 열전도율이 낮은 물질로 형성된 상변화 메모리 소자.
- 제 12항에 있어서, 상기 결정화 온도가 400도 이상인 물질은, SiO2, Si3N4, Nb2O5등의 산화물 또는 질화물이며, 상기 low-k 물질은 Si3N4, SiO2, SION, SIOC등의 금속 산화물 및 금속 질화물이며, 상기 high-k 물질은 Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물이며, 상기 전기전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물이며, 상기 열전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물인 상변화 메모리 소자.
- 제 11항에 있어서, 상기 분리막은 상변화 물질막에 하나 또는 그 이상 복수개로 형성되는 상변화 메모리 소자.
- 제 14항에 있어서, 상기 분리막은 상변화 물질막 내부에 등간격 또는 지정 간격으로 배치되는 상변화 메모리 소자.
- 반도체 기판 상부에 하부전극을 형성하는 단계;
상기 하부전극 상부에 층간절연막을 관통하는 홀을 형성한 뒤, 상기 홀 내부에 도전막을 충전하여 콘택을 형성하는 단계;
상기 콘택 상부에 제1 단위 상변화 물질막을 형성하는 단계;
상기 제1 단위 상변화 물질막 상부에, 상변화 물질의 원소 휘발을 방지하는 분리막을 형성하는 단계;
상기 분리막 상부에 제2 단위 상변화 물질막을 형성하여 상변화 물질막을 형성하는 단계; 및
상기 제1/제2 단위 상변화 물질막 및 분리막 상부에 상부전극을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법. - 제 16항에 있어서, 상기 분리막은 결정화 온도가 400도 이상인 물질, low-k 물질 또는 high-k 물질, 전기전도율이 낮은 물질 또는 열전도율이 낮은 물질로 형성하는 상변화 메모리 소자의 제조방법.
- 제 17항에 있어서, 상기 결정화 온도가 400도 이상인 물질은, SiO2, Si3N4, Nb2O5등의 산화물 또는 질화물이며, 상기 low-k 물질은 Si3N4, SiO2, SION, SIOC등의 금속 산화물 및 금속 질화물이며, 상기 high-k 물질은 Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물이며, 상기 전기전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물이며, 상기 열전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물인 상변화 메모리 소자의 제조방법.
- 제 16항에 있어서, 상기 분리막은 상변화 물질막 내부에 하나 또는 그 이상 복수개로 형성하는 상변화 메모리 소자의 제조방법.
- 제 19항에 있어서, 상기 분리막은 상변화 물질막 내부에 등간격 또는 지정 간격으로 배치되는 상변화 메모리 소자의 제조방법.
- 반도체 기판 상부에 형성되어 있는 하부전극 콘택;
상기 하부전극 콘택 상부의 층간절연막을 관통하여 형성된 홀의 하부에 도전막을 증착하여 형성된 하부전극;
상기 하부전극이 형성되어 있는 홀의 측벽에 형성되어 있는 스페이서 절연막;
상기 스페이서 절연막이 형성된 트렌치 내부에 세로막 형태로 형성되어 상변화 물질의 원소 휘발을 방지하는 분리막;
상기 분리막이 형성되어 있는 트렌치 내부에 상변화 물질을 충전하여 형성된 다수개의 단위 상변화 물질막으로 이루어진 상변화 물질막; 및
상기 상변화 물질막 상부에 형성되어 있는 상부전극을 포함하는 상변화 메모리 소자. - 제 21항에 있어서, 상기 분리막은 결정화 온도가 400도 이상인 물질, low-k 물질 또는 high-k 물질, 전기전도율이 낮은 물질 또는 열전도율이 낮은 물질로 형성된 상변화 메모리 소자.
- 제 22항에 있어서, 상기 결정화 온도가 400도 이상인 물질은, SiO2, Si3N4, Nb2O5등의 산화물 또는 질화물이며, 상기 low-k 물질은 Si3N4, SiO2, SION, SIOC등의 금속 산화물 및 금속 질화물이며, 상기 high-k 물질은 Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물이며, 상기 전기전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물이며, 상기 열전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물인 상변화 메모리 소자.
- 제 21항에 있어서, 상기 분리막은 트렌치 내부에 하나 또는 그 이상 복수개로 형성되는 상변화 메모리 소자.
- 제 24항에 있어서, 상기 분리막은 트렌치 내부에 등간격 또는 지정 간격으로 배치되는 상변화 메모리 소자.
- 반도체 기판 상부에 하부전극 콘택을 형성하는 단계;
상기 하부전극 콘택 상부에 층간절연막을 관통하는 홀을 형성한 뒤, 상기 홀의 하부에 도전막을 증착하여 하부전극을 형성하는 단계;
상기 하부전극이 형성되어 있는 홀의 측벽에 스페이서 절연막을 형성하는 단계;
상기 스페이서 절연막이 형성되어 있는 트렌치 내부에 상변화 물질의 원소 휘발을 방지하는 분리막을 세로막 형태로 형성하는 단계;
상기 분리막이 형성되어 있는 트렌치 내부에 상변화 물질을 충전하여, 상기 분리막에 의해 분리 형성되는 다수개의 단위 상변화 물질막으로 이루어지는 상변화 물질막을 형성하는 단계; 및
상기 상변화 물질막 상부에 상부전극을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법. - 제 26항에 있어서, 상기 분리막은 결정화 온도가 400도 이상인 물질, low-k 물질 또는 high-k 물질, 전기전도율이 낮은 물질 또는 열전도율이 낮은 물질로 형성하는 상변화 메모리 소자의 제조방법.
- 제 27항에 있어서, 상기 결정화 온도가 400도 이상인 물질은, SiO2, Si3N4, Nb2O5등의 산화물 또는 질화물이며, 상기 low-k 물질은 Si3N4, SiO2, SION, SIOC등의 금속 산화물 및 금속 질화물이며, 상기 high-k 물질은 Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물이며, 상기 전기전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물이며, 상기 열전도율이 낮은 물질은 Si3N4, SiO2, SION, SIOC, Ta2O5, TiO2, HfO2, ZrO2, HfSiO3, HfZrO3등의 금속 산화물 및 금속 질화물인 상변화 메모리 소자의 제조방법.
- 제 26항에 있어서, 상기 분리막은 트렌치 내부에 하나 또는 그 이상 복수개로 형성하는 상변화 메모리 소자의 제조방법.
- 제 29항에 있어서, 상기 분리막은 트렌치 내부에 등간격 또는 지정 간격으로 배치하는 상변화 메모리 소자의 제조방법.
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|---|---|---|---|---|
| KR20180126801A (ko) * | 2017-05-18 | 2018-11-28 | 세종대학교산학협력단 | 다층 상변화 물질막 및 이의 제조 방법, 이를 포함하는 상변화 메모리 소자 |
| KR20190098423A (ko) * | 2018-02-14 | 2019-08-22 | 세종대학교산학협력단 | 원자층 증착법을 이용한 Ti-Te 막 증착 방법, 및 Ti-Te 분리막을 포함하는 다층 상변화 구조체 및 상변화 메모리 소자 |
| CN111349408A (zh) * | 2020-03-14 | 2020-06-30 | 广东力王新材料有限公司 | 基于硅酸盐的相变粉体二次吸附方法 |
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