KR20130143297A - 입력 신호 제어 장치 및 방법 - Google Patents

입력 신호 제어 장치 및 방법 Download PDF

Info

Publication number
KR20130143297A
KR20130143297A KR1020120066736A KR20120066736A KR20130143297A KR 20130143297 A KR20130143297 A KR 20130143297A KR 1020120066736 A KR1020120066736 A KR 1020120066736A KR 20120066736 A KR20120066736 A KR 20120066736A KR 20130143297 A KR20130143297 A KR 20130143297A
Authority
KR
South Korea
Prior art keywords
input signal
signal
plc
error
parameter
Prior art date
Application number
KR1020120066736A
Other languages
English (en)
Other versions
KR101779623B1 (ko
Inventor
김정욱
Original Assignee
엘에스산전 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘에스산전 주식회사 filed Critical 엘에스산전 주식회사
Priority to KR1020120066736A priority Critical patent/KR101779623B1/ko
Priority to EP13165934.4A priority patent/EP2677375B1/en
Priority to ES13165934T priority patent/ES2813527T3/es
Priority to US13/875,183 priority patent/US9811058B2/en
Priority to JP2013101872A priority patent/JP2014006886A/ja
Priority to CN201310247607.5A priority patent/CN103513603B/zh
Publication of KR20130143297A publication Critical patent/KR20130143297A/ko
Application granted granted Critical
Publication of KR101779623B1 publication Critical patent/KR101779623B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B15/00—Systems controlled by a computer
    • G05B15/02—Systems controlled by a computer electric
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/054—Input/output
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
    • G05B19/0423—Input/output

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • General Engineering & Computer Science (AREA)
  • Programmable Controllers (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

본 발명은 PLC에 입력되는 신호를 정확하게 측정하기 위한 입력 신호 제어 장치 및 방법에 관한 것이다.
본 발명의 일 실시 예에 따른 신호 제어 장치는 기준 입력 신호를 수신하는 기준 입력 신호 수신부, 기준 입력 신호를 이용하여 PLC 입력 신호의 오차를 연산하는 오차 연산부, 상기 기준 입력 신호, 상기 PLC 입력 신호, 상기 오차를 이용하여 추정 파라미터를 연산하는 추정 파라미터 연산부 및 상기 추정 파라미터를 이용하여 상기 PLC 입력 신호의 오차를 보정하는 오차 보정부를 포함한다.
본 발명에 따르면, 비선형 신호를 포함하는 아날로그 입력 모듈 수신 신호의 오차를 PLC 주변 환경 변화에 따라 적응적으로 보정함으로써 아날로그 입력 모듈의 성능을 개선할 수 있다.

Description

입력 신호 제어 장치 및 방법{APPARATUS AND METHOD FOR CONTROLLING INPUT SIGNAL}
본 발명은 PLC에 입력되는 신호를 정확하게 측정하기 위한 입력 신호 제어 장치 및 방법에 관한 것이다.
산업 현장의 자동화 설비는 릴레이 등을 사용한 기계적인 장비로 구성된다. 기계적인 장비로 구성된 자동화 설비를 변경하기 위해서는 설비의 내부 회로 배선을 변경하여야 하는 어려움이 있다. 이와 같은 어려움을 극복하기 위하여 PLC(Programmable Logic Controller)를 이용한다.
PLC는 아날로그 입력 모듈을 포함한다. PLC의 아날로그 입력 모듈은 아날로그 입력 신호를 디지털 값으로 변환하는 회로를 포함할 수 있다. 이때, 아날로그 입력 신호는 아날로그 직류 전류 또는 아날로그 직류 전압을 포함할 수 있다.
PLC의 아날로그 입력 모듈은 아날로그 입력 신호를 디지털 신호로 변환하기 위하여, 아날로그 입력 신호를 수신한 후, 아날로그 입력 신호의 값을 측정할 수 있다. 다만, 아날로그 입력 모듈을 구성하는 저항, 증폭기(OP-Amp) 등과 같은 하드웨어 구성에 의하여 아날로그 입력 신호 값에 오차가 발생하기 때문에, 아날로그 입력 신호의 값을 정확하게 측정할 수 없다.
따라서, 아날로그 입력 신호의 값을 정확하게 측정하기 위하여 아날로그 입력 모듈에 기준 신호를 입력한 후, 입력된 기준 신호를 이용하여 아날로그 입력 신호를 보정할 수 있다. 다만, 종래의 선형 방정식을 이용한 신호 보정 방법은 아날로그 입력 신호를 여러 번 측정하기 때문에 시간이 많이 걸리고, 아날로그 입력 신호가 비선형 신호인 경우에는 적용할 수 없는 단점이 있다.
본 발명이 해결하고자 하는 과제는 비선형 신호를 포함하는 아날로그 입력 모듈 수신 신호의 오차를 보정함으로써 아날로그 입력 모듈의 성능을 개선하는 신호 제어 장치 및 신호 제어 방법을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 PLC 주변 환경 변화에 따라 아날로그 입력 모듈 수신 신호의 오차를 보정하는 적응적 신호 제어 장치 및 제어 보정 방법을 제공하는 것이다.
본 발명의 일 실시 예에 따른 신호 제어 장치는 PLC 입력 신호를 제어하는 장치에 있어서, 기준 입력 신호를 수신하는 기준 입력 신호 수신부, 기준 입력 신호를 이용하여 PLC 입력 신호의 오차를 연산하는 오차 연산부, 상기 기준 입력 신호, 상기 PLC 입력 신호, 상기 오차를 이용하여 추정 파라미터를 연산하는 추정 파라미터 연산부 및 상기 추정 파라미터를 이용하여 상기 PLC 입력 신호의 오차를 보정하는 오차 보정부를 포함한다.
본 발명의 일 실시 예에 따른 신호 제어 방법은 PLC 입력 신호를 제어하는 방법에 있어서, 상기 PLC 입력 신호에 제1 전달함수를 적용하여 PLC 출력 신호를 생성하는 단계, 기준 입력 신호를 수신하는 단계, 상기 기준 입력 신호에 제2 전달함수를 적용하여 기준 출력 신호를 생성하는 단계, 상기 PLC 출력 신호와 상기 기준 출력 신호를 이용하여 상기 PLC 입력 신호의 오차를 연산하는 단계, 상기 기준 입력 신호, 상기 PLC 출력 신호, 상기 오차를 이용하여 추정 파라미터를 연산하는 단계 및 상기 기준 입력 신호, 상기 PLC 출력 신호, 상기 추정 파라미터를 이용하여 상기 PLC 입력 신호를 보정하는 단계를 포함한다.
본 발명에 따르면, 비선형 신호를 포함하는 아날로그 입력 모듈 수신 신호의 오차를 보정함으로써 아날로그 입력 모듈의 성능을 개선할 수 있다.
또한, 본 발명에 따르면, PLC 주변 환경 변화에 따라 아날로그 입력 모듈 수신 신호의 오차를 적응적으로 보정할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 아날로그 입력 모듈의 개략적인 도면이다.
도 2는 본 발명의 일 실시 예에 따른 연속적인 시간 영역에서의 PLC 아날로그 입력 신호 제어 장치의 개략적인 도면이다.
도 3은 본 발명의 일 실시 예에 따른 시분할 영역에서의 PLC 아날로그 입력 신호 제어 장치의 개략적인 도면이다.
도 4는 본 발명의 일 실시 예에 따른 신호 제어 방법에 의하여 결정되는 추정 파라미터를 그래프 상에서 나타낸 도면이다.
도 5는 본 발명의 일 실시 예에 따른 신호 제어 방법에 의하여 PLC 아날로그 입력 신호가 기준 값에 근사화되는 결과를 그래프 상에서 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 아날로그 입력 모듈의 개략적인 도면이다.
도 1을 참고하면, 아날로그 입력 모듈은 입력 채널, 노이즈 저감부, 필터, 증폭기(Amplifier)를 포함한다.
입력 채널은 플러스 단자(CH+), 마이너스 단자(CH-)를 포함할 수 있으며, 입력 전압(Vin)이 플러스 단자(CH+)와 마이너스 단자(CH-)에 입력될 수 있다.
노이즈 저감부는 복수의 커패시터(C1,C2,C3)를 포함한다. 제1 커패시터(C1)의 일단은 입력 채널의 플러스 단자(CH+)에 연결될 수 있고, 제1 커패시터(C1)의 타단은 접지될 수 있다. 또한, 제2 커패시터(C2)의 일단은 입력 채널의 마이너스 단자(CH-)에 연결될 수 있고, 제2 커패시터(C2)의 타단은 접지될 수 있다. 그리고, 제3 커패시터(C3)의 일단은 입력 채널의 플러스 단자(CH+)에 연결된 제1 커패시터(C1)의 일단에 연결될 수 있고, 제3 커패시터(C3)의 타단은 입력 채널의 마이너스 단자(CH-)에 연결된 제2 커패시터(C2)의 일단에 연결될 수 있다. 복수의 커패시터를 포함하는 노이즈 저감부는 입력 채널이 수신하는 아날로그 입력 신호의 잡음을 제거할 수 있으며, 설명의 편의를 위하여 노이즈 저감부는 3개의 커패시터를 포함하는 것으로 가정하지만, 이에 한정될 필요는 없으며, 노이즈 저감부의 구성이 커패시터로 한정될 필요도 없다.
필터는 복수의 저항(R1,R2) 및 복수의 커패시터(C4,C5)를 포함한다. 저항 및 커패시터로 이루어진 필터를 RC 필터라고 하며, 필터는 입력 신호의 특정 주파수에 해당하는 신호를 통과시키거나 저지시킴으로써, 입력 신호를 선택적으로 통과시킬 수 있다. 제1 저항(R1)의 일단은 노이즈 저감부의 제3 커패시터(C3)의 일단에 연결될 수 있고, 제2 저항(R2)의 일단은 노이즈 저감부의 제3 커패시터(C3)의 타단에 연결될 수 있다. 제1 저항(R1)의 타단은 제4 커패시터(C4)의 일단에 연결될 수 있고, 제2 저항(R2)의 타단은 제5 커패시터(C5)의 일단에 연결될 수 있다. 제4 커패시터(C4) 및 제5 커패시터(C5)의 타단은 각각 접지될 수 있다. RC 필터의 특성상, 제4 커패시터(C4) 및 제5 커패시터(C5)에 걸리는 제1 전압(V1)을 아날로그 입력 모듈에서 측정하는 입력 신호로 볼 수 있다. 제1 전압(V1)은 PLC 아날로그 입력 모듈에 입력되어 노이즈가 제거된 입력 신호가 필터 상에서 미리 정해진 전달 함수에 따라 출력된 신호이다. 이때, 연속적인 시간 영역인 라플라스(laplace) 영역의 전달 함수(T(s))는 수학식 1과 같이 표현될 수 있다.
Figure pat00001
수학식 1에서 R은 제1 저항(R1) 또는 제2 저항(R2)을 의미하고, C는 제4 커패시터(C4) 또는 제5 커패시터(C5)를 의미한다. 이때, C1=C2=0.01㎌, C3=0.47㎌, C4=C5=0.0047㎌, R1=R2=453㏀, R3=R4=49.9㏀ 일 때, 수학식 1과 같은 계수 및 게인(Gain)을 가진 전달 함수를 계산할 수 있다.
또한, 전달 함수는 수학식 2와 같이 시분할 영역의 전달 함수(T(z))로 표현될 수 있다.
Figure pat00002
수학식 2는 라플라스 전달함수인 수학식 1의 전달함수를 z변환한 것으로, 샘플링 주기는 0.001초로 설정된 경우이다.
증폭기는 복수의 OP-AMP와 복수의 저항을 포함할 수 있다. 증폭기는 PLC 아날로그 입력 모듈의 기능상 필요한 증폭기 게인을 가지는 증폭기가 사용될 수 있다. 도 1에 포함된 증폭기는 증폭기 게인(Gain)이
Figure pat00003
인 INA126U라는 모델명을 가진 증폭기이다.
도 2는 본 발명의 일 실시 예에 따른 연속적인 시간 영역에서의 PLC 아날로그 입력 신호 제어 장치의 개략적인 도면이다.
도 2를 참조하면, PLC 아날로그 입력 신호 제어 장치(200)는 제1 연산부(201), 제2 연산부(203), 오차 연산부, 제1 파라미터 연산부, 제2 파라미터 연산부, 오차 보정부를 포함한다.
제1 연산부(201)는 아날로그 입력 신호(u)에 제1 전달함수(H1(s))를 적용하여 아날로그 출력 신호(y)를 생성한다. 아날로그 입력 신호(u), 아날로그 출력 신호(y)는 보정 전의 신호를 의미한다. 제1 연산부(201)는 도 1의 아날로그 입력 모듈을 나타낸 것으로, 제1 전달함수(H1(s))의 게인은 수학식 1의 전달함수 T(s)와 같이 1이 아닌 상수를 포함할 수 있다. 수학식 3은 제1 연산부(201)가 생성하는 아날로그 출력 신호(y)를 시간 영역 상에서 일차 미분 방정식으로 나타낸 식이다.
Figure pat00004
R은 제1 연산부(201)에 포함된 필터를 구성하는 저항, C는 제1 연산부(201)에 포함된 필터를 구성하는 커패시터를 의미한다.
제2 연산부(203)는 기준 입력 신호(uc)에 제2 전달함수(H2(s))를 적용하여 기준 출력 신호(ym)를 생성한다. 기준 입력 신호(uc)는 아날로그 입력 신호(u)를 보정하기 위하여 아날로그 입력 신호 제어 장치(200)에 입력된다. 즉, 기준 입력 신호(uc), 기준 출력 신호(ym)는 각각 아날로그 입력 신호(u), 아날로그 출력 신호(y)를 보정하는 기준이 되는 신호 즉, 보정 후의 신호를 의미한다. 제2 전달함수(H2(s))의 차수, 계수는 제1 전달함수(H1(s))와 동일하며 다만, 제2 전달함수(H2(s))의 게인은 1인 점에서 다르다. 즉, 수학식 1에 대응하여 제2 전달함수(H2(s))를 표현하면, 수학식 4와 같이 나타낼 수 있다.
Figure pat00005
수학식 5는 제2 연산부(203)가 생성하는 기준 출력 신호(ym)를 시간 영역 상에서 일차 미분 방정식으로 나타낸 식이다.
Figure pat00006
am,bm은 기준 신호의 파라미터를 의미한다.
오차 연산부는 제1 연산부(201)가 생성한 아날로그 출력 신호(y)와 제2 연산부(203)가 생성한 기준 출력 신호(ym)의 차이를 계산하여 오차 신호(e)를 생성한다. 오차 연산부는 제1 시그마부(205)를 포함할 수 있다. 오차 신호(e)는 수학식 6과 같은 식으로 표현될 수 있다.
Figure pat00007
수학식 6은 아날로그 입력 신호(u)를 보정하기 위한 파라미터를 추정하기 위하여 유도한 식이다. 즉, 오차 신호(e)를 이용하여 아날로그 입력 신호(u)를 기준 입력 신호(uc)에 근사화시키는 파라미터를 추정할 수 있다.
제1 파라미터 연산부는 제1 곱셈부(207), 제1 증폭기(211), 제1 적분기(215)를 포함한다.
제1 곱셈부(207)는 기준 입력 신호(uc)와 오차 연산부가 생성한 오차 신호(e)를 곱셈 연산한 결과를 생성한다.
제1 증폭기(211)는 제1 곱셈부(207)가 생성한 결과에 제1 게인(G1)을 적용한 결과를 생성한다.
제1 적분기(215)는 제1 증폭기(211)가 생성한 결과를 적분한 결과를 생성한다.
제1 곱셈부(207), 제1 증폭기(211), 제1 적분기(215)의 연산이 순서대로 수행될 수 있으며, 이에 한정되는 것은 아니다.
수학식 7은 오차 신호(e), 기준 입력 신호(uc), 제1 게인(G1)을 이용하여 제1 파라미터(θ1)를 추정하기 위한 식이다.
Figure pat00008
제1 파라미터 연산부는 제1 곱셈부(207), 제1 증폭기(211), 제1 적분기(215)를 이용하여 수학식 7에 표현된 제1 파라미터(θ1)를 추정할 수 있다.
제2 파라미터 연산부는 제2 곱셈부(209), 제2 증폭기(213), 제2 적분기(217)를 포함한다.
제2 곱셈부(209)는 제1 연산부(201)가 생성한 아날로그 출력 신호(y)와 오차 연산부가 생성한 오차 신호(e)를 곱셈 연산한 결과를 생성한다.
제2 증폭기(213)는 제2 곱셈부(209)가 생성한 결과에 제2 게인(G2)을 적용한 결과를 생성한다.
제2 적분기(217)는 제2 증폭기(213)가 생성한 결과를 적분한 결과를 생성한다.
제2 곱셈부(209), 제2 증폭기(213), 제2 적분기(217)의 연산이 순서대로 수행될 수 있으며, 이에 한정되는 것은 아니다.
수학식 8은 오차 신호(e), 기준 입력 신호(uc), 제2 게인(G2)을 이용하여 제2 파라미터(θ2)를 추정하기 위한 식이다.
Figure pat00009
제2 파라미터 연산부는 제2 곱셈부(209), 제2 증폭기(213), 제2 적분기(217)를 이용하여 수학식 7에 표현된 제2 파라미터(θ2)를 추정할 수 있다.
이때, 수학식 7, 수학식 8은 수학식 3, 수학식 5, 수학식 6과 수학식 9로부터 유도된 수학식 10을 이용하여 연산할 수 있다.
Figure pat00010
수학식 9는 제1 파라미터(θ1), 제2 파라미터(θ2)를 추정하기 위하여 아날로그 입력 신호(u)에 대하여 정리한 식으로, 보정 후 입력 신호는 수학식 9를 이용하여
Figure pat00011
과 같이 연산할 수 있다. 수학식 9를 살펴보면, 기준 입력 신호(uc)에 제1 파라미터(θ1)를 적용한 결과와 아날로그 출력 신호(y)에 제2 파라미터(θ2)를 적용한 결과를 이용하여 아날로그 입력 신호(u)를 보정한다. 이와 같이, 출력에 따라 입력을 보정하는 제어를 적응적 제어(adaptive control)라 할 수 있다. 적응적 제어를 통하여 PLC 주변 환경 변화 예컨대, 주위 온도 변화에 따라 아날로그 입력 모듈 수신 신호의 오차를 보정할 수 있고, 비선형 입력 신호의 오차 역시 보정할 수 있다.
한편, 수학식 4에서 도출한 오차 신호(e)가 0으로 수렴하는 경우, 아날로그 입력 신호(u)가 기준 입력 신호(uc)에 수렴한다. 오차 신호(e)가 0으로 수렴하는 경우를 이용하여 제1 파라미터(θ1), 제2 파라미터(θ2)를 추정하기 위하여 수학식 3, 수학식 5, 수학식 6, 수학식 9 식을 이용하여 수학식 10을 유도할 수 있다.
Figure pat00012
수학식 10을 적분하여 오차 신호(e), 제1 파라미터(θ1), 제2 파라미터(θ2)를 종속 변수로 하는 추정 방정식을 수학식 11과 같이 표현할 수 있다.
Figure pat00013
수학식 12는 수학식 11의 추정 방정식을 시간(t)에 대하여 미분한 미분 방정식이다.
Figure pat00014
수학식 12는 추정 미분 방정식을 제1 파라미터(θ1), 제2 파라미터(θ2)에 대하여 정리한 식이다. 본 발명의 목적에 따르면, 수학식 6의 오차 신호(e)가 0으로 수렴하여야 한다. 오차 신호(e)가 0으로 수렴하기 위하여, 수학식 10의 오차 신호의 미분 값(de/dt)이 0보다 작아야 한다. 오차 신호의 미분 값(de/dt)이 0보다 작기 위하여, 수학식11의 추정 함수(V(e,θ1,θ2))가 0보다 커야 한다. 최종적으로, 수학식 11의 추정 함수(V(e,θ1,θ2))가 0보다 크기 위하여, 수학식 12의 추정 함수의 미분 값(dv/dt)이 0보다 작아야 한다. 제1 파라미터(θ1), 제2 파라미터(θ2)의 미분 값을 각각 수학식 7, 수학식 8과 같이 추정하는 경우, 수학식 12의 추정 함수의 미분 값(dv/dt)이 0보다 작다.
오차 보정부는 수학식 9와 같은 연산을 수행한다. 오차 보정부는 제3 곱셈부(219), 제4 곱셈부(221), 제2 시그마부(223)를 포함할 수 있다.
제3 곱셈부(219)는 기준 입력 신호(uc)에 제1 파라미터(θ1)를 적용한 결과를 생성할 수 있다.
제4 곱셈부(221)는 아날로그 출력 신호(y)에 제2 파라미터(θ2)를 적용한 결과를 생성할 수 있다.
제2 시그마부(223)는 제3 곱셈부(219)에서 생성한 결과와 제4 곱셈부(221)에서 생성한 결과의 차이 값을 생성할 수 있다. 제3 곱셈부(219)에서 생성한 결과와 제4 곱셈부(221)에서 생성한 결과의 차이 값은 아날로그 입력 신호(u)를 의미한다. 수학식 9에서 표현된 바와 같이, 다음 아날로그 입력 신호(u)는 이전 아날로그 입력 신호(u)가 입력된 제1 연산부(201) 등의 시스템으로부터 출력된 값과 기준 입력 신호(uc)를 이용하여 생성된다.
도 3은 본 발명의 일 실시 예에 따른 시분할 영역에서의 PLC 아날로그 입력 신호 제어 장치의 개략적인 도면이다.
도 3을 참조하면, PLC 아날로그 입력 신호 제어 장치는 제1 연산부(301), 제2 연산부(303), 오차 연산부, 제1 파라미터 연산부, 제2 파라미터 연산부, 오차 보정부를 포함한다. 도 3은 도 2의 연속적인 시간 영역에서의 PLC 아날로그 입력 신호 제어 장치를 시분할 영역에서 나타낸 것으로, 구성은 동일하나 다만, 전달 함수, 적분기 계산에 있어 차이가 있다. 이하, 도 2의 설명과 동일한 설명은 생략하고, 도 2와 비교하여 가지는 차이점만을 설명한다.
제1 연산부(301)는 아날로그 입력 신호(u)에 제1 전달함수(H1(z))를 적용하여 아날로그 출력 신호(y)를 생성한다. 제1 연산부(301)는 도 1의 아날로그 입력 모듈을 나타낸 것으로, 제1 전달함수(H1(z))는 수학식 13과 같이 표현될 수 있다.
Figure pat00015
제2 연산부(303)는 기준 입력 신호(uc)에 제2 전달함수(H2(z))를 적용하여 기준 출력 신호(ym)를 생성한다. 제2 전달함수(H2(z))는 제1 전달함수(H1(z))와 시정수가 동일하되, 게인이 1인 함수로서, 수학식 14와 같이 표현될 수 있다.
Figure pat00016
오차 연산부는 제1 연산부(301)가 생성한 아날로그 출력 신호(y)와 제2 연산부(303)가 생성한 기준 출력 신호(ym)의 차이를 계산하여 오차 신호(e)를 생성한다.
제1 파라미터 연산부는 제1 곱셈부(307), 제1 증폭기(311), 제1 적분기(315)를 포함한다.
제1 적분기(315)는 제1 증폭기(311)가 생성한 결과를 적분하며, 도 3의 시분할 영역 적분기는 도 2의 연속적인 시간 영역 적분기와 차이가 있다. 차이점은 PLC 아날로그 입력 신호 제어 장치를 디지털 영역에 적용하기 위하여 적분기를 z변환하기 때문에 발생할 수 있다.
참고로, 시분할 영역에서의 PLC 아날로그 입력 신호 제어 장치는 제로 오더 홀드(zero order hold)(325)를 더 포함한다. 도 3의 실시 예에서는, 제로 오더 홀드(zero order hold)의 사용을 위한 샘플링 주기를 0.001초로 설정한다.
도 4는 본 발명의 일 실시 예에 따른 신호 제어 방법에 의하여 결정되는 추정 파라미터를 그래프 상에서 나타낸 도면이다.
도 4를 참조하면, 수학식 7, 수학식 8에 표현된 제1 파라미터(θ1), 제2 파라미터(θ2)는 적응적 제어를 통하여 점차적으로 최종 값에 근사화된다. 적응적 제어 결과, 제1 파라미터(θ1), 제2 파라미터(θ2)는 최종 값으로 수렴한다.
도 5는 본 발명의 일 실시 예에 따른 신호 제어 방법에 의하여 PLC 아날로그 입력 신호가 기준 값에 근사화되는 결과를 그래프 상에서 나타낸 도면이다.
도 5를 참조하면, 실제 모델 출력을 y라 하고, 보정용 기준 신호를 r이라 할 때, 적응적 제어를 통하여 실제 모델 출력(y)은 보정용 기준 신호(r)의 값을 점차적으로 추적하는 형태로 생성된다. 이때, 보정용 기준 신호(r)의 크기는 PLC 아날로그 입력 모듈의 허용 범위 내이고, 보정용 기준 신호(r)는 비선형적인 특성을 포함할 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
200: PLC 아날로그 입력 신호 제어 장치 201: 제1 연산부
203: 제2 연산부 205: 제1 시그마부
207: 제1 곱셈부 209: 제2 곱셈부
211: 제1 증폭기 213: 제2 증폭기
215: 제1 적분기 217: 제2 적분기
219: 제3 곱셈부 221: 제4 곱셈부
223: 제2 시그마부

Claims (8)

  1. PLC 입력 신호를 제어하는 장치에 있어서,
    기준 입력 신호를 수신하는 기준 입력 신호 수신부;
    기준 입력 신호를 이용하여 PLC 입력 신호의 오차를 연산하는 오차 연산부;
    상기 기준 입력 신호, 상기 PLC 입력 신호, 상기 오차를 이용하여 추정 파라미터를 연산하는 추정 파라미터 연산부; 및
    상기 추정 파라미터를 이용하여 상기 PLC 입력 신호의 오차를 보정하는 오차 보정부를 포함하는
    신호 제어 장치.
  2. 제1 항에 있어서,
    상기 PLC 입력 신호를 PLC 출력 신호로 변환하는 제1 연산부; 및
    상기 기준 입력 신호를 기준 출력 신호로 변환하는 제2 연산부를 더 포함하는
    신호 제어 장치.
  3. 제2 항에 있어서,
    상기 오차 연산부는
    상기 PLC 출력 신호와 상기 기준 출력 신호를 수신하여, 두 신호의 차이 값을 계산함으로써 오차를 연산하는
    신호 제어 장치.
  4. 제3 항에 있어서,
    상기 추정 파라미터 연산부는
    상기 기준 입력 신호 및 상기 오차를 이용하여 제1 파라미터를 추정하는 제1 파라미터 연산부; 및
    상기 PLC 출력 신호 및 상기 오차를 이용하여 제2 파라미터를 추정하는 제2 파라미터 연산부를 포함하는
    신호 제어 장치.
  5. 제4 항에 있어서,
    상기 오차 보정부는
    상기 기준 입력 신호, 상기 PLC 출력 신호, 상기 제1 파라미터, 상기 제2 파라미터를 이용하여 상기 PLC 입력 신호의 상기 오차를 보정하는
    신호 제어 장치.
  6. 제5 항에 있어서,
    상기 오차 보정부는
    상기 기준 입력 신호에 상기 제1 파라미터를 적용하여 연산한 결과와 상기 PLC 출력 신호에 상기 제2 파라미터를 적용하여 연산한 결과를 상기 제1 연산부에 송신하는
    신호 제어 장치.
  7. PLC 입력 신호를 제어하는 방법에 있어서,
    상기 PLC 입력 신호에 제1 전달함수를 적용하여 PLC 출력 신호를 생성하는 단계;
    기준 입력 신호를 수신하는 단계;
    상기 기준 입력 신호에 제2 전달함수를 적용하여 기준 출력 신호를 생성하는 단계;
    상기 PLC 출력 신호와 상기 기준 출력 신호를 이용하여 상기 PLC 입력 신호의 오차를 연산하는 단계;
    상기 기준 입력 신호, 상기 PLC 출력 신호, 상기 오차를 이용하여 추정 파라미터를 연산하는 단계; 및
    상기 기준 입력 신호, 상기 PLC 출력 신호, 상기 추정 파라미터를 이용하여 상기 PLC 입력 신호를 보정하는 단계를 포함하는
    신호 제어 방법.
  8. 제7 항에 있어서,
    상기 추정 파라미터를 연산하는 단계는
    상기 기준 입력 신호 및 상기 오차를 이용하여 제1 파라미터를 추정하는 단계; 및
    상기 PLC 출력 신호 및 상기 오차를 이용하여 제2 파라미터를 추정하는 단계를 포함하는
    신호 제어 방법.
KR1020120066736A 2012-06-21 2012-06-21 입력 신호 제어 장치 및 방법 KR101779623B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020120066736A KR101779623B1 (ko) 2012-06-21 2012-06-21 입력 신호 제어 장치 및 방법
EP13165934.4A EP2677375B1 (en) 2012-06-21 2013-04-30 Apparatus and method for controlling input signal
ES13165934T ES2813527T3 (es) 2012-06-21 2013-04-30 Aparato y método para controlar una señal de entrada
US13/875,183 US9811058B2 (en) 2012-06-21 2013-05-01 Apparatus and method for controlling input signal
JP2013101872A JP2014006886A (ja) 2012-06-21 2013-05-14 入力信号制御装置及び方法
CN201310247607.5A CN103513603B (zh) 2012-06-21 2013-06-20 用于控制输入信号的装置及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120066736A KR101779623B1 (ko) 2012-06-21 2012-06-21 입력 신호 제어 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20130143297A true KR20130143297A (ko) 2013-12-31
KR101779623B1 KR101779623B1 (ko) 2017-09-18

Family

ID=48288809

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120066736A KR101779623B1 (ko) 2012-06-21 2012-06-21 입력 신호 제어 장치 및 방법

Country Status (6)

Country Link
US (1) US9811058B2 (ko)
EP (1) EP2677375B1 (ko)
JP (1) JP2014006886A (ko)
KR (1) KR101779623B1 (ko)
CN (1) CN103513603B (ko)
ES (1) ES2813527T3 (ko)

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2963709B2 (ja) * 1989-12-25 1999-10-18 株式会社東芝 アナログフィルタ回路
DE4239374A1 (de) 1992-11-24 1994-05-26 Thomson Brandt Gmbh Signalgenerator für Binärsignale
JP2929259B2 (ja) * 1993-12-27 1999-08-03 株式会社山武 コントローラ
KR100366293B1 (ko) 2000-01-28 2002-12-31 한국전자통신연구원 배열 송수신부의 오차 보정장치 및 방법
KR100382766B1 (ko) * 2001-07-02 2003-05-09 삼성전자주식회사 커패시턴스 변화량 측정 장치 및 방법
JP2004304738A (ja) * 2003-04-01 2004-10-28 Seiko Epson Corp アナログディジタル変換装置
US7190178B2 (en) * 2004-05-13 2007-03-13 Ami Semiconductor, Inc. Pade′ Approximant based compensation for integrated sensor modules and the like
US7859269B1 (en) * 2008-04-30 2010-12-28 Semiconductor Components Industries, Llc Pade' approximant based compensation for integrated sensor modules and the like
US8175283B2 (en) * 2005-06-16 2012-05-08 University Of Zurich Sound analyzer based on a biomorphic design
KR100689322B1 (ko) * 2005-06-30 2007-03-08 엘에스산전 주식회사 Ｐｌc 통신 모듈의 입력 데이터 필터링 방법 및 장치
KR20080078490A (ko) * 2007-02-23 2008-08-27 엘에스산전 주식회사 고장 진단 기능을 가지는 디지털 입출력 모듈
JP2009267486A (ja) * 2008-04-22 2009-11-12 Panasonic Corp 適応等化器、適応等化方法および記録媒体
US20100073206A1 (en) * 2008-09-24 2010-03-25 Mediatek Inc. Analog-to-digital conversion circuits and method for calibrating thereof
KR101191391B1 (ko) * 2008-12-22 2012-10-15 한국전자통신연구원 아날로그 회로에서 ｄＢ-선형 이득 제어가 가능한 이득 조절 장치 및 그에 따른 증폭기
CN101446803B (zh) 2008-12-25 2010-12-01 重庆邮电大学 伺服跟踪系统控制器
KR20110041026A (ko) * 2009-10-15 2011-04-21 한전케이피에스 주식회사 이동가능 ｐｌｃ 시뮬레이터
CN101888247B (zh) * 2010-07-02 2013-04-03 北京工业大学 时间交替模数转换器失配误差的自适应校准装置
CN102136853B (zh) * 2011-02-11 2013-08-28 兆讯恒达微电子技术(北京)有限公司 Plc通信系统中接收机及cca检测装置和方法

Also Published As

Publication number Publication date
EP2677375A3 (en) 2017-09-20
US9811058B2 (en) 2017-11-07
ES2813527T3 (es) 2021-03-24
JP2014006886A (ja) 2014-01-16
EP2677375B1 (en) 2020-07-01
CN103513603B (zh) 2016-04-06
CN103513603A (zh) 2014-01-15
US20130345830A1 (en) 2013-12-26
EP2677375A2 (en) 2013-12-25
KR101779623B1 (ko) 2017-09-18

Similar Documents

Publication Publication Date Title
JP5139321B2 (ja) シミュレーションベースのフィードバックを有するディジタルｐｗｍアンプ
CN102843633B (zh) 扬声器输出的控制
US9197262B2 (en) Low-power and low-cost adaptive self-linearization system with fast convergence
TW201737723A (zh) 用於具有截斷的非因果性之揚聲器電子識別的系統及方法
JP2022507235A (ja) バッテリーセル抵抗測定装置及び方法
CN108226619A (zh) 一种电流型传感器信号调理电路
JP2002530987A (ja) 位相遅延を補償する方法および装置
CN108196217B (zh) 一种用于非车载充电机现校仪的直流计量方法及系统
US20150180495A1 (en) Converter arrangement and method for converting an analogue input signal into a digital output signal
KR101779623B1 (ko) 입력 신호 제어 장치 및 방법
JP6907520B2 (ja) フィルタリング特性の測定装置、前置等化器、及び光通信機器
CN105099573B (zh) 一种干扰信号处理方法、装置及医疗检测设备
CN103308765B (zh) 宽范围、高分辨率频率监测器
JP4394970B2 (ja) プログラマブル・ゲイン増幅器を利用した信号の測定
US20190072509A1 (en) Digital patch-clamp amplifier
JP4325970B2 (ja) 保護継電器の模擬高域フィルタ
KR101068838B1 (ko) 가속도계 계측 신호 처리 장치 및 그 방법
CN117172011A (zh) 一种电子负载装置及其滤波方法、装置和存储介质
KR102189714B1 (ko) 파형 복원 장치 및 파형 복원 방법
Chen et al. Exploration of Second-Order Effects in High-Performance Continuous-Time $\Sigma\Delta $ Modulators Using Discrete-Time Models
KR101068837B1 (ko) 가속도계 계측 신호 오차 보정 장치 및 그 방법
CN117110679A (zh) 适用于罗氏线圈的数字积分方法及装置
JP6373765B2 (ja) 濾波装置および濾波方法
Turner et al. Least squares estimation of dynamic system parameters using LabVIEW
CN117172172A (zh) 一种基于双低通滤波器的变压器的一次电压补偿方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant