KR20130132748A - 반도체 디바이스의 제작 방법 - Google Patents

반도체 디바이스의 제작 방법 Download PDF

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KR20130132748A
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마틴 트레버 에머니
페리그린 오르 잭슨
다비드 존 월리스
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키네티큐 리미티드
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Abstract

본 발명은 반도체 디바이스를 제작하는 방법에 관한 것이고, 방법은: 기판(1), 버퍼층(2) 및 하나 이상의 디바이스층들(3)을 포함하는 스택형 반도체 구조를 제공하는 단계와; 스택형 구조의 상면의 하나 이상의 영역들 상에 AlSb(4)층을 증착시키는 단계와; 상면의 하나 이상의 영역들 상에 산화 알루미늄(5)층을 형성하도록 물이 존재하는 상태에서 AlSb층을 산화시키는 단계를 포함한다. 반도체 디바이스는 바람직하게는 전계 효과 트랜지스터이고, 방법은 바람직하게는 소스 전극, 드레인 전극 및/또는 게이트 전극(6, 7, 8)을 증착하는 추가의 단계를 포함한다. 바람직한 실시예들에서, 방법은 대기에서 중간 AlSb 구조를 노출시키는 것을 회피하도록 제어되고 및/또는 산화 단계는 100℃와 300℃ 사이의 온도에서 수행된다.

Description

반도체 디바이스의 제작 방법{METHOD OF FABRICATION OF SEMICONDUCTOR DEVICE}
발명은 일반적으로 반도체 디바이스, 특히, 표면 유전 물질들을 포함하는 반도체 디바이스를 제작하는 방법에 관한 것이다. 더욱이 특히, 발명은 전계 효과 트랜지스터들 및 그 전구체들(precursors)의 제작과 관련된 디바이스들 및 사용들에 관한 것이다. 발명은 또한 반도체 디바이스 상의 패시베이션(passivation)층을 형성하는 방법에 관한 것이다.
전계 효과 트랜지스터들(FETs)과 같은 반도체 디바이스들은 일반적으로 우선 기판 상에 스택 에피택셜(epitaxial) 구조를 성장시킴으로써 그리고 이어서 에피택셜 스택이 추가의 프로세싱 단계들을 겪음으로써 제작된다. 추가의 프로세싱 단계들의 예들은 디바이스 에칭 및 유전 물질들, 전극들 등의 증착을 -제한하지 않고- 포함한다. 성장 단계 동안, 에피택셜층들의 산소 함유량은 분자 빔 에피택시(epitaxy)와 같은 UHV(ultra high vacuum) 기술들의 사용에 의해 매우 빈틈없이 제어될 수 있다. 그러나, 일단 성장 챔버로부터 제거되고 나면, 에피택셜 스택의 표면은 자연 산화층을 형성하도록 대기 중에서 쉽게 산화된다. 고속 트랜지스터들에 기초한 안티몬화 인듐(InSb)에 상당한 관심이 있는, AlInSb 표면들의 경우에, XPS(X-ray photoelectron spectroscopy) 측정들은 대기 노출에 의해 생성된 자연 산화층이 대부분 낮은 레벨의 산화 알루미늄과, 인듐 산화물들 및 안티몬 산화물로 구성되어 있다는 것을 보여준다. 유사하게, InSb 표면은 대부분 인듐 산화물들과 안티몬 산화물들로 구성된 자연 산화층을 생성한다.
스택 상에 유전 물질을 증착시키기 위해, 자연 산화층은 보통 제일 먼저 적합한 기술에 의해 반도체 표면으로부터 제거된다. 이어서 유전층(바람직하게는 Al2O3 또는 HfO3과 같은 하이(high)-k 유전체)은 원자층 증착과 같은 프로세스에 의해 증착될 수 있다. 그러나, 반도체/산화물 계면이 계면에서의 결함들에 기인한 비바람직한 '전하 트래핑(trapping)' 성질들을 야기하여, 제어하기 어려울 수 있기 때문에 문제들이 발생한다. 계면에 포획된 전하량의 측정은 DIT(Defect Interface Trap) 밀도에 의해 주어지고 고주파 전자 디바이스들 내의 게이트에 의해 전도 채널의 양호한 제어를 허용하도록 제어되어야한다.
발명은 방법이 반도체 표면들의 제어된 산화를 허용하고 하이-k 유전 물질로서, 또는 하이-k 유전체 스택의 부분으로서 산화 알루미늄의 사용을 가능하게 할 수 있는, 개선된 반도체 제작 방법을 제공한다.
본 발명의 제 1 양태에 따르면, 반도체 디바이스 제작 방법이 제공되고, 방법은:
기판, 버퍼층 및 하나 이상의 디바이스층들을 포함하는 스택형 반도체 구조를 제공하는 단계와;
스택 구조의 상면의 하나 이상의 영역들 상에 AlSb층을 증착시키는 단계와;
상면의 하나 이상의 영역들 상에 산화 알루미늄층을 형성하도록 물이 존재하는 상태에서 AlSb층을 산화시키는 단계를 포함한다.
바람직하게는, 산화 알루미늄층은 순수 산화층(Al2O3)을 포함하지만, 산화층은 또한 AlOz, AlOz:OH 및/또는 다른 수화 산화 알루미늄들을 포함할 수 있다. 산화 알루미늄층은 소량의 AlSbyOz를 포함할 수 있지만, 바람직하게는 실질적으로 안티몬이 제거되어 있다.
발명에서, 스택 에피택셜 구조(또한 반도체 스택, 또는 스택형 반도체 구조로서 지칭됨)의 상면에는 먼저 상기 표면의 하나 이상의 영역들 상에 AlSb(안티몬화 알루미늄)층을 증착시킴으로써 그리고 이어서 하나 이상의 영역들 상에 산화 알루미늄층을 형성하도록 물이 존재하는 상태에서 AlSb층을 산화시킴으로써 산화 알루미늄층이 제공된다. 이 방식에서, 산화 알루미늄층은 증착된 AlSb층으로부터 제어된 방식으로 생성된다. 그 두께에 따라, 산화 알루미늄층은 대기 중에서 전체 또는 부분적으로 추가의 산화에 대해 저항적이다. 산화 알루미늄층의 형성은 에피택셜 구조가 추가의 엑스-시투(ex-situ) 프로세싱, 이후에 증착되는 층들(예를 들어, 금속층들과 같은)로 에피택셜 스택의 표면의 상호확산을 방지하기 위한 확산 배리어의 제공 및/또는 하이-k 유전 물질층으로서 산화 알루미늄의 사용, 특히 게이트 유전체로서의 사용 또는 바람직하게 MOS 전계 효과 트랜지스터 디바이스 내의 게이트 유전체 스택의 부분으로서의 사용을 위해 성장 챔버로부터 제거되게 하는 단계를 포함하는, 몇몇의 중요한 이점들을 제공할 수 있다.
산화 알루미늄을 포함하는 산화물이 알루미늄-베어링(bearing) Ⅲ-Ⅴ족 반도체를 적어도 375℃의 온도의 물을 함유한 환경에 노출시킴으로써 알루미늄-베어링(bearing) Ⅲ-Ⅴ족 반도체 재료로부터 형성될 수 있다는 것이 공지되어 있다(Holonyak와 Dallesasse에 의한 WO 92/12536 참조). WO 92/12536의 방법은 3원 및 4원 물질들을 포함하는, Al-베어링 Ⅲ-Ⅴ족 비화물들 및 인화물들에 대한 특정한 적용을 갖고, 일반적으로 1 내지 25μm 범위의 두께를 갖는 산화층들을 생성하도록 사용된다.
발명자들은 양호한 품질의 산화 알루미늄층이 먼저 상기 표면의 하나 이상의 영역들 상에 안티몬화 알루미늄(AlSb)층을 증착시킴으로써(AlSb층을 갖는 중간 구조를 형성함으로써) 그리고 이어서 물이 존재하는 상태에서 AlSb층을 산화시킴으로써 반도체 표면 상에 생성될 수 있음을 알 수 있었다. 산화 알루미늄층의 생성을 위한 AlSb의 사용은 다른 알루미늄-베어링 Ⅲ-Ⅴ족 반도체 재료들보다 몇몇의 중요한 기술적 이점들을 가진다: 첫째로, AlSb는 에피택셜 기술에 의해 증착하는 데 편리한 2원계 반도체이고; 둘째로, 안티몬(Sb)은 산화된 층 내의 적은 Sb 또는 잔여물이 없는 Sb를 떠나는, 산화 프로세스로 떠나게 되고; 셋째로, AlSb는 In 또는 Ga(InO와 GaO는 좋지 않는 게이트 유전체들이고, 따라서 In 및/또는 Ga의 잔여 산화물들은 발명에 의해 형성되는 산화 알루미늄층에서 바람직하지 않음)와 같은 불리한 반도체 함유물들을 포함하지 않는다. 게다가 - 비록 발명의 방법이 InSb 또는 GaSb 트랜지스터들과 같은 안티몬화물-기반 디바이스들을 위한 반도체 재료들(예를 들어, GaAs 또는 InGaAs 디바이스들, 및 그 전구체 구조들과 같은)의 범위를 포함하는 스택형 반도체 구조들로 사용될 수 있지만, 안티몬화물층을 사용하는 것이 특히 편리하다.
AlSb층은 바람직하게는 에피택셜 성장 기술에 의해 증착된다. 이러한 기술들은 숙련자에게 잘 공지되어 있고 MOCVD(metal-organic chemical vapour deposition), MBE(molecular beam epitaxy), ALD(atomic layer deposition), MEMBE(migration enhanced molecular beam epitaxy), PVD(physical vapour deposition) 및 CBE(chemical beam epitaxy)를 포함한다. MBE는 MBE가 오염 물질들을 배제하고 제어된 성장 환경을 제공하는 UHV 증착 방법이기 때문에 특히 바람직한 기술이다. 그러나, 몇몇 환경들에서 MOCVD는 MBE보다 바람직할 수 있다.
다양한 기간들에 대해 물이 공급되도록 에피택셜 반도체 스택 상에 증착되는 AlSb층을 노출시킴으로써, 발명자들은 프로세스가 자기 제한적이고 단지 AlSb층이 산화되는 것을 알았다. 게다가, 실질적으로 모든 AlSb층은 증착된 AlSb층의 두께가 산화 알루미늄층의 두께를 제어하도록 사용될 수 있다는 것을 의미하는, 산화 알루미늄으로 전환될 수 있다. AlSb 및 산화 알루미늄이 다른 격자 매개 변수들을 갖기 때문에, 산화 알루미늄층의 두께는 필수적으로 동일할 필요는 없고, AlSb층의 두께와 관련된다.
AlSb 증착을 위한 에피택셜 기술의 사용은 AlSb층의 두께가 단층 레벨에서 정확히 제어되도록 허용한다. 결정성 AlSb층의 완화에 대한 임계 두께는 (예를 들어) 35%의 AlInSb 버퍼층 상의 약 5개의 단층들이다. 그러나, 이것보다 두꺼운 AlSb 두께는 AlSb가 비정질 산화 알루미늄으로 전환되고, AlSb 내의 전위들의 존재가 그 재료 품질을 저하하지 않을 것이기 때문에, 발명의 방법으로 증착될 수 있다.
발명의 하나의 바람직한 실시예에서, 산화 알루미늄층은 패시베이션층(즉, 스택형 반도체 구조가 대기에 노출될 때 추가의 표면 산화를 방지하는 층)의 역할을 한다. 발명자들은 표면 패시베이션을 제공하도록, 산화 알루미늄층이 바람직하게는 2.5 nm 이상의 두께를 갖고, 더 바람직하게는 2.5 nm 내지 10 nm 범위의 두께를 갖고 더욱더 바람직하게는 3.5 nm 내지 10 nm 범위의 두께를 갖는다는 것을 알아냈다. 패시베이션층으로서 사용하는 데 적합한 산화 알루미늄층을 생성하도록, AlSb는 적어도 8개 내지 12개의 단층들의 두께로 편리하게 증착된다. 이상적으로, AlSb의 두께는 35개의 단층들 초과가 아니다.
발명에 의해 생성되는 산화 알루미늄 패시베이션층을 갖는 스택형 반도체 구조는 산화 챔버로부터 제거될 수 있고 추가의 디바이스 프로세싱 단계들을 겪을 수 있다. 바람직하게는, AlSb는 스택형 반도체 구조의 전체 상면 상에 증착된다.
발명자들은 약 2.5 nm(약 8개의 단층들 두께의 증착된 AlSb층과 동등한) 미만의 두께를 갖는 산화 알루미늄층이 대기에서 완전히 안정하지 않고, 결과로서, 일반적으로 패시베이션층으로서 부적합하다는 것을 알아냈다. 그러나, 그럼에도 불구하고 발명의 방법은 양호한 재료 성질들 -특히 낮은 결함 밀도-을 갖는 산화 알루미늄층을 생성하고 이는 유전 물질층으로서, 또는 하나 이상의 추가의 물질층들의 이후의 증착을 위한 계면층으로서 사용될 수 있음을 의미한다. 하이-k 유전 물질들의 이후의 증착을 위한 제어된 계면으로서 산화 알루미늄층의 사용은 반도체 디바이스들 내의 유전층들을 형성하는 종래의 기술 방법들과 연관된 '전하 트래핑(trapping)' 문제들을 개선할 수 있고, 또는 실질적으로 회피할 수 있다.
다시 말해서, DIT 밀도는 제어될 수 있고, 이에 의해 고주파 수행이 개선될 수 있다.
발명의 다른 바람직한 실시예에서, 그러므로, AlSb층은 산화 시에, 유전 물질층 및/또는 하나 이상의 추가의 물질층들의 이후의 증착을 위한 제어된 계면의 역할을 할 수 있는 산화 알루미늄층을 생성하는 두께로 증착된다. AlSb층의 두께는 바람직하게는 유전체 스택의 부분으로서 사용된다면 8개의 단층들 미만이지만(이에 의해 약 2.5 nm 미만의 산화 알루미늄층을 생성함), 두꺼운 층들(아마 약 35개의 단층들까지- 약 10 nm의 산화 알루미늄과 동등한)은 산화 알루미늄이 산화 알루미늄 상의 게이트 유전체의 전체를 형성한다면 적합할 수 있다.
하나 이상의 추가의 물질층들은 금속층들이 예를 들어, FET 디바이스들의 소스 전극, 드레인 전극 및/또는 게이트 전극으로서 사용될 수 있는, 하나 이상의 금속층들일 수 있다. 그 경우에, 산화 알루미늄층은 게이트 유전 물질로서, 금속층 또는 금속층들과 반도체 표면의 상호작용을 방지하기 위한 효과적인 확산 배리어의 역할을 할 수 있다. 전극들은 예를 들어, 소정의 전극 영역에 하나 이상의 금속층들을 증착함으로써, 또는 전극 구조 또는 구조들을 형성하도록 금속층을 증착하고 그 후에 에칭함으로써, 임의의 적합한 방식으로 형성될 수 있다.
대안적으로, 하나 이상의 추가의 물질층들은 하나 이상의 산화층들, 바람직하게는 하이-k 유전 물질의 하나 이상의 층들일 수 있다. 그 경우에, 산화 알루미늄층은 유전 물질 또는 유전체 스택을 위한 계면층을 형성하거나, 또는 유전체 스택의 부분을 형성한다. 선택적으로, 금속층(더 구체적으로는, 게이트 전극)은 유전체 스택 위에 증착된다.
둘 중 하나의 경우에, 추가의 프로세싱 단계들은(즉, 하나 이상의 AlSb층들의 산화 후에 수행되는 단계들) 바람직하게 산화 알루미늄층의 제어되지 않은 산화를 방지하도록, 제어된 환경 하에서 수행된다.
AlSb의 하나 이상의 층들은 스택형 반도체 구조의 상면의 하나 이상의 영역들 상에 증착된다. 반도체 디바이스에 대한 에피택셜 스택이 일반적으로 기판 위에서 성장하는 버퍼층과 버퍼층 위에서 성장하는 하나 이상의 디바이스층들을 포함한다는 것이 숙련자에 의해 이해될 것이다. 상면은 기판으로부터 가장 먼 반도체 표면, 다시 말하면, 하나 이상의 디바이스층들의 가장 먼 표면을 의미한다. 이는 또한 스택의 상부 면으로서 간주될 수 있고, 일반적으로 -하지만 필수적으로는 아님- 에피택셜 성장의 방향에서 최상면이다.
스택 구조는 임의의 적합한 기판, 숙련자에게 공지된 많은 예들을 포함할 수 있다. 바람직하게는, 기판은 GaAs 또는 Si를 포함한다.
버퍼층은 계면을 완화하도록 및/또는 디바이스의 활성부의 변형과 같은 임의의 바람직한 성질들을 생성하도록 기판에서 생성되는 임의의 결함들로부터 디바이스의 활성부를 분리하도록 사용된다. 다시, 버퍼층은 숙련자가 잘 알고 있는, 임의의 적합한 재료 또는 재료들의 조합을 포함할 수 있다. 발명의 방법은 특히(비록 비독점적이지만) Ⅲ-Ⅴ족 디바이스들, 특히 안티몬화 인듐 디바이스들, 및 더욱이 특히 InSb 기반의 트랜지스터들 및 그 전구체 구조들의 제작에 적용 가능하다. 그러므로, 버퍼층은 더욱 더 바람직하게, 특히 FET, AlxIn1 - xSb의 특정한 경우에, Ⅲ-Ⅴ족 반도체, 더욱 바람직하게는 3원 Ⅲ-Ⅴ족 반도체를 포함한다.
하나 이상의 디바이스층들은 특정한 디바이스로서 또는 특정한 디바이스에 대한 전구체 구조로서 사용하는 데 적합한 스택형 반도체 구조를 제공하도록 선택된다. 디바이스층들을 위한 적합한 재료들은 -제한하지 않고- Ⅲ-Ⅴ족 재료들(특히 InSb, GaSb, AlInSb, InAsSb 및 GaInAsSb와 같은 안티몬화물들)과 Ⅳ족 재료들을 포함한다. 바람직하게는, 반도체 디바이스는 트랜지스터이거나 또는 트랜지스터에 대한 전구체 구조이고, 더 바람직하게 반도체 디바이스는 전계 효과 트랜지스터이거나 또는 전계 효과 트랜지스터에 대한 전구체 구조이다. 따라서, 스택형 반도체 구조는 바람직하게는 채널층을 포함하는 하나 이상의 디바이스층들을 포함한다. 채널층은 임의의 적합한 구조를 가질 수 있고(예를 들어, 양자 우물 - 또는 Q-우물 - 구조와 같은) 임의의 적합한 반도체 재료 또는 재료들로부터 형성될 수 있다. 바람직하게는, 채널층은 Ⅲ-Ⅴ족 반도체 또는 Ⅳ족 반도체를 포함하고, 더 바람직하게는 채널층은 InSb 또는 Sn을 포함한다.
발명은 임의의 트랜지스터 구성의 제작에서 사용될 수 있고, 예들은 수평형 전계 효과 트랜지스터(수평형 Q-우물 FET를 포함하는) 또는 수직 전계 효과 트랜지스터(또한 터널 FET로서 공지됨)이다.
다른 가능한 디바이스층들은 상부 및/또는 하부 제한층들 및/또는 도핑층들이다.
스택형 반도체 구조는 '성장 상태의' 구조일 수 있거나(즉, 추가의 프로세싱 단계들을 아직 겪지 않은 에피택셜 스택) 또는 이미 하나 이상의 프로세싱 단계들(예를 들어, 패터닝(patterning) 기술과 같은)을 겪었을 수 있다. 그러므로, 스택형 구조는 평면 또는 실질적으로 평면인 상면을 가질 수 있거나 또는 메사들(mesas) 등을 포함하는 구조적 상면을 가질 수 있다.
스택형 반도체 구조는 자연 산화층(들)을 제거하도록 처리될 수 있었다. 그러나, 바람직한 실시예에서, AlSb 증착 단계는 스택형 반도체 구조의 에피택셜 성장의 마지막 단계로서 수행되고, 이에 의해 실질적으로 자연 산화층(들)의 형성을 회피한다. 이는 발명의 편의 및 간단한 실시예를 제공한다.
AlSb는 스택형 반도체 구조의 상면의 하나 이상의 영역들 상에 증착되고, 하나 이상의 영역들은 스택형 반도체 구조 상의 바람직한 위치들에서 산화 알루미늄의 하나 이상의 층들을 제공하도록 선택된다. 하나 이상의 영역들은 수평면 영역들, 수직면 영역들(메사 측벽들을 포함함) 및/또는 경사면 영역들을 포함할 수 있다. 숙련자는 AlSb층이 요구되지 않는 면 영역들을 가리기 위한 기술들을 알고 있을 것이고, 예들은 e-빔 또는 포토 리소그래피에 의해 규정된 저항 또는 희생 금속의 층 또는 유전층들의 사용이다.
발명의 하나의 바람직한 실시예에서, AlSb층은 상면의 하나의 영역, 바람직하게는 상면 전체 상에 증착된다. 이는 특히 평면 또는 거의 평면인 상면을 갖는 '성장 상태의' 스택형 반도체 구조에 적용 가능하고 및/또는 산화 알루미늄층은 패시베이션층으로서 제작된다.
다른 바람직한 실시예에서, 반도체 디바이스는 수평 FET 디바이스이고, 하나 이상의 디바이스층들은 채널층을 포함하고, 스택형 반도체 구조는 평면 ('성장 상태의') 상면을 갖고 AlSb는 스택형 구조의 상면 전체 상에 증착된다.
또 다른 바람직한 실시예에서, 반도체 디바이스는 터널 FET 디바이스이고, 하나 이상의 디바이스층들은 채널층을 포함하고, 스택형 반도체 구조는 구조적 상면을 갖고 상면의 하나 이상의 영역들은 적어도 하나의 메사 측벽을 포함한다. 이러한 방식으로, 산화 알루미늄층은 수직 채널의 측면들 중 하나 또는 모두 상에, 바람직하게는 게이트 영역 내에 형성될 수 있다.
FET 디바이스 또는 FET 전구체 구조의 경우에, AlSb층은 바람직하게는 채널층 위에 위치되는 디바이스의 영역(들) 상에 증착되고, 따라서 산화 알루미늄층은 게이트에 의해 제어될 필요가 있는 채널과 그 후에 증착되는 게이트 전극 사이에 놓일 수 있다.
반도체 디바이스 구성에 따라, 스택의 상면은 채널층, 상부 제한층 또는 다른 디바이스층일 수 있다. 전계 효과 트랜지스터의 경우에, AlSb층은 일반적으로 채널층(바람직하게는 InSb 또는 Sn 채널층) 또는 상부 제한층(바람직하게는 AlxIn1 -xSb로부터 형성되는 상부 제한층) 상에 증착된다.
발명은 전계 효과 트랜지스터들에 대한 특정한 응용이고 그러므로, 반도체 디바이스는 바람직하게는 전계 효과 트랜지스터에 대한 전구체 구조이다. 방법은 전계 효과 트랜지스터 디바이스를 형성하도록, 스택 구조 상에 소스 전극, 드레인 전극 및/또는 게이트 전극을 증착하는 추가적인 단계들을 포함할 수 있다. 바람직하게, 산화 알루미늄층은 게이트 전극의 영역에서 형성되고 따라서 산화 알루미늄층은 게이트 유전층의 역할을 할 수 있거나 또는 게이트 유전체 스택의 부분을 포함할 수 있다. 후자의 경우에, 하나 이상의 추가의 유전 물질들은 게이트 전극을 증착하기 전에 산화 알루미늄층 상에 증착될 수 있다.
게이트 전극의 영역에 산화 알루미늄층을 형성하는 하나의 방법은 적어도 상기 영역에 AlSb를 증착하는 것 그리고 산화 알루미늄을 형성하도록 AlSb층을 산화시키는 것이다. 대안적으로, 산화 알루미늄층은 스택형 반도체 구조의 상면 전체 상에 형성될 수 있고 이후에 에칭될 수 있어, 산화 알루미늄은 요구될 때에만 남아있게 된다. 일반적으로, 산화 알루미늄은 스택형 반도체 구조의 적어도 게이트 영역 상에 형성된다. 이는 적어도 게이트 영역을 포함하는 하나 이상의 영역들 상에 AlSb층을 증착함으로써 성취될 수 있다.
AlSb층은 바람직하게는 100℃와 300℃ 사이의 온도, 더욱 바람직하게는 150℃와 250℃ 사이의 온도의 물이 존재하는 상태에서 산화된다. 양호한 품질의 산화 알루미늄 표면을 얻기 위해서, 대기에 중간 AlSb 구조를 노출하는 것을 회피하는 것이 매우 바람직하다. 따라서, 방법은 바람직하게는 AlSb층을 대기에 또는 임의의 다른 산소-함유 환경에 노출하는 것을 회피하도록 제어된다. 산소를 배제하는 하나의 바람직한 방법은 UHV 환경 하에서 산화 단계를 수행하는 것이다. 따라서, 산화 단계는 일반적으로 챔버에 부착된 이온 측정기로 측정된 바와 같은 약 1.4×10-6 mBar의 물의 부분적인 압력을 사용하고, 약 1×10-9 mBar 이상의 기저 압력을 가진 UHV 챔버 내에서 수행될 수 있다.
AlSb 증착 단계와 산화 단계는 일반적으로 편리하게 별개의 반응 챔버들에서, 개별 프로세스들을 수행한다. 따라서, 발명의 방법은 중간 AlSb 구조를 제 1 반응 챔버(일반적으로, 에피택셜 성장 챔버)로부터 제 2 반응 챔버로 이동하는 단계를 포함할 수 있다. 바람직하게, 이동 단계는 산소를 배제한 환경 하에서 수행된다.
산화 알루미늄층이 형성된 후에, 어닐링 단계가 산화물의 품질을 더욱 개선하도록 수행될 수 있다. 이는 소위 "형성 기체"(일반적으로 H2/N2)의 존재 하에서의 어닐링 단계를 포함할 수 있다.
제 2 양태에 따르면, 발명은 반도체 디바이스를 제작하는 방법을 제공하고, 방법은:
기판, 버퍼층 및 하나 이상의 디바이스층들을 포함하는 스택형 반도체 구조를 에피택셜 방식으로 성장시키는 단계와;
AlSb 캡형 구조(capped structure)를 형성하도록, 성장 프로세스에서의 마지막 단계로서 스택형 구조의 상면 상에 AlSb층을 에피택셜 방식으로 성장시키는 단계와;
산화 알루미늄층을 형성하도록 물이 존재하는 상태에서 AlSb층을 산화시키는 단계를 포함한다.
제 2 양태에서, AlSb는 실질적으로 스택형 반도체 구조의 상면 모두를 덮는다. 따라서, 산화 알루미늄 캡형 층을 가진 스택형 반도체 구조가 형성된다. 캡형 층은 디바이스 프로세싱을 위해 이후에 제거될 수 있고 및/또는 디바이스 또는 전구체 디바이스를 형성하도록 에칭될 수 있다.
발명의 제 3 양태에 따르면, 제 1 양태 또는 제 2 양태의 방법에 의해 만들어진 FET에 대한 전구체 구조 또는 FET가 제공된다. FET는 수평 FET 또는 터널 FET 디바이스일 수 있다. 바람직하게, 산화 알루미늄층은 게이트 전극의 영역 내에 있어, 상기 층은 게이트 유전 물질의 역할을 할 수 있고 및/또는 게이트 유전체 스택의 부분을 형성할 수 있다.
발명의 제 4 양태에 따르면, 기판, 버퍼층 및 하나 이상의 디바이스층들을 포함하는 스택형 구조 및 스택형 구조의 상면 상의 산화 알루미늄층을 포함하는 반도체 디바이스가 제공되고, 산화 알루미늄층은 하나 이상의 추가의 물질층들의 증착을 위해 계면층의 역할을 한다. 바람직하게는, 하나 이상의 추가의 물질층들은 하나 이상의 하이-k 유전 물질층들이고, 산화 알루미늄층은 유전체 스택의 부분을 형성한다. 대안적으로 - 또는 게다가 - 하나 이상의 추가의 층들은 하나 이상의 금속층들, 특히 FET 디바이스에 대한 게이트 전극을 포함할 수 있다.
발명의 제 5 양태에 따르면, 하나 이상의 추가의 물질층들의 이후의 증착을 위한 계면층으로서 발명의 방법에 의해 제작된 산화 알루미늄층의 사용이 제공된다.
발명의 제 6 양태에 따르면, 반도체 표면을 보호하는(passivating) 방법이 제공되고, 상기 방법은 AlSb 캡형 표면을 형성하도록 반도체 표면 상에 AlSb층을 증착시키는 단계와 산화 알루미늄층을 형성하도록 물이 존재하는 상태에서 AlSb층을 산화시키는 단계를 포함한다.
발명의 제 7 양태에 따르면, 반도체 표면 상에 산화층을 생성하는 방법이 제공되고, 방법은 상기 표면 상에 AlSb층을 증착시키는 단계와 물이 존재하는 상태에서 상기 층을 산화시키는 단계를 포함한다. 바람직하게, 반도체 표면은 Ⅲ-Ⅴ족 재료, 더 바람직하게는 InSb, GaSb, AlInSb, InAsSb 및 GaInAsSb로 구성된 그룹으로부터 선택되는 Ⅲ-Ⅴ족 재료를 포함한다.
발명의 제 8 양태에 따르면, 기판, 버퍼층, 채널층, 게이트 유전층 및 게이트 유전층 위에 위치된 게이트 전극을 포함하는 전계 효과 트랜지스터 디바이스가 제공되고, 게이트 유전층은 산화 알루미늄을 포함하는 것을 특징으로 한다. 하나 이상의 추가의 유전 물질층들은 게이트 유전체 스택을 형성하도록 산화 알루미늄층과 게이트 전극 사이에 위치될 수 있다. 산화 알루미늄층은 제 1 양태의 방법에 의해 증착될 수 있다.
발명의 하나의 양태에서 임의의 특징은 임의의 적절한 조합으로, 발명의 임의의 다른 양태들에 적용될 수 있다. 특히, 방법 양태들은 디바이스 양태들에 적용될 수 있고 그 반대도 마찬가지이다.
발명은 이제 수반된 도면들을 참조로 하여 설명될 것이다.
도 1은 수평 FET 디바이스에 대한 발명의 방법을 도시한 도면.
도 2는 수직(터널) FET 디바이스에 대한 발명의 방법을 도시한 도면.
도 3a, 도 3b 및 도 3c는 각각 성장 상태의(대기 노출 없이) 그리고 (약 1일) 대기 노출된 40%의 AlInSb 표면들로부터의 In(3d), Sb(3d) 및 Al(2p) XPS 데이터를 도시한 도면.
도 4a, 도 4b 및 도 4c는 각각 발명에 따라 처리된 AlInSb의 표면과 성장 상태의 AlInSb의 표면 조성을 비교하는 In(3d), Sb(3d) 및 Al(2p) XPS 데이터를 도시한 도면.
도 5는 1시간 내지 5시간의 다양한 산화 시간 동안 발명의 방법에 의해 생성되는 산화 알루미늄층의 조성을 도시한 도면.
도 6a 및 도 6b는 각각 발명의 방법에 따른 산화 알루미늄층의 제작 전 그리고 제작 후에 스택형 반도체 구조의 상면(AlInSb)의 AFM 이미지들을 도시한 도면.
도 7은 발명의 방법에 의해 제작되는 산화 알루미늄 게이트 유전층을 포함하는 p-유형 전계 효과 트랜지스터에 대한 DC(직류) 트랜지스터의 특성들을 도시한 도면.
도 8은 발명의 방법에 의해 생성되는 산화 알루미늄층을 포함하는 p-유형 트랜지스터들의 그룹에 대한 주파수에 대응하는 h21(또는 게인(gain))을 도시하는 도면.
발명의 방법은 도 1을 참조로 하여 설명된다. 첫째로, 기판(1), 버퍼층(2) 및 하나 이상의 디바이스층들(3)을 포함하는 스택형 반도체 구조는 임의의 적합한 에피택셜 기술(예를 들어, MBE, MOCVD, PVD, ALD, MEMBE 또는 CBE)을 사용하여 성장된다(단계 (a)). 에피택셜 성장 기술들은 숙련자에게 잘 공지되어 있고 여기서는 설명되지 않을 것이다. 바람직하게, 스택형 구조는 성장 환경이 주의 깊게 제어될 수 있는 UHV 기술인, MBE에 의해 성장된다.
InSb 기반의 트랜지스터의 경우에, 스택은 일반적으로 Si 또는 GaAs 기판, AlxIn1-xSb 버퍼층 및 InSb Q-우물 채널층을 포함할 수 있다. 대안적으로, 채널은 Sn으로부터 형성될 수 있다. 스택은 예를 들어, Q-우물층 위의 AlxIn1 - xSb 제한층과 같은 다른 층들을 포함할 수 있다.
이어서 AlSb층(4)은 일반적으로 에피택셜 성장 프로세스의 마지막 단계로서 스택형 반도체 구조의 상면 상에 증착되고(단계 (b)) 그렇게 함으로써 AlSb 캡형 구조가 형성된다. 바람직하게, 스택형 구조와 AlSb층은 동일한 반응 챔버에서 성장된다. AlSb층의 선택된 두께는 소정의 단말 응용에 의존하고; 패시베이션층에 대해, 적어도 8개의 단층들의 두께가 일반적으로 요구된다. 계면층으로서 또는 유전 물질로서 사용에 대해, AlSb층은 일반적으로 비록 두꺼운 층들이 또한 사용될 수 있지만, 8개의 단층들 미만의 두께로 증착된다.
다음에 (단계 (c)) AlSb 캡형 반도체 스택은 제 2 반응 챔버로 이동되고 높은 순도의 수원에 노출됨으로써 산화된다. 산화는 산화 알루미늄층(5)의 형성을 초래한다. 스택은 이상적으로 AlSb층을 산소에 노출하는 것을 방지하도록 -예를 들어, UHV와 같은- 제어된 환경 하에서 이동된다. 산화 단계는 AlSb층을 물과 반응시킴으로써 수행된다. 이는 약 1×10-9 mBar 이상의 기저 압력을 가진 UHV 챔버에서 수행될 수 있다. 산화 단계에 대한 일반적인 프로세스 환경은 챔버의 이온 측정기로 측정되는데, 물의 부분적인 압력은 약 1.4×10-6 mBar이고, 기판 온도는 200℃이다. 물의 높은 부분 압력들은 비록 높은 압력들에서 추가층들의 임의의 차후 프로세싱에 대해 챔버의 기저 압력에 대한 펌프 다운(pump down) 시간이 연장될 지라도, 산화 프로세스를 위해 사용될 수 있다. 산화 시간은 일반적으로 1시간 내지 5 시간의 범위 이내이다. AlSb의 산화에 대한 징후는 상온에서 나타나지 않고 100℃ 이상의 상승된 온도, 바람직하게는 100℃ 내지 300℃ 범위의 온도가 일반적으로 요구된다. 이상적으로, 산화는 150℃ 내지 250℃의 온도 범위에서 일어난다.
산화 알루미늄층이 약 3nm 이상의 두께를 가진다면, 산화 알루미늄층은 패시베이션층의 역할을 할 수 있다. 산화 알루미늄이 캡형인 반도체 스택은 이어서 산화 챔버로부터 제거될 수 있고 임의의 소정의 추가의 프로세싱 단계들을 겪을 수 있다.
대안적으로, 산화 알루미늄층은 유전층으로서 또는 유전체 스택의 부분으로서 역할을 할 수 있다. 선택 단계(d)에서, 전계 효과 트랜지스터 디바이스는 먼저 캡형 반도체 스택의 표면으로부터 산화 알루미늄층의 부분을 제거함으로써(에칭 방법 또는 유사한 방법에 의해) 그리고 그 후에 소스 전극, 드레인 전극 및 게이트 전극(6, 7, 8)을 형성하도록 금속화(metallisation) 단계를 수행함으로써 제작된다. 산화 알루미늄층(5)은 게이트 유전 물질의 역할을 하도록, 게이트 전극(8)의 영역에 보유된다.
대안적인 단계(e)에서, 전계 효과 트랜지스터 디바이스는 먼저 하이-k 유전 물질(9)의 하나 이상의 층들을 산화 알루미늄층(5) 상에 증착함으로써, 이어서 산화 알루미늄과 하이-k 유전층들을 스택형 반도체 구조의 표면으로부터 제거함으로써(에칭 방법 또는 유사한 방법에 의해) 그리고 이후에 소스 전극, 드레인 전극 및 게이트 전극(6, 7, 8)을 형성하도록 금속화 단계를 수행함으로써 제작된다. 산화 알루미늄층(5)과 하나 이상의 하이-k 유전층들(9)은 게이트 전극(8)의 영역에 보유되고, 이에 의해 게이트 유전체 스택을 형성하고, 산화 알루미늄층은 제어된 계면층으로서 역할을 한다. 대안적인 실시예에서, 하이-k 유전 물질의 하나 이상의 층들은 산화 알루미늄층(5)이 에칭된 후에 증착될 수 있다. 방법의 다른 변형들은 숙련자에게 명백할 것이다.
도 2는 터널 FET 디바이스에 대한 발명의 방법을 설명한다. 첫째로, 기판 및 버퍼층(10), 채널층(11) 및 상부 제한층(12)을 포함하는 스택형 반도체 구조는 임의의 적합한 에피택셜 기술을 사용하여 성장되고, 이어서 전구체 디바이스 구조를 형성하도록 메사 에칭된다(단계 (a)).
InSb 기반 트랜지스터의 경우에, 스택은 Si 또는 GaAs 기판, AlxIn1 - xSb 버퍼층 및 InSb 채널층을 포함할 수 있다. 대안적으로, 채널은 Sn으로부터 형성될 수 있다. 상부 제한층은 AlxIn1 - xSb를 포함할 수 있다.
이어서 AlSb층(13)은 채널층(11)의 측면 상의 메사 측벽들 상에 증착된다(단계 (b)). AlSb층은 MBE 또는 CVD, MOCVD 등과 같은, 다른 층 증착 기술들에 의해 증착될 수 있다. AlSb의 두께는 게이트 유전체로서, 또는 게이트 유전체 스택의 부분으로서 사용하는 데 적합한 산화 알루미늄층을 성장하는 데 적합하다.
다음에 (단계 (c)) AlSb 캡형 반도체 스택은 제 2 반응 챔버로 이동되고 높은 순도의 수원에 노출됨으로써 산화된다. 스택은 이상적으로 AlSb 표면을 산소에 노출하는 것을 방지하도록 -예를 들어, UHV와 같은- 제어된 환경 하에서 이동된다. 산화 단계는 바람직하게는 도 1과 관련된 상술된 환경 하에서 수행된다. 산화는 산화 알루미늄층(14)의 형성을 초래한다.
단계(d)에서, 전계 효과 트랜지스터 디바이스는 소스 전극, 드레인 전극 및 게이트 전극(15, 16, 17)을 형성하도록 금속화 단계를 수행함으로써 제작된다. 필요하다면, 하이-k 유전 물질의 하나 이상의 층들이 금속화 단계 전에 산화 알루미늄층 상에 증착될 수 있다.
성장 상태의 표면, 대기 산화된 표면 및 발명에 의해 생성된 표면의 비교
도 3a, 도 3b 및 도 3c는 각각 성장 상태의(대기 노출 없이) 그리고 (약 1일) 대기 노출된 40%의 AlInSb 표면들로부터의 In(3d), Sb(3d) 및 Al(2p) XPS 데이터를 도시한다. In과 Sb 피크들 상에 나타나는 숄더들(shoulders)은 In-O와 Sb-O 결합들의 존재를 나타낸다. Al(2p) 피크 상의 높은 에너지에서 숄더의 부재는 두 경우들에서 존재하는 매우 적은 산화 알루미늄이 있음을 나타낸다.
도 4a, 도 4b 및 도 4c는 각각 발명에 따라 처리되는 AlInSb 표면과 성장 상태의 AlInSb의 표면 조성을 비교하는 In(3d), Sb(3d) 및 Al(2p) XPS 데이터를 도시한다. XPS 분석은 발명의 방법에 의해 생성되는 산화층이 오직 Al-O 결합들을 포함하고, 대기 산화와 대조적으로, 실질적으로 어떤 In-O 또는 Sb-O 결합들도 형성되지 않음을 보여준다. 따라서, 산화 프로세스는 대기에서 발생하는 프로세스와 매우 다르고, 또한 산화 프로세스는 순수한 (또는 거의 순수한) 산화 알루미늄을 생성하도록 AlSb 필름으로부터 Sb를 옮긴다는 결론을 낼 수 있다.
산화 알루미늄층의 안정성
AlSb 표면은 AlInSb 상면을 갖는 InSb-기반 반도체 스택 상에서 에피택셜 방식으로 성장되었고, 1시간 내지 5시간 사이의 다양한 시간 동안, 200℃의 UHV 환경(1.6×10-6 mBar의 물 부분 압력) 하에서 물에 노출되었다. AlSb로부터 생성되는 산화 알루미늄층의 조성은 각 산화 시간마다 분석되었다(도 5 참조). 프로세스가 자기 제한적이고, 오직 AlSb층이 산화되었음을 알 수 있다. 그러므로, 산화 알루미늄층의 두께가 증착된 AlSb층의 두께를 사용하여 정확하게 제어될 수 있다고 결론 낼 수 있다.
얇은 AlSb층(약 4개의 단층들)은 약 1.5 nm 두께의 산화 알루미늄층을 생성하도록 발명의 방법에 의해 산화되었고, 그 후에 대기에 노출되었다. XPS 분석은 표면의 추가의 산화가 발생하였고, In-O 및 Sb-O 결합들의 형성을 야기하였다고 결론 낼 수 있다. 그러므로, 약 4개의 단층들의 두께에서, 발명에 의해 생성되는 산화 알루미늄층은 대기에 대해 완전히 안정적이지 않고 패시베이션층으로서 부적합하다. 그러나, 대기에 대한 노출이 실질적으로 금속화 프로세스 전에 그리고 금속화 프로세스 동안 방지된다면, 얇은 층은 금속층들이 개재된 상태의 스택형 반도체 구조의 표면의 상호작용을 방지하는 효과적인 확산 배리어이다. 이러한 금속층들은 FET 디바이스들에 대해 게이트 금속으로서 사용될 수 있다. 얇은 산화 알루미늄층들은 또한 게이트 유전체로서 또는 게이트 유전체 스택의 부분으로서 사용될 수 있다.
두꺼운 AlSb층(약 8개 내지 12개의 단층들)은 약 3 nm 두께의 산화 알루미늄층을 생성하도록 발명의 방법에 의해 산화되었고, 그 후에 대기에 노출되었다. XPS 분석은 어떠한 추가의 산화가 심지어 1주 후에도, 발생 안했음을 보여주었다. 이는 적어도 8개 내지 12개의 단층들의 AlSb층으로부터 생성되는 산화 알루미늄층이 추가의 산화에 대해 양호한 배리어이고 안정적(즉, 산화 알루미늄층은 패시베이션층의 역할을 할 수 있음)임을 나타낸다. 대기 노출에 의해 불변하는 안정한 산화물은 반도체 표면이 제어된 대기 환경(예를 들어, UHV)으로부터 제거되도록 허용하고 제어된 방식으로 추가의 프로세싱을 받기 쉽다. 이는 디바이스 프로세싱의 재현성에서 중요하다.
산화 알루미늄 표면의 분석
도 6a는 InSb FET(특별한 경우에, 상면은 AlInSb임)의 전형적인 반도체 스택의 표면의 AFM(atomic force microscopy) 이미지이다. 도 6b는 AlInSb 상에 증착되는 AlSb의 12개의 단층을 사용하여, 발명의 방법에 의해 반도체 스택 상에 생성되는 산화 알루미늄 표면의 AFM 이미지이다. 산화 알루미늄층의 표면 거칠기는 산화물 형성 전의 AlInSb 반도체 표면과 유사함을 알 수 있다. 표면은 핀홀들(pinholes)과 같은 상당한 결함들 없이 연속적이고, 반도체 표면 상에서 등각이다.
캐리어 이동도에 관한 산화 알루미늄층의 효과
FET 디바이스의 산화층의 사용에 대한 중요한 요소는 산화층이 디바이스 내의 캐리어들의 이동도를 저하시키지 않는다는 것이다. 표 1은 p-유형 FET 디바이스들에 사용되는 전형적인 3개의 InSb 기반 Q-우물 구조들의 면 저항률을 비교한다: 구조 1은 의도적인 산화물을 갖지 않고, 구조 2는 대기에 노출됨으로써 산화된 AlSb의 12개의 단층을 갖는 동일한 반도체 구조이고(즉, 발명에 따르지 않음), 구조 3은 발명의 방법에 의해 산화된 AlSb의 12개의 단층을 갖는 동일한 반도체 구조이다. 발명에 따라 형성된 층은 감소된 이동도의 징후를 보이지 않고(면 저항률에 의해 명시됨), 반면에 대기에서 산화하도록 허용되었던 재료는 즉, 높은 저항을 측정할 수 없게 된다는 것을 알 수 있다.
Figure pct00001
표 1: 다양한 산화물 캡들에 대한 p-유형 InSb Q-우물층들의 면 저항률들
디바이스 특성들
도 7은 발명의 방법에 의해 제작된 산화 알루미늄 게이트 유전층을 포함하는 p-유형 전계 효과 트랜지스터에 대한 DC(직류) 트랜지스터 특성들을 보여준다. 전류(I)대 전압(V)의 각각의 트레이스(trace)는 게이트에 인가되는 다른 전압에 대한 것이다. 도 7은 게이트가 트랜지스터의 채널을 제어할 수 있고, 그러므로, 증착된 산화 알루미늄층이 하이-k 유전 물질의 역할을 할 수 있다는 것을 보여준다.
도 8은 발명의 방법에 의해 생성되는 산화 알루미늄층을 포함하는 p-유형 트랜지스터들의 그룹에 대한 주파수 대 h21(또는 게인)을 보여준다. 도면은 데이터의 2개의 세트들을 보여준다; 곡선들의 아래쪽의 세트는 몇몇의 트랜지스터들에 대한 원래의 데이터이고 곡선들의 위쪽의 세트는 제거된 측정 시스템에 기인한 손실을 갖은, 동일한 트랜지스터들에 대한, 동일한 데이터이다. 곡선들의 위쪽의 세트는 디바이스들의 속도를 결정하도록 표준 방법들에 의해 추론되었고 디바이스들이 100GHz까지 작동할 수 있음을 보여준다.
본 발명이 예의 방식에 의해 전적으로 설명되었고, 상세 사항의 수정이 발명의 범주 내에서 이루어질 수 있다는 것이 이해될 것이다. 상세 설명에 개시된 각각의 특징, 및 (적절한 경우에) 청구항들 및 도면들은 독립적으로 또는 임의의 적절한 조합으로 제공될 수 있다.
게다가, 발명은 전계 효과 트랜지스터들, 및 특히 InSb FET들에 관하여 구체적으로 설명되었다. 그러나, 유전체들의 사용이 반도체 디바이스들, 특히 FET 디바이스들의 스케일링(scaling)을 위한 유비쿼터스 기술이기 때문에, 다른 반도체들 상의 산화물들의 생성을 고려하는 데 상당한 관심이 있다. 따라서, 발명의 방법은 폭넓게 적용 가능하고 예를 들어, InSb, GaSb, InAsSb, GaInAsSb, GaAs 또는 InGaAs를 포함하는 물질 시스템들 상에 제어된 산화 알루미늄층을 증착하도록 사용될 수 있다.

Claims (35)

  1. 반도체 디바이스 제작 방법에 있어서,
    기판, 버퍼(buffer)층 및 하나 이상의 디바이스층들을 포함하는 스택형 반도체 구조를 제공하는 단계와;
    상기 스택형 구조의 상면의 하나 이상의 영역들 상에 AlSb층을 증착시키는 단계와;
    상기 상면의 하나 이상의 영역들 상에 산화 알루미늄층을 형성하도록 물이 존재하는 상태에서 상기 AlSb층을 산화시키는 단계를 포함하는, 반도체 디바이스 제작 방법.
  2. 제 1 항에 있어서,
    상기 AlSb층은 에피택셜(epitaxial) 기술에 의해 증착되는, 반도체 디바이스 제작 방법.
  3. 제 2 항에 있어서,
    상기 에피택셜 기술은 MBE인, 반도체 디바이스 제작 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 하나 이상의 영역들을 형성하도록 마스킹(masking) 단계를 포함하는, 반도체 디바이스 제작 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    실질적으로 모든 AlSb는 산화 알루미늄으로 전환되는, 반도체 디바이스 제작 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 산화 알루미늄층의 두께는 증착된 상기 AlSb층의 두께와 연관되는, 반도체 디바이스 제작 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 AlSb층은 산화 시에, 패시베이션(passivation)층의 역할을 할 수 있는 산화 알루미늄층을 생성하는, 두께로 증착되는, 반도체 디바이스 제작 방법.
  8. 제 7 항에 있어서,
    상기 AlSb층은 적어도 8개의 단층들의 두께로 증착되는, 반도체 디바이스 제작 방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 AlSb층은 산화 시에, 유전 물질층의 역할을 할 수 있고 및/또는 하나 이상의 추가의 물질층들의 이후의 증착을 위해 제어된 계면의 역할을 할 수 있는 산화 알루미늄층을 생성하는, 두께로 증착되는, 반도체 디바이스 제작 방법.
  10. 제 9 항에 있어서,
    상기 AlSb층은 8개의 단층들 미만의 두께로 증착되는, 반도체 디바이스 제작 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 하나 이상의 추가의 물질층들은 하이(high)-k 유전 물질층들인, 반도체 디바이스 제작 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 산화 단계는 100℃와 300℃ 사이의 온도에서 수행되는, 반도체 디바이스 제작 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 방법은 중간 AlSb 구조를 대기에 노출시키는 것을 회피하도록 제어되는, 반도체 디바이스 제작 방법.
  14. 제 13 항에 있어서,
    상기 산화 단계는 UHV 환경 하에서 수행되는, 반도체 디바이스 제작 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 AlSb 증착 단계와 상기 산화 단계는 별개의 반응 챔버들에서 수행되는, 반도체 디바이스 제작 방법.
  16. 제 15 항에 있어서,
    상기 중간 AlSb 구조는 산소를 배제한 환경 하에서 제 2 반응 챔버로 이동되는, 반도체 디바이스 제작 방법.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 버퍼층은 Ⅲ-Ⅴ족 반도체, 바람직하게는 3원 Ⅲ-Ⅴ족 반도체를 포함하는, 반도체 디바이스 제작 방법.
  18. 제 17 항에 있어서,
    상기 버퍼층은 AlxIn1 - xSb를 포함하는, 반도체 디바이스 제작 방법.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 하나 이상의 디바이스층들은 채널층을 포함하는, 반도체 디바이스 제작 방법.
  20. 제 19 항에 있어서,
    상기 채널층은 Ⅲ-Ⅴ족 반도체 또는 Ⅳ족 반도체를 포함하는, 반도체 디바이스 제작 방법.
  21. 제 20 항에 있어서,
    상기 채널층은 InSb 또는 Sn을 포함하는, 반도체 디바이스 제작 방법.
  22. 제 1 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 기판은 GaAs 또는 Si를 포함하는, 반도체 디바이스 제작 방법.
  23. 제 1 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 반도체 디바이스는 전계 효과 트랜지스터에 대한 전구체(precursor) 구조인, 반도체 디바이스 제작 방법.
  24. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 반도체 디바이스는 전계 효과 트랜지스터이고, 상기 방법은 소스 전극, 드레인 전극 및/또는 게이트 전극을 증착하는 추가의 단계를 포함하는, 반도체 디바이스 제작 방법.
  25. 제 1 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 반도체 디바이스는 FET이고, 상기 AlSb는 적어도 게이트 영역을 포함하는 하나 이상의 영역들 상에 증착되는, 반도체 디바이스 제작 방법.
  26. 제 24 항 또는 제 25 항에 있어서,
    하나 이상의 추가의 유전 물질들은 상기 게이트 전극을 증착하기 전에 상기 산화 알루미늄층 상에 증착되는, 반도체 디바이스 제작 방법.
  27. 반도체 디바이스 제작 방법에 있어서,
    기판, 버퍼층 및 하나 이상의 디바이스층들을 포함하는 스택형 반도체 구조를 에피택셜 방식으로 성장시키는 단계와;
    AlSb 캡형 구조(capped structure)를 형성하도록, 성장 프로세스에서의 마지막 단계로서 스택형 구조의 상면 상에 AlSb층을 에피택셜 방식으로 성장시키는 단계와;
    산화 알루미늄층을 형성하도록 물이 존재하는 상태에서 상기 AlSb층을 산화시키는 단계를 포함하는, 반도체 디바이스 제작 방법.
  28. 제 23 항 내지 제 27 항 중 어느 한 항의 방법에 의해 구성된, 전계 효과 트랜지스터.
  29. 기판, 버퍼층 및 하나 이상의 디바이스층들을 포함하는 스택형 구조, 및 상기 스택형 구조의 상면 상의 산화 알루미늄층을 포함하는 반도체 디바이스에 있어서,
    상기 산화 알루미늄층은 하나 이상의 추가의 물질층들의 증착을 위해 계면층의 역할을 하는, 반도체 디바이스.
  30. 하나 이상의 추가의 물질층들의 이후의 증착을 위해 계면층으로서 본 발명의 방법에 의해 제작되는, 산화 알루미늄층의 사용.
  31. 반도체 표면을 보호하기(passivating) 위한 방법에 있어서,
    AlSb 캡형 표면을 형성하도록 반도체 표면 상에 AlSb층을 증착시키는 단계와;
    산화 알루미늄층을 형성하도록 물이 존재하는 상태에서 상기 AlSb층을 산화시키는 단계를 포함하는, 반도체 표면을 보호하기 위한 방법.
  32. 반도체 표면 상에 산화층을 생성하는 방법에 있어서,
    상기 표면 상에 AlSb층을 증착시키는 단계와;
    물이 존재하는 상태에서 상기 층을 산화시키는 단계를 포함하는, 반도체 표면 상에 산화층을 생성하는 방법.
  33. 전계 효과 트랜지스터 디바이스에 있어서,
    기판, 버퍼층, 채널층, 게이트 유전층 및 상기 게이트 유전층 위에 위치되는 게이트 전극을 포함하고,
    상기 게이트 유전층은 산화 알루미늄을 포함하는 것을 특징으로 하는, 전계 효과 트랜지스터 디바이스.
  34. 수반된 도면들을 참조로 하여 실질적으로 상술된 바와 같은, 임의의 방법, 디바이스 또는 사용.
  35. 수반된 도면들을 참조로 하여 상술된, 임의의 신규한 특징, 또는 특징들의 조합.
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