KR20130131996A - 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20130131996A
KR20130131996A KR1020120056014A KR20120056014A KR20130131996A KR 20130131996 A KR20130131996 A KR 20130131996A KR 1020120056014 A KR1020120056014 A KR 1020120056014A KR 20120056014 A KR20120056014 A KR 20120056014A KR 20130131996 A KR20130131996 A KR 20130131996A
Authority
KR
South Korea
Prior art keywords
sense amplifier
bit line
control circuit
voltage
line sense
Prior art date
Application number
KR1020120056014A
Other languages
English (en)
Other versions
KR101895420B1 (ko
Inventor
최돈현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120056014A priority Critical patent/KR101895420B1/ko
Priority to US13/602,258 priority patent/US8750063B2/en
Publication of KR20130131996A publication Critical patent/KR20130131996A/ko
Application granted granted Critical
Publication of KR101895420B1 publication Critical patent/KR101895420B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 기술에 따른 센스 앰프 제어 회로는 복수의 비트 라인 센스 앰프를 포함하는 비트 라인 센스 앰프 어레이 영역에 배치되며, 제어 신호에 응답하여 상기 복수의 비트 라인 센스 앰프에 프리차지 전압을 공급한다.

Description

센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치{Sense Amplifier Control Circuit And Semiconductor Memory Apparatus Including The Same}
본 발명은 반도체 집적회로에 관한 것으로, 구체적으로 반도체 메모리 장치의 센스 앰프 제어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치의 데이터 출력 동작은 다음과 같다. 워드라인(Word Lind)을 통해 선택된 셀 데이터(Cell Data)는 비트 라인 센스 앰프(Bit Line Sense Amplifier, 이하 BLSA)에 의해 증폭되며, 증폭된 데이터(Data)는 글로벌 입출력 라인(GIO Line)에 실려 입출력단에 출력된다.
구체적으로, 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인(Bit Line, 이하 BL) 및 비트바라인(Bit Bar Line, 이하 BLb)으로 된 비트라인쌍(BL, BLb)에 실리게 되면, 비트 라인 센스 앰프의 동작 시점을 알리는 센스 앰프 인에이블 신호가 인에이블되어 센스 앰프 제어 회로를 구동시키게 된다. 그리고, 센스 앰프 제어 회로에 의해 비트 라인 센스 앰프의 바이어스전압은 각각 코어전압(VCORE) 및 접지전압(VSS)으로 천이되어 센스 앰프 래치를 구동시키게 된다. 즉, 센스 앰프 래치가 동작을 시작하면 미세한 전압차를 유지하고 있던 비트라인쌍(BL, BLb)의 전압은 각각 코어전압(VCORE)와 접지전압(VSS)으로 변하게 된다. 이렇게 증폭된 셀 데이터는 글로벌 입출력 라인에 실려 입출력단에 출력된다.
일반적인 반도체 메모리 장치를 도 1을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 메모리 장치를 나타내는 구조도이다.
일반적인 반도체 메모리 장치는 복수의 셀 어레이(Cell Array, 10~15), 복수의 서브 워드라인 드라이버 어레이(Sub Wordline Driver Array, 이하 SWD Array, 20~23), 복수의 비트 라인 센스 앰프 어레이(Bit Line Sense Amplifier Array, 이하 BLSA Array, 30~32) 및 복수의 서브 홀(Sub Hole, 40,41)을 포함한다.
복수의 서브 홀(40, 41) 각각은 센스 앰프 제어 회로(40-1, 41-1)를 포함한다.
복수의 비트 라인 센스 앰프 어레이(30~32)는 각각 복수의 비트 라인 센스 앰프(50~58)을 포함한다.
복수의 셀 어레이(10~15) 각각은 데이터를 저장하는 복수 개의 셀을 포함한다. 각각의 셀 어레이(10~15)는 상하로 가로 방향으로 배치되는 비트 라인 센스 앰프 어레이(BLSA Array)를 공유한다. 비트 라인 센스 앰프 어레이(BLSA Array, 30~32)는 비트라인쌍(BL, BLb)의 미세한 전압차를 증폭하는 복수의 비트 라인 센스 앰프(BLSA)를 포함한다. 또한, 각각의 셀 어레이(10~15) 영역은 좌우로 세로 방향으로 배치되는 서브 워드라인 드라이버 어레이(20~23)를 공유한다. 서브 워드라인 드라이버 어레이(20~30)는 어드레스가 입력되면 복수의 셀 어레이(10~15)를 선택적으로 구동하는 복수의 워드 라인 드라이버(Word Line Driver)를 포함한다.
한편, 복수의 센스 앰프 제어회로(40-1, 41-1) 각각은 서브 홀(40,41) 영역에 위치한다.
서브 홀은 상하 셀 어레이 사이에 가로 방향으로 배치되는 비트 라인 센스 앰프 어레이와 좌우 셀 어레이 사이에 세로 방향으로 배치되는 서브 워드라인 드라이버 어레이(20~23)가 교차하는 영역에 위치한다. 즉, 서브 홀(Sub Hole)은 비트 라인 센스 앰프 어레이(BLSA Array)와 서브 워드라인 드라이버 어레이(SWD Array)가 엑스(X)축 와이(Y)축 방향으로 위치한 후 남는 공간을 말하며, 비트 라인 센스 앰프(BLSA)를 전압차를 증폭할 수 있게 전압을 공급하는 센스 앰프 제어 회로를 포함한다.
최근에는 반도체 메모리 장치의 수율(yield) 향상을 위해 셀 어레이(Cell Array) 영역이 커지면서 비트 라인 센스 앰프 어레이(BLSA Array)에 포함되는 비트 라인 센스 앰프(BLSA)와 서브 홀(Sub Hole)에 포함되는 센스 앰프 제어 회로를 연결할 때, 위치에 따라 배선의 길이가 길어진다.
즉, 셀 어레이(Cell Array) 영역이 커지면서 상대적으로 비트 라인 센스 앰프 어레이(BLSA Array)도 엑스(X)축 방향으로 커진다. 이때, 비트 라인 센스 앰프(BLSA)와 비트 라인 센스 앰프(BLSA)에 전압을 공급하는 센스 앰프 제어 회로가 각각 비트 라인 센스 앰프 어레이(BLSA Array) 영역과 서브 홀(Sub Hole) 영역에 분리되어 있어, 비트 라인 센스 앰프(BLSA)의 위치에 따라 센스 앰프 제어 회로와 연결이 길어지게 되고 이에 따라 센스 앰프 제어 회로에서 공급하는 전압에 노이즈(Noise)가 증가한다. 센스 앰프 제어 회로에서 공급하는 전압에 노이즈(Noise)가 증가하여 결국 비트 라인 센스 앰프(BLSA)의 동작 마진(Margin)이 감소하는 문제점이 발생하였다.
본 발명은 서브 홀 영역뿐만 아니라 비트 라인 센스 앰프 어레이 영역에도 센스 앰프 제어 회로를 포함하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 센스 앰프 제어 회로는 복수의 비트 라인 센스 앰프를 포함하는 비트 라인 센스 앰프 어레이 영역에 배치되며, 제어 신호에 응답하여 상기 복수의 비트 라인 센스 앰프에 프리차지 전압을 공급한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제어 신호에 응답하여 복수의 비트 라인 센스 앰프에 프리차지 전압을 공급하는 제 1 센스 앰프 제어 회로를 적어도 하나 이상 포함하는 비트 라인 센스 앰프 어레이; 및 상기 제어 신호 및 제 1 내지 제 2 전원 인가 신호에 응답하여 상기 복수의 비트 라인 센스 앰프에 상기 프리차지 전압, 코어 전압 레벨의 센스 앰프 파워 전압 및 접지 전압 레벨의 센스 앰프 접지 전압을 공급하는 제 2 센스 앰프 제어 회로를 포함하는 서브 홀을 포함한다.
본 발명의 따른 반도체 메모리 장치는 서브 홀 영역뿐만 아니라 비트 라인 센스 앰프 어레이 영역에도 센스 앰프 제어 회로를 배치함으로써, 비트 라인 센스 앰프의 동작 마진을 확보하여 반도체 메모리 장치의 신뢰성을 확보할 수 있다.
도 1은 일반적인 반도체 메모리 장치의 구조도,
도 2는 일반적인 비트 라인 센스 앰프의 회로도,
도 3은 일반적인 센스 앰프 제어 회로의 구체적인 회로도,
도 4는 본 발명의 실시예에 따른 센스 앰프 제어 회로의 구체적인 회로도,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 구조도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 일반적인 비트 라인 센스 앰프의 회로도이다. 도 2를 참조하여 비트 라인 센스 앰프를 설명하면 다음과 같다.
비트 라인 센스 앰프는 센스 앰프 래치부(1) 및 이퀄라이징부(2)를 포함한다. 센스 앰프 래치부(1)는 센스 앰프 파워 전압(RTO)과 제 1 노드(n1) 사이에 연결되고 비트바라인(BLb)의 출력을 입력받는 제 1 PMOS 트랜지스터(P1), 센스 앰프 파워 전압(RTO)과 제 2 노드(n2) 사이에 연결되고 비트라인(BL)의 출력을 입력받는 제 2 PMOS 트랜지스터(P2), 제 1 노드(n1)와 센스 앰프 접지 전압(SB) 사이에 연결되고 비트바라인(BLb)의 출력을 입력받는 제 1 NMOS 트랜지스터(N1) 및 제 2 노드(n2)와 센스 앰프 접지 전압(SB) 사이에 연결되고 비트라인(BL)의 출력을 입력받는 제 2 NMOS 트랜지스터(N2)를 포함한다.
이퀄라이징부(2)는 비트라인(BL)과 비트바라인(BLb) 사이에 연결되고 비트 라인 이퀄라이즈 신호(BLEQ)를 입력받는 제 3 NMOS 트랜지스터(N3), 비트라인(BL)과 제 3 노드(n3) 사이에 연결되고 비트 라인 이퀄라이즈 신호(BLEQ)를 입력받는 제 4 NMOS 트랜지스터(N4) 및 제 3 노드(n3)와 비트바라인(BLb) 사이에 연결되고 비트 라인 이퀄라이즈 신호(BLEQ)를 입력받는 제 5 NMOS 트랜지스터(N5)를 포함한다.
도 2를 참조하여 비트 라인 센스 앰프의 동작을 설명하면 다음과 같다.
메모리 셀에 저장되어 있는 데이터가 비트라인(BL) 및 비트바라인(BLb)에 실리게 되면 비트라인(BL)과 비트바라인(BLb) 사이에 전하 공유(Charge Sharing)가 일어나면서 비트라인(BL)과 비트바라인(BLb) 사이에 전압차가 발생한다.
비트라인(BL)과 비트바라인(BLb) 사이에 전하 공유(Charge Sharing) 되어 비트 라인 센스 앰프가 액티브 동작을 시작하면, 외부 명령에 의해 내부에서 만들어진 신호에 의해 비트 라인 이퀄라이즈 신호(BLEQ)가 로직 로우로 인가된다.
다시 말해서, 비트 라인 센스 앰프가 액티브 동작을 시작하기 전에는 이퀄라이징부(2)에 비트 라인 이퀄라이즈 신호(BLEQ)가 로직 하이로 인가된다. 이퀄라이징부(2)는 하이레벨을 갖는 비트 라인 이퀄라이즈 신호(BLEQ)를 입력받아 제 3 내지 제 5 NMOS 트랜지스터(N3, N4, N5)를 턴온(Turn On)시켜 비트라인(BL)과 비트바라인(BLb)의 전압을 프리차지 전압(VBLP)으로 유지시킨다. 이때, 센스 앰프 래치부(1)에 입력되는 센스 앰프 파워 전압(RTO)과 센스 앰프 접지 전압(SB)은 프리차지 전압(VBLP)으로 인가되어 래치 상태를 유지한다.
비트 라인 센스 앰프가 액티브 동작을 시작하면 이퀄라이징부(2)에 비트 라인 이퀄라이즈 신호(BLEQ)가 로직 로우로 인가된다. 이퀄라이징부(2)는 로우레벨을 갖는 비트 라인 이퀄라이즈 신호(BLEQ)를 입력받아 제 3 내지 제 5 NMOS 트랜지스터(N3, N4, N5)를 턴오프(Turn Off)시켜 비트라인(BL)과 비트바라인(BLb)의 전압차를 유지한다. 이때, 센스 앰프 래치부(1)에 입력되는 센스 앰프 파워 전압(RTO)은 코어전압(VCORE) 레벨로 천이되고, 센스 앰프 접지 전압(SB)은 접지전압(VSS)레벨로 천이된다. 센스 앰프 래치부(1)는 액티브 동작을 시작하면 비트라인(BL)과 비트바라인(BLb)의 전압차를 증폭하는 동작을 수행한다.
일반적으로 프리차지 전압(VBLP)은 일반적으로 코어 전압(VCORE)의 1/2 값을 갖고, 비트 라인 센스 앰프는 비트라인(BL)과 비트바라인(BLb)가 전하 공유(Charge Sharing)에 의해 전압차가 발생하면 전압차를 증폭하여 코어 전압(VCORE) 및 접지전압(VSS) 레벨로 천이시킨다.
도 3은 일반적인 센스 앰프 제어 회로의 구체적인 회로도이다.
도 3을 참조하여 일반적인 센스 앰프 제어 회로를 설명하면 다음과 같다.
센스 앰프 제어 회로는 제 4 노드(n4)와 제 5 노드(n5) 사이에 연결되고 제어 신호(SAPCG)를 입력받는 제 6 NMOS 트랜지스터(N6), 제 4 노드(n4)와 제 6 노드(n6) 사이에 연결되고 제어 신호(SAPCG)를 입력받는 제 7 NMOS 트랜지스터(N7), 제 5 노드(n5)와 제 6 노드(n6) 사이에 연결되고 제어 신호(SAPCG)를 입력받는 제 8 NMOS 트랜지스터(N8), 코어 전압(VCORE)과 제 5 노드(n5) 사이에 연결되고 제 1 전원 인가 신호(SAP)에 응답하여 제 5 노드에 센스 앰프 파워 전압(RTO)을 출력하는 제 9 NMOS 트랜지스터(N9) 및 제 6 노드(n6)와 접지전압(VSS) 사이에 연결되고 제 2 전원 인가 신호(SAN)에 응답하여 제 6 노드(n6)에 전압을 접지전압(VSS) 방향으로 풀다운(Pull Down)하는 제 10 NMOS 트랜지스터를 포함한다.
도 3을 참조하여 일반적인 센스 앰프 제어 회로의 동작을 설명하면 다음과 같다.
비트라인(BL)과 비트바라인(BLb) 사이에 전하 공유(Charge Sharing) 되어 비트 라인 센스 앰프가 액티브 동작을 시작하면, 외부 명령에 의해 내부에서 만들어진 신호에 의해 제어 신호(SAPCG) 로직 로우가 되고, 제 1 내지 2 전원 인가 신호(SAP, SAN)가 로직 하이가 된다.
다시 말해서, 비트 라인 센스 앰프가 액티브 동작을 시작하기 전에는 센스 앰프 제어 회로에 제어 신호(SAPCG)가 로직 하이로 인가되고, 제 1 내지 2 전원 인가 신호(SAP, SAN)가 로직 로우로 인가된다. 센스 앰프 제어 회로는 하이레벨을 갖는 제어 신호(SAPCG)를 입력받아 제 6 내지 제 8 NMOS 트랜지스터(N6, N7, N8)를 턴온(Turn On)시키고, 로우레벨을 갖는 제 1 내지 2 전원 인가 신호(SAP, SAN)을 입력받아 제 9 및 제 10 NMOS 트랜지스터(N9, N10)를 턴오프(Turn Off) 시켜서 센스 앰프 파워 전압(RTO)과 센스 앰프 접지 전압(SB)의 전압을 프리차지 전압(VBLP)으로 유지시킨다.
비트 라인 센스 앰프가 액티브 동작을 시작하면 센스 앰프 제어 회로에 제어 신호(SAPCG)가 로직 로우로 인가되고, 제 1 내지 2 전원 인가 신호(SAP, SAN)가 로직 하이로 인가된다. 센스 앰프 제어 회로는 로우레벨을 갖는 제어 신호(SAPCG)를 입력받아 제 6 내지 제 8 NMOS 트랜지스터(N6, N7, N8)를 턴오프(Turn Off)시키고, 하이레벨을 갖는 제 1 내지 2 전원 인가 신호(SAP, SAN)을 입력받아 제 9 및 제 10 NMOS 트랜지스터(N9, N10)를 턴온(Turn On) 시켜서 센스 앰프 파워 전압(RTO)과 센스 앰프 접지 전압(SB)을 분리하여 센스 앰프 파워 전압(RTO)과 센스 앰프 접지 전압(SB)의 전압차를 발생시켜 출력한다. 이때, 센스 앰프 파워 전압(RTO)의 전압 레벨은 코어 전압(VCORE) 레벨이 되고, 센스 앰프 접지 전압(SB)의 전압 레벨은 접지전압(VSS) 레벨이 된다.
도 4는 본 발명의 실시예에 따른 센스 앰프 제어 회로의 구체적인 회로도이다.
도 4를 참조하여 본 발명의 실시예에 따른 센스 앰프 제어 회로를 설명하면 다음과 같다.
본 발명의 실시예에 따른 센스 앰프 제어 회로는 제 7 노드(n7)와 제 8 노드(n8) 사이에 연결되고 제어 신호(SAPCG)를 입력받는 제 11 NMOS 트랜지스터(N11), 제 7 노드(n7)와 제 9 노드(n9) 사이에 연결되고 제어 신호(SAPCG)를 입력받는 제 12 NMOS 트랜지스터(N12), 제 8 노드(n8)와 제 9 노드(n9) 사이에 연결되고 제어 신호(SAPCG)를 입력받는 제 13 NMOS 트랜지스터(N13)를 포함한다.
도 4를 참조하여 본 발명의 실시예에 따른 센스 앰프 제어 회로의 동작을 설명하면 다음과 같다.
비트라인(BL)과 비트바라인(BLb) 사이에 전하 공유(Charge Sharing) 되어 비트 라인 센스 앰프가 액티브 동작을 시작하면, 외부 명령에 의해 내부에서 만들어진 신호에 의해 제어 신호(SAPCG)를 인에이블시킨다.
다시 말해서, 비트 라인 센스 앰프가 액티브 동작을 시작하기 전에는 센스 앰프 제어 회로에 제어 신호(SAPCG)가 인에이블되어 인가된다. 센스 앰프 제어 회로는 디스에이블된 제어 신호(SAPCG)를 입력받아 제 11 내지 13 NMOS 트랜지스터(N11, N12, N13)를 턴온(Turn On)시켜 센스 앰프 파워 전압(RTO)과 센스 앰프 접지 전압(SB)을 동일한 전압인 프리차지 전압(VBLP)으로 유지시킨다.
비트 라인 센스 앰프가 액티브 동작을 시작하면 센스 앰프 제어 회로에 제어 신호(SAPCG)가 인에이블되어 인가된다. 이때, 센스 앰프 제어 회로는 디스에이블된 제어 신호(SAPCG)를 입력받아 제 11 내지 13 NMOS 트랜지스터(N11, N12, N13)를 턴오프(Turn Off)시킨다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 구조도이다.
도 5를 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 구조를 설명하면 다음과 같다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 셀 어레이(Cell Array, 100~130), 복수의 서브 워드 라인 드라이버 어레이(SWD Array, 200, 210, 220, 230), 복수의 비트 라인 센스 앰프 어레이(BLSA Array, 300, 310) 및 복수의 서브 홀(Sub Hole, 400, 410)을 포함한다.
복수의 셀 어레이(100, 110, 120, 130) 각각은 데이터를 저장하는 복수 개의 셀을 포함한다. 각각의 셀 어레이(100, 110, 120, 130)는 상하로 가로 방향으로 배치되는 비트 라인 센스 앰프 어레이(BLSA)를 공유한다. 비트 라인 센스 앰프 어레이(BLSA Array, 300, 310)는 비트라인쌍(BL, BLb)의 미세한 전압차를 증폭하는 복수의 비트 라인 센스 앰프(BLSA, 500, 510, 520, 530, 540, 550, 560) 및 복수의 센스 앰프 제어 회로(600, 610, 620)를 포함한다. 각각의 셀 어레이(100~130) 영역은 좌우로 세로 방향으로 배치되는 서브 워드라인 드라이버 어레이(200~230)를 공유한다. 서브 워드라인 드라이버 어레이(200, 210, 220, 230)는 어드레스가 입력되면 복수의 셀 어레이(100, 110, 120, 130)를 선택적으로 구동하는 복수의 워드 라인 드라이버(Word Line Driver)를 포함한다.
서브 홀은 상하 셀 어레이 사이에 가로 방향으로 배치되는 비트 라인 센스 앰프 어레이와 좌우 셀 어레이 사이에 세로 방향으로 배치되는 서브 워드라인 드라이버 어레이(200, 210, 220, 230)가 교차하는 영역에 위치한다. 본 발명의 실시예에서 복수의 서브 홀(400, 410)은 각각 센스 앰프 제어 회로(700, 710)를 포함한다.
도 1 및 도 4를 참조하여 일반적인 반도체 메모리 장치와 본 발명의 실시예에 따른 반도체 메모리 장치를 비교하면 다음과 같다.
본 발명의 실시예에 따른 반도체 메모리 장치는 서브 홀(400, 410)에 센스 앰프 제어 회로(400, 410)를 포함하며 비트 라인 센스 앰프 어레이(300, 310)에 센스 앰프 제어 회로(600,610)를 포함한다.
일반적인 반도체 메모리 장치는 비트 라인 센스 앰프 어레이에는 센스 앰프 제어 회로를 포함하지 않고, 서브 홀에만 센스 앰프 제어 회로를 배치하여 비트 라인 센스 앰프와 센스 앰프 제어 회로를 연결하기 위한 배선이 길어져서 센스 앰프 제어 회로에서 공급하는 프리차지 전압(VBLP)에 노이즈가 발생하였다. 예를 들어, 도 1의 센스 앰프 제어 회로(40-1)와 연결되는 복수의 비트 라인 센스 앰프(50, 51, 52, 53, 54) 중에 센스 앰프 제어 회로(40-1)와 멀리 배치된 비트 라인 센스 앰프(50)와 가깝게 배치된 비트 라인 센스 앰프(52)의 배선의 길이가 차이나며, 멀리 배치된 비트 라인 센스 앰프(50)에 노이즈가 발생할 가능성이 높다.
본 발명의 실시예에 따른 반도체 메모리 장치는 서브 홀 및 비트 라인 센스 앰프 어레이에 센스 앰프 제어 회로를 포함한다. 예를 들어, 도 5에서 비트 라인 센스 앰프 어레이에 포함되는 복수의 비트 라인 센스 앰프(500, 510, 520, 530)중에서 서브 홀(400)에 배치된 센스 앰프 제어 회로(700)와 가까운 비트 라인 센스 앰프(530)는 서브 홀(400)에 배치된 센스 앰프 제어 회로(700)에 연결되고, 서브 홀(400)에 배치된 센스 앰프 제어 회로(700)와 먼 비트 라인 센스 앰프들(500, 510)은 비트 라인 센스 앰프 어레이(300)에 포함된 센스 앰프 제어 회로(600)에 연결된다. 본 발명의 다른 실시예에서 비트 라인 센스 앰프 어레이(310)는 복수의 비트 라인 센스 앰프(540, 550, 560) 및 센스 앰프 제어 회로(620)를 포함한다.
본 발명의 실시예에서 비트 라인 센스 앰프 어레이(300)에 포함된 센스 앰프 제어 회로(600)는 복수의 비트 라인 센스 앰프(500, 510)과 연결된다. 또, 본 발명의 실시예에서 비트 라인 센스 앰프 어레이(300)에 포함된 센스 앰프 제어 회로(610)는 비트 라인 센스 앰프(610)와 연결된다.
본 발명의 실시예에서 복수의 서브 홀(400, 410) 각각에 포함된 센스 앰프 제어 회로(700, 710)는 일반적인 센스 앰프 제어 회로일 수 있으며, 비트 라인 센스 앰프 어레이 포함된 센스 앰프 제어 회로(600, 610, 620)는 본 발명의 실시예에 따른 센스 앰프 제어 회로일 수 있다.
센스 앰프 제어 회로(600, 610, 620)에 연결된 비트 라인 센스 앰프(500, 510, 520, 550)는 제어 신호(SAPCG)가 인에이블되면 프리차지 전압(VBLP)을 센스 앰프 제어 회로(600, 610, 620)로부터 직접 공급받는다. 다만, 제어 신호(SAPCG)가 디스에이블되면 센스 앰프 제어 회로(600, 610, 620)는 턴오프(Turn Off)된다. 이때, 센스 앰프 제어 회로(600, 610, 620)에 연결된 비트 라인 센스 앰프(500, 510, 520, 550)는 비트 라인 센스 앰프 어레이(300, 310)의 전원 장치로부터 센스 앰프 파워 전압(RTO) 및 센스 앰프 접지 전압(SB)을 공급받아 비트쌍라인(BL, BLb)의 전압차를 증폭한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 센스 앰프 래치부 2: 이퀄라이징부
10, 11, 12, 13, 14, 15: 셀 어레이
20, 21, 22, 23: 서브 워드라인 드라이버 어레이
30, 31, 32: 비트 라인 센스 앰프 어레이
40, 41: 서브 홀 40-1, 41-1: 센스 앰프 제어 회로
50, 51, 52, 53, 54, 55, 56, 57, 58: 비트 라인 센스 앰프
100, 110, 120, 130: 셀 어레이
200, 210, 220, 230: 서브 워드라인 드라이버 어레이
300, 310: 비트 라인 센스 앰프 어레이
400, 410: 서브 홀
500, 510, 520, 530, 540, 550, 560: 비트 라인 센스 앰프
600, 610, 620: 센스 앰프 제어 회로
700, 710: 센스 앰프 제어 회로

Claims (12)

  1. 복수의 비트 라인 센스 앰프를 포함하는 비트 라인 센스 앰프 어레이 영역에 배치되며, 제어 신호에 응답하여 상기 복수의 비트 라인 센스 앰프에 프리차지 전압을 공급하는 센스 앰프 제어 회로.
  2. 제 1항에 있어서,
    상기 복수의 비트 라인 센스 앰프가 액티브 동작을 시작하기 전에는 인에이블되는 상기 제어 신호에 응답하여 상기 프리차지 전압을 출력하는 것을 특징으로 하는 센스 앰프 제어 회로.
  3. 제 1항에 있어서,
    상기 복수의 비트 라인 센스 앰프 중에 적어도 하나 이상 연결되는 것을 특징으로 하는 센스 앰프 제어 회로.
  4. 제 1항에 있어서,
    상기 복수의 비트 라인 센스 앰프는,
    각각 센스 앰프 래치를 포함하며, 상기 센스 앰프 래치에 프리차지 전압을 공급하는 것을 특징으로 하는 센스 앰프 제어 회로.
  5. 제어 신호에 응답하여 복수의 비트 라인 센스 앰프에 프리차지 전압을 공급하는 제 1 센스 앰프 제어 회로를 적어도 하나 이상 포함하는 비트 라인 센스 앰프 어레이; 및
    상기 제어 신호 및 제 1 내지 제 2 전원 인가 신호에 응답하여 상기 복수의 비트 라인 센스 앰프에 상기 프리차지 전압, 코어 전압 레벨의 센스 앰프 파워 전압 및 접지 전압 레벨의 센스 앰프 접지 전압을 공급하는 제 2 센스 앰프 제어 회로를 포함하는 서브 홀을 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제 1 센스 앰프 제어 회로는,
    상기 복수의 비트 라인 센스 앰프 중에 적어도 하나 이상 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 제 2 센스 앰프 제어 회로는,
    상기 복수의 비트 라인 센스 앰프 중에 적어도 하나 이상 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 제 1 센스 앰프 제어 회로는,
    상기 복수의 비트 라인 센스 앰프가 액티브 동작을 시작하기 전에는 인에이블되는 상기 제어 신호에 응답하여 상기 프리차지 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 5항에 있어서,
    상기 복수의 비트 라인 센스 앰프는,
    각각 센스 앰프 래치를 포함하며, 상기 제 1 센스 앰프 제어 회로는 상기 센스 앰프 래치에 프리차지 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 5항에 있어서,
    상기 복수의 비트 라인 센스 앰프는,
    각각 센스 앰프 래치를 포함하며, 상기 제 2 센스 앰프 제어 회로는 상기 센스 앰프 래치에 상기 제어 신호에 응답하여 상기 프리차지 전압, 상기 센스 앰프 파워 전압 및 상기 센스 앰프 접지 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 5항에 있어서,
    상기 제 1 센스 앰프 제어 회로는,
    상기 센스 앰프 어레이 내에 인접하게 배치된 상기 각각의 비트 라인 센스 앰프에 프리차지 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 5항에 있어서,
    상기 제 2 센스 앰프 제어 회로는,
    상기 서브 홀에 인접하게 배치된 상기 각각의 비트 라인 센스 앰프에 상기 프리차지 전압, 상기 센스 앰프 파워 전압 및 상기 센스 앰프 접지 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020120056014A 2012-05-25 2012-05-25 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치 KR101895420B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120056014A KR101895420B1 (ko) 2012-05-25 2012-05-25 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치
US13/602,258 US8750063B2 (en) 2012-05-25 2012-09-03 Sense amplifier control circuit and semiconductor memory device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120056014A KR101895420B1 (ko) 2012-05-25 2012-05-25 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20130131996A true KR20130131996A (ko) 2013-12-04
KR101895420B1 KR101895420B1 (ko) 2018-09-06

Family

ID=49621508

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120056014A KR101895420B1 (ko) 2012-05-25 2012-05-25 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US8750063B2 (ko)
KR (1) KR101895420B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170129386A (ko) * 2016-05-17 2017-11-27 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 위크 셀 검출 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040103009A (ko) * 2003-05-30 2004-12-08 주식회사 하이닉스반도체 계층화된 출력배선의 감지증폭기 드라이버를 구비한반도체 메모리 소자

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100378685B1 (ko) * 2000-12-29 2003-04-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 센스 앰프 제어 회로
KR100490653B1 (ko) * 2002-10-31 2005-05-24 주식회사 하이닉스반도체 노이즈가 감소된 반도체 메모리 장치
KR100484255B1 (ko) * 2002-10-31 2005-04-22 주식회사 하이닉스반도체 감지증폭기의 동작시 노이즈가 감소된 반도체 메모리 장치
KR100550638B1 (ko) * 2003-04-30 2006-02-10 주식회사 하이닉스반도체 비트라인 센싱마진시간의 조절을 위한 테스트모드를 갖는메모리장치
KR100546188B1 (ko) * 2003-05-24 2006-01-24 주식회사 하이닉스반도체 감지증폭수단을 포함하는 반도체 메모리 장치 및 그의감지증폭수단을 오버드라이브 하는 방법
KR100562654B1 (ko) * 2004-04-20 2006-03-20 주식회사 하이닉스반도체 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자
KR100625793B1 (ko) * 2004-12-28 2006-09-20 주식회사 하이닉스반도체 반도체메모리소자
US7257042B2 (en) 2006-01-12 2007-08-14 International Business Machines Corporation Enhanced sensing in a hierarchical memory architecture
KR100902127B1 (ko) * 2006-02-22 2009-06-09 주식회사 하이닉스반도체 반도체 메모리 장치의 센스 증폭 회로 및 그의 구동 방법
KR100780613B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 구동방법
KR100838364B1 (ko) * 2006-12-27 2008-06-13 주식회사 하이닉스반도체 반도체 메모리 장치의 감지증폭 인에이블 신호 생성회로
JP5149109B2 (ja) * 2007-09-04 2013-02-20 エスケーハイニックス株式会社 半導体メモリ装置
KR100965773B1 (ko) 2008-04-24 2010-06-24 주식회사 하이닉스반도체 메모리소자의 센스앰프제어회로 및 그 제어방법
KR101052928B1 (ko) * 2009-12-29 2011-07-29 주식회사 하이닉스반도체 반도체메모리장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040103009A (ko) * 2003-05-30 2004-12-08 주식회사 하이닉스반도체 계층화된 출력배선의 감지증폭기 드라이버를 구비한반도체 메모리 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170129386A (ko) * 2016-05-17 2017-11-27 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 위크 셀 검출 방법

Also Published As

Publication number Publication date
KR101895420B1 (ko) 2018-09-06
US20130315017A1 (en) 2013-11-28
US8750063B2 (en) 2014-06-10

Similar Documents

Publication Publication Date Title
KR100665643B1 (ko) 전압 공급 회로 및 반도체 메모리
US8300485B2 (en) Sense amplifier and semiconductor apparatus including the same
JP4221613B2 (ja) ダイナミック半導体記憶装置及びその動作方法
CN106067315B (zh) 感测放大器及包括其的半导体器件
US9047980B2 (en) Sense amplifier for static random access memory with a pair of complementary data lines isolated from a corresponding pair of complementary bit lines
JP5415672B2 (ja) 半導体装置
KR100587639B1 (ko) 계층화된 출력배선의 감지증폭기 드라이버를 구비한반도체 메모리 소자
US8203387B2 (en) Circuit providing compensated power for sense amplifier and driving method thereof
US9947385B1 (en) Data sense amplification circuit and semiconductor memory device including the same
US8929129B2 (en) Semiconductor device
US20140063979A1 (en) Semiconductor device and data output circuit therefor
CN103106914A (zh) 放大器电路和半导体存储器件
US20150179243A1 (en) Word line driving circuit
KR101895420B1 (ko) 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치
US8830768B2 (en) Data sensing circuit and memory device including the same
KR20110025487A (ko) 반도체 메모리 장치
KR100753418B1 (ko) 로우 및 컬럼 어드레스를 이용하여 비트라인 감지 증폭동작을 제어하는 반도체 메모리 장치
JP2005050439A (ja) ダイナミック半導体記憶装置並びにその読出及び書込動作方法
KR102471412B1 (ko) 센스앰프 테스트 장치 및 이를 포함하는 반도체 장치
US20090219768A1 (en) Semiconductor memory device having shared bit line sense amplifier scheme and driving method thereof
US8305823B2 (en) Sense amplifier and semiconductor integrated circuit using the same
KR20080061956A (ko) 반도체 메모리 장치 및 그의 레이아웃 방법
KR101051168B1 (ko) 집적 회로 어레이
US9190123B2 (en) Semiconductor devices and semiconductor systems including the same
KR100961209B1 (ko) 센스앰프 구동회로 및 이를 이용하는 센스앰프회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right