KR20130129506A

KR20130129506A - 박막 트랜지스터 및 이의 제조 방법

Info

Publication number: KR20130129506A
Application number: KR1020120053411A
Authority: KR
Inventors: 안종현; 이정은
Original assignee: 성균관대학교산학협력단
Priority date: 2012-05-21
Filing date: 2012-05-21
Publication date: 2013-11-29
Also published as: KR101346612B1

Abstract

본원은 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.

Description

박막 트랜지스터 및 이의 제조 방법{THIN FILM TRANSISTOR AND PRODUCING METHOD OF THE SAME}

본원은 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.

무정형 InGaZnO (a-IGZO) 반도체는 AMOLED 및 삼차원 LCD 디스플레이와 같은 다양한 신생 디스플레이의 드라이버 요소에 적용될 수 있어 최근 십여년 간 많은 관심을 받고 있다. IGZO TFTs가 엑시머 레이저 어닐링(excimer laser annealing)에 의해 형성된 다결정질 Si 기반 TFTs보다 낮은 이동도를 가지고 있지만, 이동도 (10 cm²/Vsec 이상)는 a-Si TFTs보다 훨씬 크며 OLEDs를 구동하기 위해 요구되는 것보다 더 크다. IGZO는, 종래의 다결정질 Si TFTs에 비해, 저비용의 소다 라임 기질, 또는 심지어는 플렉서블 플라스틱의 사용을 가능하게 하는 저온 증착 및 종래의 a-Si TFT 공정 라인을 통한 대규모 기질 상에서의 제조를 포함하는 두 개의 장점을 제공한다. 현재, OLED 디스플레이의 백플레인에서의 IGZO TFT의 적용에 있어서 중요한 이슈 중 하나는 IGZO 채널을 갖는 우수한 접촉 인터페이스를 형성할 수 있는 고 전도성 금속 전극의 개발이다. Cu 또는 Al과 같은 높은 전도성 금속 전극은 대규모, 고품질, 낮은 가격의 AMOLED 디스플레이를 가능하게 한다. 그러나, IGZO 필름으로부터 외부 확산된 산소가 금속층의 산화를 일으켜 금속 전극과 산화물 반도체 사이의 계면에 산화금속 저항막을 형성하며, 그 결과로서 산화물 반도체 TFT의 특성 저하의 감소를 야기한다. 특히, 산화물 반도체는 200℃ 이상의 고온 열처리에 의해 결정화 및 안정화가 되어 특성이 향상되지만 금속의 산화로 인해 고온 열처리가 어려워지는 문제가 발생한다. 이에 대한 대안으로써, 산화에 대해 상대적을 높은 저항성을 갖는 Mo가 IGZO TFTs의 금속 전극으로서 일반적으로 사용되나(대한민국 등록특허 제 10-0987840 호), Cu 또는 Al에 비해 낮은 전도성을 가지고 있어 고성능 AMOLED 디스플레이의 제조를 제한한다.

이에, 본원은 채널층과 금속 전극 사이에 그래핀-함유 배리어층을 형성하여 상기 금속 전극의 산화를 방지할 수 있는 박막 트랜지스터 및 이의 제조 방법을 제공하고자 한다.

그러나, 본원이 해결하고자 하는 과제는 이상에서 기술한 과제로 제한되지 않으며, 기술되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본원의 제 1 측면은, 기재, 채널층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터에 있어서, 상기 채널층과 상기 소스 전극 및 드레인 전극 사이에 그래핀-함유 배리어층을 포함하는, 박막 트랜지스터를 제공한다.

본원의 제 2 측면은, 기재에 채널층을 형성하는 단계; 상기 채널층에 그래핀-함유 배리어층을 형성하는 단계; 및 상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조 방법을 제공한다.

본원의 제 3 측면은, 기재에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극 및 상기 드레인 전극에 그래핀-함유 배리어층을 형성하는 단계; 상기 그래핀-함유 배리어층에 채널층을 형성하는 단계; 상기 채널층에 절연층을 형성하는 단계; 및 상기 절연층에 탑 게이트 전극을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조 방법을 제공한다.

본원의 제 4 측면은, 기재에 바텀 게이트 전극을 형성하는 단계; 상기 기재 및 상기 바텀 게이트 전극에 채널층을 형성하는 단계; 상기 채널층에 그래핀-함유 배리어층을 형성하는 단계; 및 상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조 방법을 제공한다.

본원의 박막 트랜지스터는, 채널층과 금속 전극 사이에 그래핀-함유 배리어층을 삽입함으로써 Al-IGZO 인터페이스에서 산화층의 형성을 막을 수 있으며, 이로 인해 반복되는 고온 열처리에서도 IGZO 채널에 대한 Al 금속 접촉의 안정한 오믹(ohmic) 거동을 나타낼 수 있다. 이에 따라, 종래의 고전도성 금속을 IGZO 기반 백플랜 박막 트랜지스터에 사용할 수 있어 AMOLED, 삼차원 LCD 디스플레이 등의 다양한 신생 디스플레이의 성능을 개선시킬 수 있다.

도 1은 본원의 일 구현예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본원의 일 구현예에 따른 박막 트랜지스터의 제조 과정을 나타낸 개략도이다.
도 3은 본원의 다른 구현예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본원의 다른 구현예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본원의 일 구현예에 따른 박막 트랜지스터의 제조 과정을 개략적으로 나타낸 것이다.
도 6은 본원의 일 구현예에 따른 박막 트랜지스터의 제조 과정을 개략적으로 나타낸 것이다.
도 7은 본원의 일 실시예에 따른 그래핀-함유 배리어층을 갖거나(a) 갖지 않는(b) 박막 트랜지스터의 전이 특성 및 그래핀-함유 배리어층을 갖거나 갖지 않는 박막 트랜지스터의 이동도(c) 및 출력 특성(d)을 나타내는 그래프이다.
도 8은 본원의 일 실시예에 따른 그래핀-함유 배리어층을 갖거나(a 및 c) 갖지 않는(b 및 d) IGZO TFTs의 어닐링 전 및 후의 Al-IGZO 인터페이스 영역의 단면 고해상도 TEM (HR-TEM) 이미지를 나타낸 것이다.
도 9는 본원의 일 실시예에 따른 반복된 3 차 어닐링 사이클 후에 그래핀-함유 배리어층을 갖지 않거나(a) 갖는(b) TFT의 EDS 스펙트럼의 정량을 나타낸 것이다.
도 10은 본원의 일 비교예에 따른 그래핀-함유 배리어층을 갖지 않는 박막 트랜지스터의 어닐링 전 및 후의 출력 특성을 나타낸 것이다.

이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 구현예 및 실시예를 상세히 설명한다.

그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예 및 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.

본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.

본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.

본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 또한, 본원 명세서 전체에서, "~ 하는 단계" 또는 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다.

본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합들"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.

본원 명세서 전체에서, "A 및/또는 B"의 기재는, "A, B, 또는, A 및 B"를 의미한다.

본원의 일 구현예에 있어서, 상기 채널층은 산화물 반도체를 포함할 수 있으며, 예를 들어, InGaZnO(IGZO), ZnO, ZrInZnO, InZnO, ZnO, InGaZnO₄, ZnInO, ZnSnO, In₂O₃, Ga₂O₃, HfInZnO, GaInZnO, HfO₂, SnO₂, WO₃, TiO₂, Ta₂O₅, In₂O₃SnO₂, MgZnO, ZnSnO₃, ZnSnO₄, CdZnO, CuAlO₂, CuGaO₂, Nb₂O₅, TiSrO₃ _,ZIO (zinc indium oxide), IGO (indium gallium oxide), 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 채널층은 약 1 nm 내지 약 500 nm, 예를 들어, 약 10 nm 내지 약 500 nm, 약 20 nm 내지 약 500 nm, 약 30 nm 내지 약 500 nm, 약 40 nm 내지 약 500 nm, 약 50 nm 내지 약 500 nm, 약 60 nm 내지 약 500 nm, 약 70 nm 내지 약 500 nm, 약 80 nm 내지 약 500 nm, 약 90 nm 내지 약 500 nm, 약 100 nm 내지 약 500 nm, 약 1 nm 내지 약 400 nm, 약 1 nm 내지 약 300 nm, 약 1 nm 내지 약 200 nm, 또는 약 1 nm 내지 약 100 nm의 두께일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 그래핀-함유 배리어층은 약 0.4 nm 내지 약 20 nm의 두께일 수 있으며, 예를 들어, 약 0.5 nm 내지 약 20 nm, 약 1 nm 내지 약 20 nm, 약 5 nm 내지 약 20 nm, 약 10 nm 내지 약 20 nm, 약 15 nm 내지 약 20 nm, 약 0.4 nm 내지 약 15 nm, 약 0.4 nm 내지 약 10 nm, 약 0.4 nm 내지 약 5 nm, 약 0.4 nm 내지 약 1 nm일 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀-함유 배리어층을 형성하기 위해 사용되는 그래핀은 방법은 당업계에서 그래핀 성장을 위해 통상적으로 사용하는 방법에 의하여 특별히 제한 없이 제조될 수 있으며, 예를 들어, 화학기상증착법을 이용할 수 있으나 이에 제한되는 것은 아니다. 상기 화학기상증착법은 고온 화학기상증착(Rapid Thermal Chemical Vapour Deposition; RTCVD), 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD), 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD), 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition; APCVD), 금속 유기화학기상증착(Metal Organic Chemical Vapor Deposition; MOCVD), 및 플라즈마 화학기상증착(Plasma-enhanced chemical vapor deposition; PECVD)을 포함할 수 있으나, 이제 제한되는 것은 아니다.

예시적 구현예들에서, 상기 그래핀-함유 배리어층은 화학 기상 증착법(CVD)에 의하여 성장된 것일 수 있으며, 이는 전이금속 촉매를 포함하는 그래핀 성장 지지체 호일 상에 형성된 것일 수 있다. 상기 그래핀은 전이금속 촉매를 포함하는 그래핀 성장 지지체 호일에 탄소 소스 및 열을 제공하여 상기 그래핀 성장 지지체 호일 상에 그래핀을 성장시킬 수 있으며, 상기 전이금속 촉매는 Ni, Co, Fe, Pt, Au, Al, Cr, Cu, Mg, Mn, Rh, Si, Ta, Ti, W, U, V 및 Zr, 및 스테인레스 스틸로 이루어진 군으로부터 선택된 하나 이상을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 탄소 소스는 일산화탄소, 에탄, 에틸렌, 에탄올, 아세틸렌, 프로판, 부탄, 부타디엔, 펜탄, 펜텐, 사이클로펜타디엔, 헥산, 사이클로헥산, 벤젠, 톨루엔 등과 같은 탄소 소스를 기상으로 공급하면서, 예를 들어, 300 내지 2000℃의 온도로 열처리하면 상기 탄소 소스에 존재하는 탄소 성분들이 결합하여 6각형의 판상 구조를 형성하면서 그래핀이 생성된다.

예시적 구현예들에서, 전이금속 촉매를 포함하는 그래핀 성장 지지체 호일 층만을 선택적으로 에칭하기 위해 에칭 용액을 사용할 수 있으며, 예를 들어, HF, BOE, Fe(NO₃)₃, (NH₄)₂S₂O₈ 또는, 염화 철(Iron(III) Chloride, FeCl₃)을 포함하는 용액일 수 있으나, 이에 제한되는 것은 아니다.

상기 그래핀은 상압, 저압 또는 진공 하에서 그래핀을 성장시켜 형성할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상압 조건 하에서 상기 공정을 수행하는 경우 헬륨(He) 등을 캐리어 가스로 사용함으로써 고온에서 무거운 아르곤(Ar)과의 충돌에 의해 야기되는 그래핀의 손상(damage)을 최소화시킬 수 있다. 또한 상압 조건 하에서 상기 공정을 수행하는 경우, 저비용으로 간단한 공정에 의하여 그래핀을 제조할 수 있는 이점이 있다. 또한, 상기 공정이 저압 또는 진공 조건에서 수행되는 경우, 수소(H₂)를 분위기 가스로 사용하며, 온도를 올리면서 처리하여 주면 금속 촉매의 산화된 표면을 환원시킴으로써 고품질의 그래핀을 합성할 수 있다.

상기 언급한 방법에 의해 형성되는 그래핀은 횡방향 및/또는 종방향 길이가 약 1 mm 이상 내지 약 1000 m 에 이르는 대면적일 수 있으며, 상기 그래핀은 결함이 거의 없는 균질한 구조를 가질 수 있다. 또한, 상기 언급한 방법에 의해 제조되는 그래핀은 그래핀의 단일층 또는 복수층을 포함할 수 있으며, 상기 그래핀의 두께에 의해 상기 그래핀의 전기전 특성이 변할 수 있다. 비제한적 예로서, 상기 그래핀의 두께는 1 층 내지 100 층 범위에서 조절할 수 있다.

상기 그래핀은 기재 상에서 형성될 수 있으며, 이 경우, 상기 언급한 바와 같이 상기 기재 상에 형성된 그래핀을 상기 채널층에 전사하거나, 상기 그래핀이 형성된 기재 자체를 상기 채널층에 부착 또는 랩핑(wrapping)하는 방법에 의하여 상기 그래핀-함유 배리어층을 형성할 수 있다. 상기 기재의 형상은 특별히 제한되지 않으며, 예를 들어, 상기 기재는 호일(foil), 와이어(wire), 플래이트(plate), 튜브(tube), 또는 네트(net) 형태를 포함할 수 있다.

본원의 일 구현예에 있어서, 상기 소스 전극 및 드레인 전극은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg으로 이루어진 군으로부터 선택된 금속을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 그래핀-함유 배리어층이 소스 전극 및 드레인 전극의 금속 산화를 방지하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀-함유 배리어층이 상기 채널층으로부터 상기 소스 및 드레인 금속 전극으로의 산소 원자의 확산을 방지하므로, 상기 소스 전극 및 드레인 전극의 금속 산화가 일어나지 않게 된다. 또한, 그래핀-함유 배리어층의 형성으로 인해 반복되는 어닐링 하에서 전이 특성 및 이동성이 개선되게 된다.

본원의 일 구현예에 있어서, 상기 박막 트랜지스터는, 상기 기재; 상기 기재에 형성된 바텀 게이트 전극; 상기 기재 및 상기 바텀 게이트 전극에 형성된 상기 채널층; 상기 채널층에 형성된 상기 그래핀-함유 배리어층 및 패시베이션층; 및 상기 그래핀-함유 배리어층에 형성된 소스 전극 및 드레인 전극을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 박막 트랜지스터는, 상기 바텀 게이트 전극 상에 형성된 절연막을 추가 포함할 수 있으나, 이에 제한되는 것은 아니다. (도 1).

본원의 일 구현예에 있어서, 상기 박막 트랜지스터는, 상기 기재; 상기 기재에 형성된 상기 소스 전극 및 상기 드레인 전극; 상기 소스 전극 및 상기 드레인 전극에 형성된 상기 그래핀-함유 배리어층; 상기 그래핀-함유 배리어층에 형성된 상기 채널층; 상기 채널층에 형성된 절연막; 및 상기 절연막에 형성된 탑 게이트 전극을 포함할 수 있으나, 이에 제한되는 것은 아니다 (도 3).

본원의 일 구현예에 있어서, 상기 박막 트랜지스터는, 상기 기재; 상기 기재에 형성된 상기 채널층; 상기 채널층에 형성된 상기 그래핀-함유 배리어층 및 상기 절연막; 상기 그래핀-함유 배리어층에 형성된 상기 소스 및 드레인 전극; 상기 절연막에 형성된 상기 패시베이션층 및 상기 탑 게이트 전극을 포함할 수 있으나, 이에 제한되는 것은 아니다 (도 4).

본원의 일 구현예에 있어서, 상기 탑 게이트 전극 및 상기 바텀 게이트 전극은 각각 독립적으로 금(Au), 은(Ag), 니켈(Ni), 인듐-틴-옥사이드(indium-tin-oxide, ITO), 알루미늄(Al), 티타늄(Ti), 티타늄나이트라이드(TiN), 크롬(Cr), 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.

상기 패시베이션층은 SiO₂, SiC, SiNx, SiON, Al₂O₃, ZrO₂, Hf₂O, 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 패시베이션층은 약 1 nm 내지 약 100 nm, 예를 들어, 약 10 nm 내지 약 100 nm, 약 20 nm 내지 약 100 nm, 약 30 nm 내지 약 100 nm, 약 40 nm 내지 약 100 nm, 약 50 nm 내지 약 100 nm, 약 60 nm 내지 약 100 nm, 약 70 nm 내지 약 100 nm, 약 80 nm 내지 약 100 nm, 약 1 nm 내지 약 90 nm, 약 1 nm 내지 약 80 nm, 약 1 nm 내지 약 70 nm, 약 1 nm 내지 약 60 nm, 약 1 nm 내지 약 50 nm, 약 1 nm 내지 약 40 nm, 약 1 nm 내지 약 30 nm, 또는 약 1 nm 내지 약 20 nm일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 기재는 Si 또는 SiO₂/Si를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 바텀 게이트 전극에 절연막을 형성하는 단계를 추가 포함할 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 채널층은 산화물 반도체를 포함할 수 있으며, 예를 들어, InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO₄, ZnInO, ZnSnO, In₂O₃, Ga₂O₃, HfInZnO, GaInZnO, HfO₂, SnO₂, WO₃, TiO₂, Ta₂O₅, In₂O₃SnO₂, MgZnO, ZnSnO₃, ZnSnO₄, CdZnO, CuAlO₂, CuGaO₂, Nb₂O₅, TiSrO₃, ZIO, IGO, 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 채널층은 약 1 nm 내지 약 500 nm, 예를 들어, 약 10 nm 내지 약 500 nm, 약 20 nm 내지 약 500 nm, 약 30 nm 내지 약 500 nm, 약 40 nm 내지 약 500 nm, 약 50 nm 내지 약 500 nm, 약 60 nm 내지 약 500 nm, 약 70 nm 내지 약 500 nm, 약 80 nm 내지 약 500 nm, 약 90 nm 내지 약 500 nm, 약 100 nm 내지 약 500 nm, 약 1 nm 내지 약 400 nm, 약 1 nm 내지 약 300 nm, 약 1 nm 내지 약 200 nm, 또는 약 1 nm 내지 약 100 nm의 두께일 수 있으나, 이에 제한되는 것은 아니다. 상기 채널층은 스퍼터링법, 화학 증착법(Chemical Vapor Deposition; CVD), 원자층 증착법(Atomic Layer Deposition; ALD), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 전자빔 증착법(E-beam evaporation), 및 이온빔 증착법(Ion-beam evaporation)으로 이루어진 군으로부터 선택된 방법에 의해 증착될 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 채널층을 상기 기재 상에 형성한 후에, 안정성과 결정성을 개선시키기 위해 약 1 분 내지 약 10 시간, 약 10 분 내지 약 10 시간, 약 30 분 내지 약 10 시간, 약 1 시간 내지 약 10 시간, 약 2 시간 내지 약 10 시간, 약 3 시간 내지 약 10 시간, 약 4 시간 내지 약 10 시간, 약 1 분 내지 약 9 시간, 약 1 분 내지 약 8 시간, 약 1 분 내지 약 7 시간, 약 1 분 내지 약 6 시간, 또는 약 1 분 내지 약 5 시간 동안 약 100℃ 내지 약 500℃, 약 150℃ 내지 약 500℃, 약 200℃ 내지 약 500℃, 약 250℃ 내지 약 500℃, 약 300℃ 내지 약 500℃, 약 350℃ 내지 약 500℃, 약 400℃ 내지 약 500℃, 약 100℃ 내지 약 450℃, 약 100℃ 내지 약 400℃, 약 100℃ 내지 약 350℃, 약 100℃ 내지 약 300℃, 약 100℃ 내지 약 250℃, 또는 약 100℃ 내지 약 200℃에서 어닐링시키는 단계를 추가로 포함할 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 그래핀-함유 배리어층은 약 0.4 nm 내지 약 20 nm의 두께일 수 있으며, 예를 들어, 약 0.5 nm 내지 약 20 nm, 약 1 nm 내지 약 20 nm, 약 5 nm 내지 약 20 nm, 약 10 nm 내지 약 20 nm, 약 15 nm 내지 약 20 nm, 약 0.4 nm 내지 약 15 nm, 약 0.4 nm 내지 약 10 nm, 약 0.4 nm 내지 약 5 nm, 약 0.4 nm 내지 약 1 nm일 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀-함유 배리어층은 다수 층의 그래핀이 채널층 상에 전사되어 형성될 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 소스 전극 및 드레인 전극은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg으로 이루어진 군으로부터 선택된 금속을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 소스 전극 및 드레인 전극은, 상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 패터닝한 후 금속을 증착하여 형성할 수 있으나, 이에 제한되는 것은 아니다. 상기 소스 전극 및 드레인 전극의 패터닝은 포토리소그래피법, 새도우 마스크법, 오프셋 인쇄법, 실크스크린 인쇄법, 및 잉크젯 인쇄법으로 이루어진 군으로부터 선택된 방법에 의해 이루어질 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 기재에 형성된 채널층에 패시베이션층을 형성하는 단계를 추가 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 패시베이션층은 E-빔 증발기를 사용하여 상기 채널층을 커버링하도록 증착될 수 있으나, 이에 제한되는 것은 아니다. 상기 패시베이션층은 SiO₂, SiC, SiNx, SiON, Al₂O₃, ZrO₂, Hf₂O, 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 패시베이션층은 약 1 nm 내지 약 100 nm, 예를 들어, 약 10 nm 내지 약 100 nm, 약 20 nm 내지 약 100 nm, 약 30 nm 내지 약 100 nm, 약 40 nm 내지 약 100 nm, 약 50 nm 내지 약 100 nm, 약 60 nm 내지 약 100 nm, 약 70 nm 내지 약 100 nm, 약 80 nm 내지 약 100 nm, 약 1 nm 내지 약 90 nm, 약 1 nm 내지 약 80 nm, 약 1 nm 내지 약 70 nm, 약 1 nm 내지 약 60 nm, 약 1 nm 내지 약 50 nm, 약 1 nm 내지 약 40 nm, 약 1 nm 내지 약 30 nm, 또는 약 1 nm 내지 약 20 nm일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 소스 전극 및 드레인 전극 및 상기 채널층 상의 그래핀-함유 배리어층의 일부를 에칭하는 단계를 추가 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀-함유 배리어층은 반응 이온 에칭법(reactive ion etching method)에 의해 에칭될 수 있으나, 이에 제한되는 것은 아니다.

이하, 본원의 박막 트랜지스터 및 그의 제조 방법에 대하여 구현예 및 실시예를 도면을 이용하여 자세히 설명한다. 그러나, 본원이 이에 제한되는 것은 아니다.

도 1은 본원의 일 구현예에 따른 박막 트랜지스터의 단면도이고, 도 2는 본원의 일 구현예에 따른 박막 트랜지스터의 제조 과정을 나타낸 개략도이며, 도 3 및 4는 본원의 다른 구현예에 따른 박막 트랜지스터의 단면도이다.

도 1에 도시된 바와 같이, 본원의 일 구현예에 따른 박막 트랜지스터는, 기재(100), 상기 기재 상에 형성된 바텀 게이트 전극(110), 상기 바텀 게이트 전극에 형성된 절연막(120), 상기 절연막(120) 상에 형성된 채널층(130), 상기 채널층(130) 상에 형성된 그래핀-함유 배리어층(150) 및 패시베이션층(140), 상기 그래핀-함유 배리어층(150) 상에 형성된 소스 전극(160) 및 드레인 전극(170)을 포함할 수 있다. 도 2a 내지 도 2g에 도시된 바와 같이, 본원의 일 구현예에 따른 박막 트랜지스터는, 기재(100)에 바텀 게이트 전극(110)을 형성하는 단계(도 2a); 상기 바텀 게이트 전극(110)에 절연막(120)을 형성하는 단계(도 2b); 상기 절연막(120)에 채널층(130)을 형성하는 단계(도 2c); 상기 채널층(130)에 패시베이션층(140)을 형성하는 단계(도 2d); 상기 패시베이션층(140)이 형성된 상기 채널층(130)에 그래핀-함유 배리어층(150)을 형성하는 단계(도 2e); 상기 그래핀-함유 배리어층(150)에 소스 전극 및 드레인 전극(160, 170)을 형성하는 단계(도 2f); 및 상기 패시베이션층(140)이 형성된 채널층(130) 상의 그래핀-함유 배리어층(150)을 에칭하는 단계(도 2g)를 포함할 수 있다.

도 3은 본원의 다른 구현예에 따른 박막 트랜지스터의 단면도를 나타낸 것으로, 도 3의 박막 트랜지스터는 기재(200), 상기 기재(200)에 형성된 소스 및 드레인 전극(210), 상기 소스 및 드레인 전극(210)에 형성된 그래핀-함유 배리어층(230), 상기 그래핀-함유 배리어층(230)에 형성된 채널층(240), 상기 채널층(240)에 형성된 절연막(250), 및 상기 절연막(250)에 형성된 탑 게이트 전극(260)을 포함할 수 있다. 도 4의 박막 트랜지스터는 기재(300), 상기 기재(300)에 형성된 채널층(310), 상기 채널층에 형성된 그래핀-함유 배리어층(330) 및 절연막(320), 상기 그래핀-함유 배리어층(330)에 형성된 소스 전극(350) 및 드레인 전극(360), 상기 절연막(320)에 형성된 패시베이션층(340), 및 탑 게이트 전극(370)을 포함할 수 있다.

예식적인 구현예에 있어서, 상기 채널층은 산화물 반도체를 포함할 수 있으며, 예를 들어, InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO₄, ZnInO, ZnSnO, In₂O₃, Ga₂O₃, HfInZnO, GaInZnO, HfO₂, SnO₂, WO₃, TiO₂, Ta₂O₅, In₂O₃SnO₂, MgZnO, ZnSnO₃, ZnSnO₄, CdZnO, CuAlO₂, CuGaO₂, Nb₂O₅, TiSrO₃, ZIO, IGO, 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. . 상기 채널층은 약 1 nm 내지 약 500 nm, 예를 들어, 약 100 nm 이하의 두께일 수 있으나, 이에 제한되는 것은 아니다. 상기 채널층은 스퍼터링법, 화학 증착법(Chemical Vapor Deposition; CVD), 원자층 증착법(Atomic Layer Deposition; ALD), 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 레이저 분자빔 증착법(Laser Molecular Beam Epitaxy; L-MBE), 전자빔 증착법(E-beam evaporation), 및 이온빔 증착법(Ion-beam evaporation)으로 이루어진 군으로부터 선택된 방법에 의해 증착될 수 있으나, 이에 제한되는 것은 아니다.

예시적인 구현예에 있어서, 상기 채널층을 상기 기재 상에 형성한 후에, 안정성과 결정성을 개선시키기 위해 약 1 시간 동안 약 350℃에서 어닐링시키는 단계를 추가로 포함할 수 있으나, 이에 제한되는 것은 아니다.

예시적인 구현예에 있어서, 상기 그래핀-함유 배리어층은 약 0.4 nm 내지 약 20 nm의 두께일 수 있으며, 예를 들어, 약 0.5 nm 내지 약 20 nm, 약 1 nm 내지 약 20 nm, 약 5 nm 내지 약 20 nm, 약 10 nm 내지 약 20 nm, 약 15 nm 내지 약 20 nm, 약 0.4 nm 내지 약 15 nm, 약 0.4 nm 내지 약 10 nm, 약 0.4 nm 내지 약 5 nm, 약 0.4 nm 내지 약 1 nm일 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀-함유 배리어층은 다수 층의 그래핀이 채널층 상에 전사되어 형성될 수 있으나, 이에 제한되는 것은 아니다.

예시적인 구현예에 있어서, 상기 그래핀은, Cu 호일을 이용하여 약 40분간 예비-어닐링을 통해 촉매 기판의 입자 크기를 증가시키고 불순물을 제거하는 단계; 및 메탄과 수소를 500 mTorr 기압하에서 흘려준 후에 빠르게 냉각시켜 그래핀층을 상기 촉매 기판 상에 형성하는 단계에 의해 형성될 수 있다. 상기와 같이 형성된 그래핀은 건식 전사법 또는 습식 전사법을 통해 상기 채널층 상에 전사시킬 수 있으나, 이에 제한되는 것은 아니다.

상기 건식 전사법은, Cu 호일 위에서 성장된 그래핀 필름을 고분자 접착력이 있는 열 박리성 테이프(thermal release tape)에 전체적으로 균일하게 부착시키는 단계; 테이프에 붙여지지 않은 반대쪽 그래핀을 에칭하여 Cu 호일만 노출시키는 단계; 과황산암모늄(Ammonium Persulfate) 용액에서 Cu를 에칭시키는 단계; 열 박리성 테이프에 남아있는 그래핀을 원하는 기판에 같은 방식으로 균일하게 붙인 후, 약 100℃의 열을 핫플레이트나 라미네이터를 이용하여 가해주는 단계; 및 열이 가해진 열 박리성 테이프의 접착 특성이 사라지게 되어 원하는 기판에 그래핀이 전사되고 열 박리성 테이프는 제거하는 단계에 의해 수행된다. 상기 열 박리성 테이프는 고분자의 접착력을 가지는 특성이 있어 부착시키기에 용이하고 열처리공정이 가해지면 접착력이 없어지는 특성을 가진다. 이러한 특성을 이용하여 건식으로 전사할 수 있다. 표면에 코팅된 폴리머(PMMA)를 제거하기 위하여 아세톤을 사용하는 습식 전사법과 달리 상기 건식 전사법은 폴리머 코팅 및 제거 공정이 필요가 없다. 또한, 건식전사방법은 롤투롤 공정을 통하여 대량생산이 가능하고 대면적 전사법에 용이하다.

상기 습식 전사법은, Cu 호일에 성장된 그래핀에 PMMA를 스핀코팅한 후에 약 180℃에서 약 10 초간 열처리하는 단계; FeCl₃ 용액 및 과황산암모늄 용액에서 Cu를 에칭하여 제거하는 단계; 그래핀 위에 코팅된 PMMA (PMMA/그래핀) 층을 탈이온수로 세척한 후에 원하는 기판 위에 옮기고 약 70℃에서 다시 열처리하는 단계; 및 상기 그래핀 위에 코팅되었던 PMMA를 아세톤으로 녹이는 단계에 의해 형성된다.

상기 습식 전사법을 일부 변형시킨 그래핀의 추가 적층 방법으로 그래핀을 추가 적층할 수 있다. 이 방법은, Cu 호일 위에 성장된 그래핀의 처음층에 PMMA를 코팅시킨 후, 과황산암모늄 용액에서 Cu를 에칭하여 제거하고 원하는 기판을 이용해서 전사하는 방법이 아닌, Cu 호일 위에 성장된 그래핀을 기판으로 그 위에 전사한다. 그런 다음, 반대쪽 Cu 호일을 에칭하여 다시 과황산암모늄 용액에서 Cu를 에칭하여 제거한다. 같은 방법으로 성장된 그래핀을 전사하여 3 번 적층된 그래핀을 얻을 수 있다. 이와 같이 Cu 호일을 이용하여 적층할 경우에는 PMMA 코팅을 여러 번 할 필요 없이 한번의 코팅으로 적층이 가능하고 잔여물이 남는 문제 또한 적다.

예시적인 구현예에 있어서, 상기 소스 전극 및 드레인 전극은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg으로 이루어진 군으로부터 선택된 금속을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 소스 전극 및 드레인 전극은, 상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 패터닝한 후 금속을 증착하여 형성할 수 있으나, 이에 제한되는 것은 아니다. 상기 소스 전극 및 드레인 전극의 패터닝은 포토리소그래피법, 새도우 마스크법, 오프셋 인쇄법, 실크스크린 인쇄법, 및 잉크젯 인쇄법으로 이루어진 군으로부터 선택된 방법에 의해 이루어질 수 있으나, 이에 제한되는 것은 아니다.

예시적인 구현예에 있어서, 상기 패시베이션층은 E-빔 증발기를 사용하여 상기 채널층을 커버링하도록 증착될 수 있으나, 이에 제한되는 것은 아니다. 상기 패시베이션층은 SiO₂, SiC, SiNx, SiON, Al₂O₃, ZrO₂, Hf₂O 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.

예시적인 구현예에 있어서, 상기 탑 게이트 전극 및 상기 바텀 게이트 전극은 각각 독립적으로 금(Au), 은(Ag), 니켈(Ni), 인듐-틴-옥사이드(indium-tin-oxide, ITO), 알루미늄(Al), 티타늄(Ti), 티타늄나이트라이드(TiN), 크롬(Cr), 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.

이하, 본원에 대하여 실시예를 이용하여 좀 더 구체적으로 설명하지만, 본원이 이에 제한되는 것은 아니다.

[ 실시예 ]

실시예 1

IGZO TFTs 어레이를 상업적으로 입수가능한 100 nm SiO₂로 코팅된 고농도 도핑 p-형 Si 기재 상에 제조하였다. 도 4는 본 실시예에서 사용되는 다양한 단계의 제조 과정을 개략적으로 나타낸 것이다. 우선, SiO₂/Si 기질을 초음파 배스를 사용하여 아세톤, 탈이온수 및 이소프로필알콜로 연속적으로 세척하였다. 세척된 SiO₂/Si 기재를 패터닝하고 ~60 nm 두께의 IGZO 직사각형을, 실온에서 RF-스퍼터링에 의해 99.999 순도의 4-인치 다결정 InGaZnO (1:1:1) 타겟을 이용하여 증착하였다. ~ 1.5 mTorr의 작업 압력에서 100 와트의 인풋 rf 파워를 가지고 Ar 및 O₂ 기체를 이용하여 스퍼터링을 실시하였다. SiO₂/Si 기재 상의 증착된 IGZO 직사각형을 이의 안정성과 결정성을 개선시키기 위해 1 시간 동안 350℃의 공기 중에서 어닐링시켰다. SiO₂ (~ 50 nm)의 패시베이션(passivation) 층을 E-빔 증발기를 사용하여 채널 영역을 커버링하도록 증착시켰다. 약 3 층의 그래핀을 패시베이션된 IGZO 직사각형으로 전사시키고 소스 전극 및 드레인 전극을 패터닝하였다(도 5). 소스/드레인 영역 내에 Al 금속을 증착한 후에, 상기 채널 영역 상의 그래핀층을, 반응 이온 에칭법(reactive ion etching method) (O₂,~ 20 sccm)을 사용하여 에칭하여 제거하였다. 채널 영역(IGZO) 및 금속 접촉(Al) 사이에 그래핀-함유 배리어층을 사용한 IGZO TFTs 어레이와의 비교를 위해 그래핀 필름층을 전사시키지 않은 IGZO TFTs 역시 제조하였다. 그래핀 중간층을 갖지 않거나 갖고 있는 이러한 두 종류의 소자를 각각 A-IGZO 및 AG-IGZO로 명명하였다. 제조 공정 동안에, 양성 광-포토레지스트 물질(AZ 5214)을 사용하는 널리 알려진 통상적인 포토리소그래피 방법으로 IGZO 사각형, 패시배이션층 및 소스/드레인 패터닝을 실시하였다.

결과

3 개의 다른 어닐링 사이클(1, 2 및 3)에서 IGZO 채널과 Al 금속 접촉(S-D) 사이에 그래핀 층이 없는 IGZO TFT (A-IGZO) 및 그래핀 층이 있는 IGZO TFT(AG-IGZO)의 전이 특성을 도 7a 및 도 7b에 각각 나타냈다. 초기의 어닐링 없는 상태(0 사이클)에서 A-IGZO TFT가 2.7ⅹ10⁷의 on/off 비율 및 0.9 V/decade의 서브-스레스홀드 스윙(sub-threshold swing)을 나타내는 좋은 전이 곡선을 보이나, 이의 특성은 250℃에서의 반복된 열처리에서 계속 감소되었다. 반면에, AG-IGZO TFT는 열처리가 없는 초기에 상대적으로 낮은 전이 특성을 나타내나, 반복된 열처리 사이클 하에서 전이 특성이 개선되어 A-IGZO TFT와 비교했을 때 반대의 거동을 나타냈다. 어닐링하지 않은 AG-IGZO TFT의 낮은 성능은, 채널 영역(IGZO)과 전사된 그래핀층 사이의 나쁜 접촉에 의한 것이며 이는 열처리가 진행됨에 따라 개선되었다. 어닐링 사이클 후의 경로(path)는 도 7a의 삽입도에 나타냈다. 초기에 본 발명자들은 온도를 실온에서 250℃까지 급격히 증가시키고(~ 5 분) 몇 분(~ 5 분) 동안 이 온도에서 소자를 유지시킨 후 실온까지 급격하게 감소시켰다. 이러한 단계를 3 회 반복하였다. 온도의 급격한 증가 및 감소는 소자 기능 및 내구성을 시험하기 위해 실시된 것으로, 이는 소자 성능에 영향을 미치는 개연성이 느린 가열 및 냉각에 비해 상기와 같은 종류의 열 처리에 의해 좀더 증가하기 때문이다. 1 차 어닐링 사이클에서, A-IGZO TFT의 on/off 비율 및 ss 수치가 4.4ⅹ10⁶ 및 1.1 V/decade로 각각 감소하는 것이 발견된 반면, 2 차 및 3 차 사이클 후에는 on/off 비율이 각각 2.3ⅹ10⁶ 및 1.0ⅹ10⁶로, ss 수치가 1.0 V/decade 및 2.0 V/decade로 더 감소된 것이 발견되었다. AG-IGZO TFT에서, 열처리 없을 때의 on/off 비율 및 ss 수치가 8.0ⅹ10⁶ 및 2.0 V/decade인 것이 발견된 반면, 반복된 열처리 사이클 동안 이러한 수치들이 개선된 것이 발견되었다. 소자의 상면도의 광학 이미지를 도 7b의 삽입도에 나타냈다. 어닐링 사이클에 대한 A-IGZO 및 AG-IGZO TFT의 이동성의 변화는 도 7c에 나타냈다. 열처리가 없는 초기에는 A-IGZO 및 AG-IGZO TFTs의 이동성은 각각 10.5 cm²/Vs 및 4.5 cm²/Vs로 계산되었다. 1 사이클의 열처리 후에, A-IGZO TFT의 이동성이 3.0 cm²/Vs까지 감소된 반면, AG-IGZO의 이동성은 6.0 cm²/Vs까지 증가되었다. 2 차 및 3 차 어닐링 사이클 동안에 A-IGZO TFT의 이동성 수치가 더 감소하였으며, 3 차 어닐링 사이클 후에 0.5 cm²/Vs까지 감소하였다. 그러나, AG-IGZO TFT의 이동성 수치는 2 차 어닐링 사이클 동안에 우선 7.0 cm²/Vs까지 증가한 후 추가 반복되는 어닐링 사이클 동안 이 수치를 거의 유지하였다. 열처리 후에 그래핀 중간층을 사용하지 않은 TFT의 성능 감소는 IGZO 채널 및 Al 금속 접촉 사이의 인터페이스 영역에서 금속 접촉(Al₂O₃)의 산화에 의한 것이다. 반면에, IGZO 채널 및 Al 금속 접촉 사이에 중간층으로서 그래핀을 사용한 TFT는 인터페이스 영역에서 Al 금속의 산화를 제한할 수 있어 전기적으로 성능을 유지할 수 있다. 그래핀 중간층 배리어에 의해 Al 금속의 산화를 제한하는 이러한 효과는 또한 출력 특성에서도 나타났다. 2 V의 스텝 크기로 게이트 전압을 0 V 내지 20 V로 변화시켜, A-IGZO TFT의 열처리 전 및 후, 및 AG-IGZO TFT의 열처리 후의 출력 특성을 도 7d에 나타냈다. A-IGZO TFT의 포화된 출력 전류 수준은 열처리가 없을 때에 비해 세 어닐링 사이클 후에 ~ 4 배 감소되는 것이 명백히 나타날 수 있다. 그러나, 반대 방식으로, 열처리 후에 AG-IGZO TFT의 출력 포화 전류 수준이 증가하였으며 이는 열처리한 A-IGZO TFT 출력 전류 수준보다 훨씬 높은 것으로, 이것은 IGZO 채널 영역 및 Al 금속 접촉 사이의 그래핀 중간층이 Al 금속의 산화를 방지하는 완벽한 배리어로서 작용하여 금속 접촉의 특성을 유지하기 때문임을 나타낸다. IGZO 표면에서 Al 금속의 산화는 더 높은 접촉 저항성을 야기하고 캐리어의 이동을 방지한다.

어닐링 후의 A-IGZO TFT에서 IGZO 표면의 Al 금속 접촉의 산화가 존재하는 것을 투과 전자 현미경(transmission electron microscopy; TEM)을 사용하는 마이크로-구조 연구를 조사하여 추가로 확인하였다. 도 8은 그래핀 중간층을 갖거나(a & c) 갖지 않는(b & d) IGZO TFTs의 어닐링 전 및 후의 Al-IGZO 인터페이스 영역의 단면 고해상도 TEM (HR-TEM) 이미지를 나타낸다. 그래핀 중간층을 갖지 않는 TFT의 단면 이미지는 열처리 후에 IGZO-Al 금속 인터페이스에서 산화층이 형성됨을 분명하게 나타낸다 (도 8c). 산화층의 두께는 대략 ~ 8-10 nm로서, 이는 IGZO-Al 금속 인터페이스를 통한 캐리어의 이동을 방해하기에 충분한 두께이다. 고온 어닐링으로 반도체성 IGZO 채널 영역으로부터 Al-금속까지의 산소 원자의 외부-확산에 의해 IGZO 표면에서 Al-금속의 산화가 쉽게 이루어질 수 있다. 배리어층으로서 그래핀을 사용하는 TFT의 단면 이미지에서 어닐링 전 및 후의 IGZO-Al 금속 인터페이스에서의 그래핀층이 명백하게 관찰될 수 있다. 이는 IGZO 채널 및 Al-금속 접촉 사이의 그래핀층이 IGZO-Al 인터페이스에서 IGZO로부터 Al 금속까지의 산소 원자의 외부-확산을 방지하는 완벽한 배리어로서 작용함을 나타낸다.

또한, 어닐링 후의 IGZO 채널로부터 Al 금속까지의 산소 확산 거동 및 IGZO-Al 인터페이스에서의 다양한 요소의 원자 농도의 변화에 따른 이의 효과를 정량하기 위해 에너지 분산 x-선 광전자 분광 분석(energy dispersive x-ray photoelectron spectroscopic analysis; EDS)을 실시하였다. 도 9는 반복된 3 차 어닐링 사이클 후에 그래핀 중간층을 갖지 않거나(a) 갖는(b) TFT의 EDS 스펙트럼의 정량을 나타낸다. 구성 요소 (In, Ga, Zn, Al 및 O) 및 C의 원자 농도를 IGZO-Al 인터페이스를 통해 IGZO 채널 영역으로부터 Al 금속 접촉까지 이동하는 깊이에 대하여 평가하였다. 처음에, 그래핀 중간층이 없는 TFT의 EDS 스펙트럼(도 9a)의 대부분의 기여는 In, Ga, Zn 및 O 원자로부터 온 것인 반면, IGZO 채널 영역 내부 깊은 곳으로부터 스캔하기 시작했기 때문에, Al 원자 농도는 예상했던 바와 같이 무시해도 될 정도인 것임이 발견되었다. 그러나, 본 발명자들이 인터페이스 영역에 접근함에 따라, In, Ga 및 Zn의 원자 농도는 감소하기 시작하였으며 Al 원자의 원자 농도는 증가하였다. 그러나, O의 원자 농도는 인터페이스에 도달하기 전까지 약간 감소하였다. Al 금속을 향한 인터페이스의 일차 경계점으로부터의 추가 이동에서, IGZO (In, Ga 및 Zn)의 구성성분의 기여는, 완전한 인터페이스 영역을 가로지르고 Al 금속 영역 내부 깊이까지 도달하였더라도 감소하였다. O 원자 기여가 우선 적은 규모로 인터페이스의 제 1 경계점으로부터 Al 금속 영역 내부로 증가하기 시작하였으며, 그런 다음 Al 금속 영역 내부 깊은 곳으로 이동하여 감소하기 시작하였다. Al 금속의 원자 농도가 인터페이스 영역 이하로부터 Al 금속 영역 내부 깊은 곳까지 단조적으로(monotonically) 증가하기 시작하였다. 그래핀 중간층을 갖는 IGZO TFT에서 IGZO 구성요소(In, Ga 및 Zn)와 유사한 경향을 나타내는 반면(도 9b), Al 및 O의 원자 농도 거동은 그래핀 중간층을 갖지 않는 IGZO TFT에 비해 IGZO 채널로부터 Al 금속까지의 이동에서 차이가 있었다. O 원자 농도의 기여가 단조적으로 감소하였으며, Al의 원자 농도는 증가하였다. 그러나, 인터페이스 영역에서의 Al 원자 농도의 전체 기여는, 그래핀 중간층을 갖지 않는 IGZO TFT에 비해 그래핀 중간층을 갖는 IGZO TFT에서 훨씬 적은 것으로 발견되었다. 그래핀 중간층을 갖는 IGZO TFT에서의 인터페이스 영역의 Al의 원자 농도에서의 감소는 그래핀 중간층에 의해 IGZO 채널로부터 Al 금속 접촉까지의 산소 원자의 확산을 예방하기 때문이다.

전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.

본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100, 200, 300 : 기재
110 : 바텀 게이트 전극
120, 250, 320 : 절연막
130, 240, 310 : 채널층
140, 340 : 패시베이션층
150, 230, 330: 그래핀-함유 배리어층
160, 350 : 소스 전극
170, 360 : 드레인 전극
210: 소스 및 드레인 전극
260, 370 : 탑 게이트 전극

Claims

기재, 채널층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터에 있어서,
상기 채널층과 상기 소스 전극 및 드레인 전극 사이에 그래핀-함유 배리어층을 포함하는, 박막 트랜지스터.
제 1 항에 있어서,
상기 채널층은 산화물 반도체를 포함하는 것인, 박막 트랜지스터.
제 1 항에 있어서,
상기 산화물 반도체는 InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO₄, ZnInO, ZnSnO, In₂O₃, Ga₂O₃, HfInZnO, GaInZnO, HfO₂, SnO₂, WO₃, TiO₂, Ta₂O₅, In₂O₃SnO₂, MgZnO, ZnSnO₃, ZnSnO₄, CdZnO, CuAlO₂, CuGaO₂, Nb₂O₅, TiSrO₃, ZIO (zinc indium oxide), IGO (indium gallium oxide), 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함하는 것인, 박막 트랜지스터.
제 1 항에 있어서,
상기 그래핀-함유 배리어층은 0.4 nm 내지 20 nm의 두께를 가지는 것인, 박막 트랜지스터.
제 1 항에 있어서,
상기 소스 전극 및 드레인 전극은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg으로 이루어진 군으로부터 선택된 금속을 포함하는 것인, 박막 트랜지스터.
제 1 항에 있어서,
상기 그래핀-함유 배리어층이 소스 전극 및 드레인 전극의 금속 산화를 방지하는 것인, 박막 트랜지스터.
제 1 항에 있어서,
상기 기재;
상기 기재에 형성된 상기 채널층;
상기 채널층에 형성된 상기 그래핀-함유 배리어층 및 패시베이션층; 및
상기 그래핀-함유 배리어층에 형성된 소스 전극 및 드레인 전극
을 포함하는, 박막 트랜지스터.
제 1 항에 있어서,
상기 기재;
상기 기재에 형성된 상기 소스 전극 및 상기 드레인 전극;
상기 소스 전극 및 상기 드레인 전극에 형성된 상기 그래핀-함유 배리어층;
상기 그래핀-함유 배리어층에 형성된 상기 채널층;
상기 채널층에 형성된 절연막; 및
상기 절연막에 형성된 탑 게이트 전극
을 포함하는, 박막 트랜지스터.
제 1 항에 있어서,
상기 기재;
상기 기재에 형성된 바텀 게이트 전극;
상기 기재 및 상기 바텀 게이트 전극에 형성된 상기 채널층;
상기 채널층에 형성된 상기 그래핀-함유 배리어층 및 패시베이션층; 및
상기 그래핀-함유 배리어층에 형성된 소스 전극 및 드레인 전극
을 포함하는, 박막 트랜지스터.
제 1 항에 있어서,
상기 기재는 Si를 포함하는 것인, 박막 트랜지스터.
기재에 채널층을 형성하는 단계;
상기 채널층에 그래핀-함유 배리어층을 형성하는 단계; 및
상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 형성하는 단계
를 포함하는, 박막 트랜지스터의 제조 방법.
기재에 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 상기 드레인 전극에 그래핀-함유 배리어층을 형성하는 단계;
상기 그래핀-함유 배리어층에 채널층을 형성하는 단계;
상기 채널층에 절연층을 형성하는 단계; 및
상기 절연층에 탑 게이트 전극을 형성하는 단계
를 포함하는, 박막 트랜지스터의 제조 방법.
기재에 바텀 게이트 전극을 형성하는 단계;
상기 기재 및 상기 바텀 게이트 전극에 채널층을 형성하는 단계;
상기 채널층에 그래핀-함유 배리어층을 형성하는 단계; 및
상기 그래핀-함유 배리어층에 소스 전극 및 드레인 전극을 형성하는 단계
를 포함하는, 박막 트랜지스터의 제조 방법.
제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 채널층은 산화물 반도체를 포함하는 것인, 박막 트랜지스터의 제조 방법.
제 14 항에 있어서,
상기 산화물 반도체는 InGaZnO, ZnO, ZrInZnO, InZnO, ZnO, InGaZnO₄, ZnInO, ZnSnO, In₂O₃, Ga₂O₃, HfInZnO, GaInZnO, HfO₂, SnO₂, WO₃, TiO₂, Ta₂O₅, In₂O₃SnO₂, MgZnO, ZnSnO₃, ZnSnO₄, CdZnO, CuAlO₂, CuGaO₂, Nb₂O₅, TiSrO₃, ZIO (zinc indium oxide), IGO (indium gallium oxide), 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함하는 것인, 박막 트랜지스터 트랜지스터의 제조 방법.
제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 그래핀-함유 배리어층은 0.4 nm 내지 20 nm의 두께를 가지는 것인, 박막 트랜지스터.
제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 소스 전극 및 드레인 전극은 Ti, Mo, Cr, W, Zr, Hf, Nb, Ta, Ag, Au, Al, Cu, Co, Sb, V, Ru, Pt, Pd, Zn 및 Mg으로 이루어진 군으로부터 선택된 금속을 포함하는 것인, 박막 트랜지스터의 제조 방법.
제 11 항에 있어서,
상기 기재에 형성된 상기 채널층에 패시베이션층을 형성하는 단계를 추가 포함하는, 박막 트랜지스터의 제조 방법.
제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 기재에 형성된 상기 채널층을 고온에서 어닐링하는 단계를 추가 포함하는, 박막 트랜지스터의 제조 방법.
제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 소스 전극 및 드레인 전극 및 상기 채널층 상의 상기 그래핀-함유 배리어층의 일부를 에칭하는 단계를 추가 포함하는, 박막 트랜지스터의 제조 방법.