KR20130120099A - 인쇄회로기판 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 두 개의 제1 금속층을 적층하는 단계, 상면 또는 하면에 내부회로패턴이 형성되어 있으며, 내부에 전자 소자를 실장하는 두 개의 코어 절연층을 형성하는 단계, 상기 두 개의 코어 절연층 사이에 두 개의 상기 제1 금속층을 배치하고, 상기 제1 금속층과 상기 코어 절연층 사이에 각각의 상부 절연층을 배치하여 제1 적층 구조를 형성하는 단계, 상기 제1 적층 구조의 상부 및 하부에 하부 절연층을 각각 배치하고, 상기 하부 절연층에 제2 금속층을 각각 배치하는 단계, 상기 제1 적층 구조, 하부 절연층 및 상기 제2 금속층으로 이루어지는 제2 적층 구조를 형성하는 단계, 상기 제2 적층 구조로부터 상기 두 개의 제1 금속층 사이를 분리하여 두 개의 기저회로기판을 형성하는 단계, 그리고 상기 두 개의 기저회로기판의 상기 제1 및 제2 금속층으로부터 외부회로패턴을 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법을 제시하고 있다. 따라서, 두 개의 기판을 동시에 공정 진행함으로써 기판의 두께를 확보하여 절연층 경화 시의 부피 감소에 따른 기판의 구겨짐을 방지하여 신뢰성을 향상시킬 수 있다.

Description

인쇄회로기판 및 그의 제조 방법{The printed circuit board and the method for manufacturing the same}
본 발명은 인쇄회로기판 및 그의 제조 방법에 관한 것이다.
인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다.
최근에는 각 부품을 인쇄회로기판 내에 매립하여 실장하는 임베디드(embedded) 인쇄회로기판이 제공되고 있다.
도 1은 일반적인 임베디드 인쇄회로기판을 도시한 것이다.
도 1을 참고하면, 일반적인 임베디드 인쇄회로기판(10)은 복수의 절연층(1) 사이에 전자 소자(5)가 매립되어 있으며, 복수의 절연층(1) 사이를 도통하는 매립 회로패턴(2) 및 서로 다른 층의 회로를 연결하는 비아홀 등이 형성되어 있다.
상기 매립되어 있는 전자 소자(5)는 전자 소자(5)의 아래로 솔더 또는 버퍼(6)가 형성되며, 상기 솔더 또는 버퍼(6) 아래에 외부 회로패턴(9)과 연결하기 위한 패드(7)를 포함하고, 상기 패드(7)와 외부 회로패턴(9)을 연결하는 비아(8)가 형성되어 있다.
이와 같이 전자 소자(5)를 내부에 실장하는 경우, 전자 소자(5)가 삽입되는 코어 절연층의 상하부로 절연층을 각각 적층하는데, 이때 상하부의 절연층을 적층 후 경화 시에 수축에 의해 부피 감소로 인해 구김이 발생하여 자동화 작업 및 작업성이 낮아 생산성이 떨어지는 문제가 발생한다.
실시 예는 새로운 구조의 임베디드 인쇄회로기판 및 그의 제조 방법을 제공한다.
실시 예는 절연층의 구김을 방지할 수 있는 임베디드 인쇄회로기판의 제조 방법을 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예는 두 개의 제1 금속층을 적층하는 단계, 상면 또는 하면에 내부회로패턴이 형성되어 있으며, 내부에 전자 소자를 실장하는 두 개의 코어 절연층을 형성하는 단계, 상기 두 개의 코어 절연층 사이에 두 개의 상기 제1 금속층을 배치하고, 상기 제1 금속층과 상기 코어 절연층 사이에 각각의 상부 절연층을 배치하여 제1 적층 구조를 형성하는 단계, 상기 제1 적층 구조의 상부 및 하부에 하부 절연층을 각각 배치하고, 상기 하부 절연층에 제2 금속층을 각각 배치하는 단계, 상기 제1 적층 구조, 하부 절연층 및 상기 제2 금속층으로 이루어지는 제2 적층 구조를 형성하는 단계, 상기 제2 적층 구조로부터 상기 두 개의 제1 금속층 사이를 분리하여 두 개의 기저회로기판을 형성하는 단계, 그리고 상기 두 개의 기저회로기판의 상기 제1 및 제2 금속층으로부터 외부회로패턴을 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법을 제시한다.
또한, 상기 제1 금속층을 적층하는 단계는, 두 개의 상기 제1 금속층의 가장자리 영역에 접착 부재를 형성하는 단계를 포함한다.
또한, 상기 코어 절연층을 형성하는 단계는, 제1 절연층의 상부 또는 하부에 상기 내부회로패턴을 형성하는 단계, 상기 전자 소자가 실장될 영역에 캐비티를 형성하는 단계, 상기 제1 절연층의 하부에 접착층을 형성하는 단계, 그리고 상기 캐비티 내에 상기 전자 소자를 실장하는 단계를 포함한다.
또한, 상기 캐비티의 면적은 상기 전자 소자의 면적보다 크다.
또한, 상기 제1 적층 구조를 형성하는 단계는, 상기 접착층이 외부를 향하도록 코어 절연층을 배치한다.
또한, 상기 제1 적층 구조를 형성하는 단계는, 압력과 열을 가하여 상기 상부 절연층을 경화함으로써 상기 제1 적층 구조를 형성한다.
또한, 상기 제2 적층 구조를 형성하는 단계는, 상기 제1 적층 구조의 상기 접착층을 각각 제거하는 단계를 포함한다.
또한, 상기 제2 적층 구조를 형성하는 단계는, 상기 접착층 제거 후, 상기 제1 적층 구조의 노출면을 클렌징하는 단계를 더 포함한다.
또한, 상기 제2 적층 구조를 형성하는 단계는, 압력과 열을 가하여 상기 하부 절연층을 경화함으로써 상기 제2 적층 구조를 형성한다.
또한, 상기 제1 및 제2 금속층은 동일한 금속으로 형성되어 있다.
또한, 상기 외부회로패턴을 형성하는 단계는, 상기 상부 절연층 및 하부 절연층 위의 상기 제1 및 제2 금속층을 씨드로 도금하여 상기 외부회로패턴을 형성하는 단계를 포함한다.
또한, 상기 기저회로기판을 형성하는 단계는, 상기 접착부재가 형성되어 있는 상기 제1 금속층의 가장자리 영역을 절단하는 단계를 포함한다.
또한, 상기 외부회로패턴을 형성하는 단계는, 상기 상부 절연층 및 하부 절연층 위의 상기 제1 및 제2 금속층을 씨드로 도금하여 상기 외부회로패턴을 형성하는 단계를 포함한다.
또한, 상기 전자 소자는 수동 소자 또는 능동 소자이다.
또한, 상기 외부회로패턴을 형성한 뒤에, 상기 외부회로패턴을 보호하는 커버레이를 형성하는 단계를 더 포함한다.
또한, 상기 하부 절연층은 상기 상부 절연층보다 두꺼우며, 상기 하부 절연층은 복수의 층으로 구성된다.
한편, 실시 예에 따른 인쇄회로기판은 상면 및 하부 중 적어도 어느 한 면에 내부 회로 패턴이 형성된 코어 절연층; 상기 코어 절연층 내부에 형성된 캐비티에 매립되어 있는 전자 소자; 상기 코어 절연층의 하부에 형성되며, 적어도 한 면에 제 1 외부 회로 패턴이 형성된 하부 절연층; 상기 코어 절연층의 상부에 형성되며, 적어도 한 면에 제 2 외부 회로 패턴이 형성된 상부 절연층; 상기 하부 절연층을 관통하여 형성되며, 상기 전자 소자 및 상기 제 1 회로 패턴을 전기적으로 연결하는 제 1 연결 비아와, 상기 상부 절연층을 관통하여 형성되며 상기 전자 소자 및 상기 제 2 외부 회로 패턴을 전기적으로 연결하는 제 2 연결 비아 중 적어도 하나를 포함하는 연결 비아로 구성된다.
바람직하게, 상기 상부 절연층 및 하부 절연층을 동일한 두께로 형성되며, 상기 전자 소자는, 상기 코어 절연층, 상부 절연층 및 하부 절연층으로 구성되는 적층 구조의 중앙에 매립된다.
또한, 상기 내부 회로 패턴은, 상기 코어 절연층의 상부 및 하부에 각각 형성된다.
또한, 상기 상부 절연층은 복수 개의 층으로 형성되며, 상기 제 2 연결 비아는 상기 복수의 층을 각각 관통하며, 상기 전자 소자와 제 2 외부 회로 패턴을 전기적으로 연결한다.
또한, 상기 전자 소자는, 상기 코어 절연층, 상부 절연층 및 하부 절연층으로 구성되는 적층 구조의 중앙 지점을 기준으로 상부 및 하부 중 어느 한 방향으로 치우친 위치에 매립된다.
또한, 상기 내부 회로 패턴은, 상기 코어 절연층의 상부에만 형성된다.
본 발명에 따르면, 상기 전자 소자를 매립하는 임베디드 인쇄회로기판에서 두 개의 기판을 동시에 공정 진행함으로써 기판의 두께를 확보하여 절연층 경화 시의 부피 감소에 따른 기판의 구겨짐을 방지하여 신뢰성을 향상시킬 수 있다.
도 1은 종래 기술에 따른 인쇄회로기판의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 인쇄회로기판의 단면도이다.
도 3 내지 도 9는 도 2의 인쇄회로기판을 제조하기 위한 방법을 나타내는 단면도이다.
도 10은 본 발명의 다른 일 실시 예에 따른 인쇄회로기판의 단면도이다.
도 11 내지 도 17은 도 10의 인쇄회로기판을 제조하기 위한 방법을 나타내는 단면도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 발명은 전자 소자(200)를 매립 실장하는 임베디드 인쇄회로기판에 있어서, 절연층의 구김을 방지할 수 있는 인쇄회로기판의 제조 방법을 제시한다.
이하에서는 도 2 내지 도 9를 참고하여 본 발명의 실시예에 따른 인쇄회로 기판을 설명한다.
도 2는 본 발명의 실시예에 따른 인쇄회로기판의 단면도이다.
도 2를 참고하면, 본 발명에 따른 인쇄회로기판(100)은 제1 절연층(110), 상기 제1 절연층(110) 위/아래에 형성되는 내부 회로패턴(121), 상기 제1 절연층(110)의 상하부에 형성되어 있는 제2 및 제3 절연층(160, 165), 제2 및 제3 절연층(160, 165) 위에 형성되어 있는 외부 회로패턴(175) 및 커버 레이(180)를 포함하며, 인쇄회로기판(100) 내에 매립되어 있는 복수의 전자 소자(200)를 포함한다.
상기 제 1 내지 제3 절연층(110, 160, 165)는 절연 플레이트를 형성하며, 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.
상기 제 1 내지 제3 절연층(110, 160, 165)는 서로 다른 물질로 형성될 수 있으며, 일예로 제1 절연층(110)은 유리 섬유를 포함하는 함침 기판이고 제2 및 제3 절연층(160, 165)은 수지만으로 형성되어 있는 절연시트일 수 있다.
상기 제1 절연층(110)은 중심 절연층으로서, 제2 및 제3 절연층(160, 165)보다 두꺼울 수 있다.
상기 제1 절연층(110)은 전자 소자(200)를 실장하기 위한 개구부를 포함하며, 제1 절연층(110) 상하부에는 내부 회로패턴(121) 및 상기 상하부의 내부 회로패턴(121)을 연결하는 전도성 비아(도시하지 않음)가 형성될 수 있다.
상기 제1 절연층(110)의 상하부에 형성되어 있는 제2 및 제3 절연층(160, 165)의 상부에는 외부 회로패턴(175)이 형성되어 있다.
상기 외부 회로패턴(175) 중 일부는 상기 전자 소자(200)의 단자와 연결되어 있는 패드(173)일 수 있다.
상기 패드(173)와 상기 전자 소자(200)의 사이에 제2 및 제3 절연층(160, 165) 관통하는 비아(176)가 형성되어 있다.
상기 비아(176)는 전자 소자(200)의 일면에만 형성될 수 있으며, 상하부에 모두 형성될 수도 있다.
상기 제1 내지 제3 절연층(110, 160, 165)에 의해 매립되어 있는 전자 소자(200)는 수동 소자 및 능동 소자 중 적어도 어느 하나일 수 있으며, 예를 들어 저항(Resistor), 인덕터(Inductor) 또는 커패시터(Capacitor) 일 수 있다. 상기 전자 소자(200)의 양 단에는 외부로부터 전류 또는 전압을 공급받는 단자가 형성되어 있다.
전도성 비아(176)와 연결되는 패드(173)는 제2 및 제3 절연층(160, 165)의 상면으로 확장되어 있을 수 있다.
상기 내부 회로패턴(121) 및 외부 회로패턴(175)은 구리를 포함하는 합금으로 형성될 수 있으며, 외부 회로패턴(175)은 적어도 2개의 층으로 형성될 수 있다.
외부 회로패턴(175)은 커버레이(180)에 의해 외부로부터 보호된다.
상기 커버레이(180)는 드라이 필름이나 일반적인 솔더 레지스트로 형성할 수 있다.
이상에서는 회로패턴(121, 175)이 2개의 층으로 형성되는 것으로 설명하였으나, 이와 달리 복수의 층으로 형성되어 있을 수 있다.
이러한 인쇄회로기판(100)은 제1 절연층(110) 상부 및 하부에 제2 및 제3 절연층(160, 165)이 부착된 뒤 경화하더라도 기판에 구김이 발생하지 않아 회로패턴의 정렬오차가 발생하지 않는다.
이하에서는 도 3 내지 도 9를 참고하여 도 2의 인쇄회로기판(100)의 제조 방법을 설명한다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 인쇄회로기판(100)을 제조하기 위한 방법을 나타내는 단면도이다.
먼저 도 3과 같이 복수의 제1 및 제2 금속층(310, 320)을 준비한다.
상기 제1 및 제2 금속층(310, 320)은 서로 분리되어 있는 두 개의 금속층을 적층하여 형성할 수 있으며, 각각의 금속층은 동일한 물질, 바람직하게는 구리, 니켈 또는 알루미늄을 포함하는 전도성 물질로 형성될 수 있다. 이때, 제1 및 제2 금속층(310, 320)의 가장자리에 접착부재(315)를 형성하여 제1 및 제2 금속층(310, 320)을 부착할 수 있다.
다음으로, 도 4와 같이 복수의 코어 기판을 준비한다.
상기 코어 기판은 내부회로패턴(121)이 상기 제1 절연층(110)의 상하면에 형성되어 있으며, 상기 제1 절연층(110) 및 내부회로패턴(121)은 CCL(Cupper claded laminate)로부터 식각 및 도금을 이용하여 형성할 수 있다.
내부회로패턴(121)이 형성되어 있는 코어 기판의 제1 절연층(110)에 전자 소자가 실장될 영역을 노출하도록 캐비티를 형성한다.
상기 코어 기판의 캐비티 형성은 레이저 드릴링을 통하여 수행할 수 있으나, 이와 달리 기계적인 펀칭 또는 드릴링을 통하여 수행할 수도 있다.
제거되는 제1 절연층(110)의 면적은 전자 소자(200)의 면적보다 클 수 있다.
이때, 상기 제1 절연층(110)의 하부에 접착층(126)을 형성한다.
상기 접착층(126)은 코어 기판의 캐비티에 노출되어 있으며, 각 캐비티 내에 전자 소자(200)를 실장한다.
상기 전자 소자(200)는 수동 소자일 수 있으며, 예를 들어, 저항, 인덕터 또는 캐패시터일 수 있다.
다음으로, 도 5와 같이 각각의 접착층(126)이 상면 및 하면을 향하도록 배치한 뒤, 두 코어 기판 사이에 제1 및 제2 금속층(310, 320) 및 제2 절연층(160)을 배치한다.
이때, 제1 및 제2 금속층(310, 320)이 중앙에 배치되고, 상부의 코어 기판과 상기 제1 금속층(310) 사이에 하나의 제2 절연층(160)이 배치되고, 하부의 코어 기판과 상기 제2 금속층(320) 사이에 다른 하나의 제2 절연층(160)이 배치된다.
도 5와 같이 두 개의 코어 기판과 제1 및 제2 금속층(310, 320) 및 두개의 제2 절연층(160)이 적층된 상태에서 열과 압력을 가하여 제2 절연층(160)을 경화한다.
다음으로, 도 6과 같이, 두 코어 기판의 접착층(126)을 각각 제거하여 전자 소자(200)의 하면을 노출한다.
이때 노출된 전자 소자(200)의 하면 및 제1 절연층(110)의 하면을 클랜징하여 전자 소자(200) 및 내부회로패턴(121)에 잔재하는 접착 성분을 제거할 수 있다.
이러한 클랜징은 플라즈마를 통해 수행할 수 있다.
다음으로, 도 7과 같이 노출되는 전자 소자(200)의 하면에 제2 절연층(165)을 각각 배치하고, 제2 절연층(165)의 하면에 제3 및 제4 금속층(166, 167)을 각각 배치한다.
따라서, 적층 구조의 상하면에 금속층(166, 167)이 각각 노출되어 있으며, 이에 열과 압력을 가하여 제2 절연층(165)을 경화한다.
이때, 두개의 코어 기판이 동시에 열과 압력을 받음으로 공정 중의 기판 두께가 두꺼워져 제2 절연층(165)의 경화에 의한 구김을 방지할 수 있다.
다음으로, 도 8과 같이 코어 기판의 제1 및 제2 금속층(310, 320)을 분리한다.
이때, 두 금속층(310, 320)의 분리는 접착하고 있는 가장자리 영역을 절단함으로써 수행될 수 있으며, 물리적 충격에 의해 분리할 수도 있다.
따라서 도 8과 같이 두 개의 적층 기판이 형성되며, 각각의 적층 기판은 동일한 구조를 가질 수 있다.
이때, 각각의 적층 기판은 일면에 제1 또는 제2 금속층(310, 320)이 배치되고 타면에 제3 또는 제4 금속층(166, 167)이 적층되어 있는 구조를 가진다.
다음으로, 도 9와 같이 각각의 적층 기판에 대하여 회로 설계에 따라 양 면의 금속층(310, 320, 166, 167)을 패터닝함으로써 외부회로패턴(175)이 형성된다.
이때, 외부회로패턴(175)은 상기 금속층(310, 320, 166, 167) 및 상기 제2 및 제3 절연층(160, 165)에 비아홀을 형성한다.
상기 비아홀을 형성하는 공정은 물리적인 드릴 공정으로 수행할 수 있으며, 이와 달리 레이저를 사용하여 형성할 수 있다. 레이저를 사용하여 비아홀을 형성하는 경우, YAG 레이저 또는 CO2레이저를 사용하여 금속층(310, 320, 166, 167) 및 제2 및 제3 절연층(160, 165)를 각각 개방할 수 있다.
이때, 형성하는 비아홀은 상기 전자 소자(200)의 단자의 상부 및 하부를 개방하는 비아홀을 포함하며, 도시하지 않았으나 외부 및 내부 회로패턴(121, 175)을 전기적으로 연결하기 위한 비아홀을 함께 형성할 수 있다.
다음으로, 도금하여 상기 비아홀을 매립하는 비아(176)를 형성하며 상기 제2 및 제3 절연층(160, 165) 위를 덮으며 도금층을 형성하고, 상기 도금층을 식각하여 제2 및 제3 절연층(160, 165)의 상부에 외부회로패턴(175)을 형성한다.
이때, 상기 외부회로패턴(175)은 비아홀을 매립한 비아(176)의 상면에 형성되는 패드(173)를 포함하며, 상기 패드(173)는 제2 및 제3 절연층(160, 165) 위로 확장된 영역을 포함할 수 있다.
마지막으로, 상기 회로패턴(175)을 매립하는 커버 레이(180)를 부착하여 도 9와 같이 임베디드 인쇄회로기판(100)을 완성한다.
이와 같이 상기 전자 소자(200)를 매립하는 임베디드 인쇄회로기판(100)에서 전자 소자(200)를 실장 후 상부 및 하부 절연층을 접착 후 경화 시에 두 개의 기판을 동시에 공정 진행함으로써 기판의 두께 확장에 의해 각 기판의 구김이 방지되어 소자 신뢰성이 향상된다.
이하에서는 도 10 내지 도 17을 참고하여 본 발명의 다른 실시 예에 따른 인쇄회로 기판을 설명한다.
도 10은 본 발명의 다른 일 실시 예에 따른 인쇄회로기판의 단면도이다.
도 10을 참고하면, 본 발명에 따른 인쇄회로기판(400)은 제1 절연층(410), 상기 제1 절연층(410) 위에 형성되는 내부 회로패턴(421), 상기 제1 절연층(410)의 상하부에 형성되어 있는 제2 및 제3 절연층(460, 462), 상기 제 3 절연층(462) 위에 형성되어 있는 제 4 절연층(466), 상기 제2 및 제4 절연층(460, 464) 위에 형성되어 있는 외부 회로패턴(475) 및 커버 레이(480)를 포함하며, 인쇄회로기판(400) 내에 매립되어 있는 복수의 전자 소자(500)를 포함한다.
상기 제 1 내지 제4 절연층(410, 460, 462, 464)는 절연 플레이트를 형성하며, 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.
상기 제 1 내지 제4 절연층(410, 460, 462, 464)는 서로 다른 물질로 형성될 수 있으며, 일 예로 제1 절연층(410)은 유리 섬유를 포함하는 함침 기판이고 제2 및 제4 절연층(460, 462, 464)은 수지만으로 형성되어 있는 절연시트일 수 있다.
상기 제1 절연층(410)은 전자 소자(500)를 실장하기 위한 개구부를 포함하며, 제1 절연층(410) 상부 및 하부 중 어느 하나에는 내부 회로패턴(421)이 형성된다.
즉, 상기 도 2에 도시된 인쇄회로기판에는 제 1 절연층(110)의 상부 및 하부 모두에 상기 내부 회로 패턴이 형성되었지만, 상기 다른 실시 예에 따른 인쇄회로기판에는 제 1 절연층(410)의 상부에만 내부 회로 패턴이 형성된다.
상기 제1 절연층(410)의 상하부에 형성되어 있는 제2 및 제4 절연층(460, 464)의 상부에는 외부 회로패턴(475)이 형성되어 있다.
상기 외부 회로패턴(475) 중 일부는 상기 전자 소자(500)의 단자와 연결되어 있는 패드(473)일 수 있다.
상기 패드(473)와 상기 전자 소자(500)의 사이에 제2 내지 제4 절연층(460, 462, 464) 관통하는 비아(476)가 형성되어 있다.
상기 비아(476)는 전자 소자(500)의 일면에만 형성될 수 있으며, 상하부에 모두 형성될 수도 있다.
이때, 상기 상기 전자 소자(500)의 하부에 형성된 비아(476)는 상기 제 2 절연층(460)만을 관통하며 형성되지만, 상기 전자 소자(500)의 상부에 형성된 비아(476)는 상기 제 3 절연층(462) 및 제 4 절연층(464)을 모두 관통하며 형성된다.
상기 제1 내지 제4 절연층(410, 460, 462, 464)에 의해 매립되어 있는 전자 소자(200)는 수동 소자 및 능동 소자 중 어느 하나일 수 있으며, 예를 들어 저항(Resistor), 인덕터(Inductor) 또는 커패시터(Capacitor) 일 수 있다. 상기 전자 소자(500)의 양 단에는 외부로부터 전류 또는 전압을 공급받는 단자가 형성되어 있다.
외부 회로패턴(475)은 커버레이(480)에 의해 외부로부터 보호된다.
상기 커버레이(480)는 드라이 필름이나 일반적인 솔더 레지스트로 형성할 수 있다.
이때, 도 2에 도시된 인쇄회로기판은 2층의 내부 회로 패턴과, 2층의 외부 회로 패턴을 포함하는 총 4 layer로 구성된다.
그러나, 도 10에 도시된 인쇄회로기판은 1층의 내부 회로 패턴과, 2층의 외부회로 패턴을 포함하는 총 3 layer로 구성된다.
이에 따라, 도 2의 구조와는 달리 도 10에 도시된 인쇄회로기판은, 전자 소자(500)가 전체 인쇄회로기판의 두께면을 기준으로 중앙 부분에 형성되는 것이 아니라, 상기 중앙 부분을 기준으로 어느 한쪽 방향으로 치우쳐 형성된다.
즉, 도면상에서의 전자 소자(500)는 상기 인쇄회로기판의 중앙 부분을 기준으로 하부쪽으로 치우져 매립되어 있다.
이러한 인쇄회로기판(400)은 제1 절연층(410) 상부 및 하부에 제2 내지 제4 절연층(460, 462, 464)이 부착된 뒤 경화하더라도 기판에 구김이 발생하지 않아 회로패턴의 정렬오차가 발생하지 않는다.
이하에서는 도 11 내지 도 17을 참고하여 도 10의 인쇄회로기판(400)의 제조 방법을 설명한다.
도 11 내지 도 17은 본 발명의 다른 실시 예에 따른 인쇄회로기판(400)을 제조하기 위한 방법을 나타내는 단면도이다.
먼저, 도 11과 같이 복수의 제1 및 제2 금속층(610, 620)을 준비한다.
상기 제1 및 제2 금속층(610, 620)은 서로 분리되어 있는 두 개의 금속층을 적층하여 형성할 수 있으며, 각각의 금속층은 동일한 물질, 바람직하게는 구리, 니켈 또는 알루미늄을 포함하는 전도성 물질로 형성될 수 있다. 이때, 제1 및 제2 금속층(610, 620)의 가장자리에 접착부재(615)를 형성하여 제1 및 제2 금속층(610, 620)을 부착할 수 있다.
다음으로, 도 12와 같이 복수의 코어 기판을 준비한다.
상기 코어 기판은 내부회로패턴(421)이 상기 제1 절연층(410)의 상면 및 하면 중 어느 한 면에만 형성되어 있으며, 상기 제1 절연층(410) 및 내부회로패턴(421)은 CCL(Cupper claded laminate)로부터 식각 및 도금을 이용하여 형성할 수 있다.
내부회로패턴(421)이 형성되어 있는 코어 기판의 제1 절연층(410)에 전자 소자가 실장될 영역을 노출하도록 캐비티를 형성한다.
상기 코어 기판의 캐비티 형성은 레이저 드릴링을 통하여 수행할 수 있으나, 이와 달리 기계적인 펀칭 또는 드릴링을 통하여 수행할 수도 있다.
제거되는 제1 절연층(410)의 면적은 전자 소자(500)의 면적보다 클 수 있다.
이때, 상기 제1 절연층(410)의 하부에 접착층(426)을 형성한다.
상기 접착층(426)은 코어 기판의 캐비티에 노출되어 있으며, 각 캐비티 내에 전자 소자(500)를 실장한다.
상기 전자 소자(500)는 수동 소자 및 능동 소자 중 어느 하나일 수 있으며, 예를 들어, 저항, 인덕터 또는 캐패시터일 수 있다.
다음으로, 도 13과 같이 각각의 접착층(426)이 상면 및 하면을 향하도록 배치한 뒤, 두 코어 기판 사이에 제1 및 제2 금속층(510, 520) 및 제2 절연층(460)을 배치한다.
이때, 제1 및 제2 금속층(610, 620)이 중앙에 배치되고, 상부의 코어 기판과 상기 제1 금속층(610) 사이에 하나의 제2 절연층(460)이 배치되고, 하부의 코어 기판과 상기 제2 금속층(620) 사이에 다른 하나의 제2 절연층(460)이 배치된다.
도 13과 같이 두 개의 코어 기판과 제1 및 제2 금속층(610, 620) 및 두 개의 제2 절연층(460)이 적층된 상태에서 열과 압력을 가하여 제2 절연층(460)을 경화한다.
다음으로, 도 14와 같이, 두 코어 기판의 접착층(426)을 각각 제거하여 전자 소자(500)의 하면을 노출한다.
이때 노출된 전자 소자(500)의 하면 및 제1 절연층(410)의 하면을 클랜징하여 전자 소자(500) 및 내부회로패턴(421)에 잔재하는 접착 성분을 제거할 수 있다.
이러한 클랜징은 플라즈마를 통해 수행할 수 있다.
다음으로, 도 15와 같이 노출되는 전자 소자(200)의 하면에 제 3 및 4 절연층(462, 464)을 각각 배치하고, 제4 절연층(464)의 하면에 제3 및 제4 금속층(466, 468)을 각각 배치한다.
이때, 상기 일 실시 예와 다르게, 상기 전자 소자(200)의 하면에 제 3 및 4 절연층(462,464)과 같이 복수의 층을 배치하는 이유는, 상기 코어 기판의 특정 면(상면 또는 하면)에만 내부 회로 패턴이 형성되기 때문에, 최종적으로 제조되는 인쇄회로기판의 상부 및 하부의 대칭을 위해서이다.
따라서, 적층 구조의 상하면에 금속층(466, 468)이 각각 노출되어 있으며, 이에 열과 압력을 가하여 제 3 및 4 절연층(462, 464)을 경화한다.
이때, 두 개의 코어 기판이 동시에 열과 압력을 받음으로 공정 중의 기판 두께가 두꺼워져 제3 및 4 절연층(462, 464)의 경화에 의한 구김을 방지할 수 있다.
다음으로, 도 16과 같이 코어 기판의 제1 및 제2 금속층(610, 620)을 분리한다.
이때, 두 금속층(610, 620)의 분리는 접착하고 있는 가장자리 영역을 절단함으로써 수행될 수 있으며, 물리적 충격에 의해 분리할 수도 있다.
따라서 도 16과 같이 두 개의 적층 기판이 형성되며, 각각의 적층 기판은 동일한 구조를 가질 수 있다.
이때, 각각의 적층 기판은 일면에 제1 또는 제2 금속층(610, 620)이 배치되고 타면에 제3 또는 제4 금속층(466, 468)이 적층되어 있는 구조를 가진다.
다음으로, 도 17과 같이 각각의 적층 기판에 대하여 회로 설계에 따라 양 면의 금속층(610, 620, 466, 468)을 패터닝함으로써 외부회로패턴(475)이 형성된다.
이때, 외부회로패턴(475)은 상기 금속층(610, 620, 466, 468) 및 상기 제2 내지 4 절연층(160, 162, 164)에 비아홀을 형성한다.
상기 비아홀을 형성하는 공정은 물리적인 드릴 공정으로 수행할 수 있으며, 이와 달리 레이저를 사용하여 형성할 수 있다. 레이저를 사용하여 비아홀을 형성하는 경우, YAG 레이저 또는 CO2레이저를 사용하여 금속층(610, 620, 466, 468) 및 제2 내지 제4 절연층(460, 462, 464)를 각각 개방할 수 있다.
이때, 형성하는 비아홀은 상기 전자 소자(500)의 단자의 상부 및 하부를 개방하는 비아홀을 포함하며, 도시하지 않았으나 외부 및 내부 회로패턴(421, 475)을 전기적으로 연결하기 위한 비아홀을 함께 형성할 수 있다.
다음으로, 도금하여 상기 비아홀을 매립하는 비아(476)를 형성하며 상기 제2 및 제4 절연층(460, 466) 위를 덮으며 도금층을 형성하고, 상기 도금층을 식각하여 제2 및 제4 절연층(460, 466)의 상부에 외부회로패턴(475)을 형성한다.
이때, 상기 외부회로패턴(475)은 비아홀을 매립한 비아(476)의 상면에 형성되는 패드(473)를 포함하며, 상기 패드(473)는 제2 및 제4 절연층(460, 464) 위로 확장된 영역을 포함할 수 있다.
마지막으로, 상기 회로패턴(475)을 매립하는 커버 레이(480)를 부착하여 도 17과 같이 임베디드 인쇄회로기판(400)을 완성한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
인쇄회로기판: 100, 400
절연층: 110, 160, 165, 410, 460, 462, 464
내부회로패턴: 121, 421
전자 소자: 200, 500

Claims (22)

  1. 두 개의 제1 금속층을 적층하는 단계,
    상면 또는 하면에 내부회로패턴이 형성되어 있으며, 내부에 전자 소자를 실장하는 두 개의 코어 절연층을 형성하는 단계,
    상기 두 개의 코어 절연층 사이에 두 개의 상기 제1 금속층을 배치하고, 상기 제1 금속층과 상기 코어 절연층 사이에 각각의 상부 절연층을 배치하여 제1 적층 구조를 형성하는 단계,
    상기 제1 적층 구조의 상부 및 하부에 하부 절연층을 각각 배치하고, 상기 하부 절연층에 제2 금속층을 각각 배치하는 단계,
    상기 제1 적층 구조, 하부 절연층 및 상기 제2 금속층으로 이루어지는 제2 적층 구조를 형성하는 단계,
    상기 제2 적층 구조로부터 상기 두 개의 제1 금속층 사이를 분리하여 두 개의 기저회로기판을 형성하는 단계, 그리고
    상기 두 개의 기저회로기판의 상기 제1 및 제2 금속층으로부터 외부회로패턴을 형성하는 단계
    를 포함하는
    인쇄회로기판의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 금속층을 적층하는 단계는,
    두 개의 상기 제1 금속층의 가장자리 영역에 접착부재를 형성하는 인쇄회로기판의 제조 방법.
  3. 제1항에 있어서,
    상기 코어 절연층을 형성하는 단계는,
    제1 절연층의 상부 또는 하부에 상기 내부회로패턴을 형성하는 단계,
    상기 전자 소자가 실장될 영역에 캐비티를 형성하는 단계,
    상기 제1 절연층의 하부에 접착층을 형성하는 단계, 그리고
    상기 캐비티 내에 상기 전자 소자를 실장하는 단계
    를 포함하는 인쇄회로기판의 제조 방법.
  4. 제3항에 있어서,
    상기 캐비티의 면적은 상기 전자 소자의 면적보다 큰 인쇄회로기판의 제조 방법.
  5. 제3항에 있어서,
    상기 제1 적층 구조를 형성하는 단계는,
    상기 접착층이 외부를 향하도록 코어 절연층을 배치하는 인쇄회로기판의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 적층 구조를 형성하는 단계는,
    압력과 열을 가하여 상기 상부 절연층을 경화함으로써 상기 제1 적층 구조를 형성하는 인쇄회로기판의 제조 방법.
  7. 제5항에 있어서,
    상기 제2 적층 구조를 형성하는 단계는,
    상기 제1 적층 구조의 상기 접착층을 각각 제거하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 적층 구조를 형성하는 단계는,
    상기 접착층 제거 후,
    상기 제1 적층 구조의 노출면을 클렌징하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 적층 구조를 형성하는 단계는,
    압력과 열을 가하여 상기 하부 절연층을 경화함으로써 상기 제2 적층 구조를 형성하는 인쇄회로기판의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 및 제2 금속층은 동일한 금속으로 형성되어 있는 인쇄회로기판의 제조 방법.
  11. 제7항에 있어서,
    상기 외부회로패턴을 형성하는 단계는,
    상기 상부 절연층 및 하부 절연층 위의 상기 제1 및 제2 금속층을 씨드로 도금하여 상기 외부회로패턴을 형성하는 단계
    를 포함하는 인쇄회로기판의 제조 방법.
  12. 제2항에 있어서,
    상기 기저회로기판을 형성하는 단계는,
    상기 접착부재가 형성되어 있는 상기 제1 금속층의 가장자리 영역을 절단하는 인쇄회로기판의 제조 방법.
  13. 제7항에 있어서,
    상기 외부회로패턴을 형성하는 단계는,
    상기 상부 절연층 및 하부 절연층 위의 상기 제1 및 제2 금속층을 씨드로 도금하여 상기 외부회로패턴을 형성하는 단계
    를 포함하는 인쇄회로기판의 제조 방법.
  14. 제1항에 있어서,
    상기 전자 소자는 수동 소자 또는 능동 소자인 인쇄회로기판의 제조 방법.
  15. 제1항에 있어서,
    상기 외부회로패턴을 형성한 뒤에, 상기 외부회로패턴을 보호하는 커버레이를 형성하는 단계를 더 포함하는 인쇄회로기판의 제조 방법.
  16. 제 1항에 있어서,
    상기 하부 절연층은 상기 상부 절연층보다 두꺼우며,
    상기 하부 절연층은 복수의 층으로 구성되는 인쇄회로기판의 제조 방법.
  17. 상면 및 하부 중 적어도 어느 한 면에 내부 회로 패턴이 형성된 코어 절연층;
    상기 코어 절연층 내부에 형성된 캐비티에 매립되어 있는 전자 소자;
    상기 코어 절연층의 하부에 형성되며, 적어도 한 면에 제 1 외부 회로 패턴이 형성된 하부 절연층;
    상기 코어 절연층의 상부에 형성되며, 적어도 한 면에 제 2 외부 회로 패턴이 형성된 상부 절연층;
    상기 하부 절연층을 관통하여 형성되며, 상기 전자 소자 및 상기 제 1 회로 패턴을 전기적으로 연결하는 제 1 연결 비아와, 상기 상부 절연층을 관통하여 형성되며 상기 전자 소자 및 상기 제 2 외부 회로 패턴을 전기적으로 연결하는 제 2 연결 비아 중 적어도 하나를 포함하는 연결 비아로 구성되는 인쇄회로기판.
  18. 제 17항에 있어서,
    상기 상부 절연층 및 하부 절연층을 동일한 두께로 형성되며,
    상기 전자 소자는,
    상기 코어 절연층, 상부 절연층 및 하부 절연층으로 구성되는 적층 구조의 중앙에 매립되는 인쇄회로기판.
  19. 제 18항에 있어서,
    상기 내부 회로 패턴은,
    상기 코어 절연층의 상부 및 하부에 각각 형성되는 인쇄회로기판.
  20. 제 17항에 있어서,
    상기 상부 절연층은 복수 개의 층으로 형성되며,
    상기 제 2 연결 비아는 상기 복수의 층을 각각 관통하며, 상기 전자 소자와 제 2 외부 회로 패턴을 전기적으로 연결하는 인쇄회로기판.
  21. 제 20항에 있어서,
    상기 전자 소자는,
    상기 코어 절연층, 상부 절연층 및 하부 절연층으로 구성되는 적층 구조의 중앙 지점을 기준으로 상부 및 하부 중 어느 한 방향으로 치우친 위치에 매립되는 인쇄회로기판.
  22. 제 21항에 있어서,
    상기 내부 회로 패턴은,
    상기 코어 절연층의 상부에만 형성되는 인쇄회로기판.
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