KR20130111914A - 다차원 집적 회로들을 위한 전력 라인 필터 - Google Patents

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KR20130111914A
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보제이알 황
이웨이 첸
쿠안유 린
친초우 리우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

적층된 엘리먼트들을 갖는 다차원 집적 회로에서의 인터포저 엘리먼트는 고주파수 신호들을 위한 저임피던스 션트를 정의하는 디커플링 네트워크들을 통해 접지에 커플링된, 하나 이상의 컨덕터들, 특히 전력 공급 라인들을 갖는다. 인터포저는 실리콘, 금속 및 유전체 증착층들을 포함한 연속적인 계층(tier)들을 갖는다. 컨덕터를 위한 디커플링 네트워크는 적어도 하나의 및 바람직하게는 두 개의 리액티브 전송 라인들을 갖는다. 전송 라인은 컨덕터와 직렬결합된 인덕터 및 인덕터 단자들에서 병렬 캐패시턴스를 갖는다. 인덕터들은 컨덕터 교차를 허용하도록 층들사이를 연결해주는 쓰루 비아들 및 코일 권선들을 형성하는 이격된 금속 증착층들에서의 트레이스들에 의해 형성된다. 캐패시턴스들은 인터포저 층들에서 MOScap들에 의해 형성된다. 실시예는 코일들 사이의 접합부, 입력, 및 출력에서 캐패시턴스들을 갖는 직렬 커플링된 코일들을 가지며, 코일들은 자기적으로 커플링되어 변압기를 형성한다.

Description

다차원 집적 회로들을 위한 전력 라인 필터{POWER LINE FILTER FOR MULTIDIMENSIONAL INTEGRATED CIRCUITS}
본 개시내용은 전력 공급 라인들 및 다른 컨덕터들상에서 회로들 및 회로 패키지들의 부분들을 고주파수 노이즈로부터 디커플링하거나 또는 격리시키기 위한 기술들에 관한 것이다. 실시예는 동작 엘리먼트들, 특히 인터포저(interposer)상에 2D 또는 3D 집적 회로 구성으로 적층된 엘리먼트들과 커플링한 컨덕터의 일부분을 형성하는 쓰루 반도체 비아(through-semiconductor via)를 갖춘 인터포저 엘리먼트를 갖는다. 인터포저 내에는, 교차점들에 인접한 층들 사이에서 내뻗어 있는 비아들을 갖는 인터포저의 복수의 층들을 따라 형성된, 도전성 코일 또는 두 개 이상의 자기적으로 커플링된 코일들(변압기)을 이용하여 인덕터가 제공된다. 이러한 실시예 또는 다른 실시예들에서, 두 개 이상의 직렬 커플링된 루프들은 자기적으로 커플링되어 변압기를 형성한다. 직렬 인덕턴스는 하나 이상의 MOS 캐패시터 어레이(MOSCap)들과 결합되어 동작 회로 주파수들 위의 주파수들에서 저임피던스 접지 경로를 제공한다.
회로 부하들에 대한 전압 공급 회로들은 내재적으로 직렬 레지스턴스를 갖는데 이 직렬 레지스턴스는 회로 부하에 인가된 전압이 부하에 대한 전력 공급기와 연관된 임의의 주어진 기준 전압으로부터 부하에 전도된 전류 크기에 따라 변하도록 야기시킨다. 공급 전압을 다앙한 회로 부하들에 커플링해주는 컨덕터들의 직렬 레지스턴스 및 전력 공급기의 내부 레지스턴스는 옴의 법칙의 지배를 받는데, 이것에 의해 전압 강하 E=IR은 부하에 대한 보다 많은 포지티브 전력 공급기 단자에서 공급 전압을 감소시키고, 또한 부하의 접지 또는 보다 많은 네거티브 단자에서 전압 레벨을 증가시킨다. 일반적으로, 복수의 회로 부하들은 전력 공급 커넥터들을 따라 연이어서 커플링되고, 이로써 전력 공급기에 보다 가까이 있는 부하들을 통해 커플링된 전류가 공급 전압을 로딩하고 전력 공급 커넥터를 따라 보다 멀리 있는 부하들에서 공급 전압 레벨에 영향을 미치는 IR 전압 강하를 산출시킨다.
특히 디지털 집적 회로에서, 다양한 부하들은 고주파수 신호들을 생성하는 스위치드 회로들을 포함한다. 예컨대, 디지털 래치(latch)들과 같은 상보적 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 디바이스들 및 메모리들과 관련하여, 상태들을 스위칭할 때 전류의 스파이크가 전도된다. 몇몇의 누설 전류는 논리 상태를 유지할 때 전도되지만, 누설 전류는 크기가 작고 안정적인 크기를 갖는 반면에, 높은 di / dt 신호는 노이즈와 관련하여 보다 큰 문제들을 야기시킨다.
전력 공급기상에서의 노이즈로부터 회로 부하를 격리시키기 위한 해결책은 부하에 디커플링 회로를 제공하는 것이다. 예를 들어, 디커플링 캐패시터는 부하 회로의 전력 공급 단자들에 걸쳐 위치하거나, 또는 근처의 전력 공급 컨덕터들에 커플링되어 부하 회로에 연결된다. 캐패시터는 보통 공칭 전압까지 충전된다. 만약 노이즈로 인해 또는 회로 또는 이웃 회로들에 의한 공급 라인의 일시적인 IR 로딩으로 인해 IR이 드룹(droop)되어야 하거나 또는 네거티브 레벨이 바운스(bounce)되어야 하는 경우, 디커플링 캐패시터로부터 전도된 전하는 부족량의 일부분을 제공한다.
캐패시터는 캐패시턴스 및 레지스턴스 값들을 참조하여 결정될 수 있는 몇몇 교차 주파수 위의 주파수들에서 노이즈를 감쇄시키는 로우 패스 필터의 일부를 형성하는 것으로 간주될 수 있다. 캐패시터는 부하 회로 전력 공급기 단자들과 병렬로 커플링된다. 부하 및 이것의 병렬 디커플링 캐패시터는 전력 공급 커넥터들의 직렬 레지스턴스를 통해 전력 공급기에 커플링된다. 캐패시터는 전력 라인상의 노이즈로부터 그리고 나머지 다른 회로들의 접지 바운스 및 전압 공급 드룹으로부터 부하를 디커플링한다. 회로의 영역에 걸친 디커플링 캐패시터들의 분포를 제공하는 것이 종종 적절하며, 여기서 각각의 디커플링 캐패시터는 전력 공급 컨덕터들상의 노이즈로부터 로컬 부하 디바이스들을 디커플링하며, 이것은 병렬 도전성 경로들, 접지 평면들과 같은 도전성 표면들 등을 수반할 수 있다. 회로의 영역에 걸쳐 분포된 지점들에서 부하들을 디커플링하기 위한 한가지 기술은 디커플링 캐패시터들의 어레이를 제공하는 것일 수 있으며, 여기서 각각의 캐패시터, 또는 아마도 인접하여 위치해 있는 병렬 캐패시터들의 그룹들은 회로내의 지점 또는 노드로서 역할을 한다. 디커플링 캐패시터들은 회로의 영역에 걸쳐 이격되어 분포된다. 대안적으로 또는 추가적으로, 디커플링 캐패시터들은 디커플링될 특정한 회로 엘리먼트와 전력 공급 컨덕터가 커플링되는 지점들에서 제공된다.
하나의 잠재적인 배열에서, 디커플링 캐패시터들은 집적 회로 엘리먼트내의 겹쳐진 층들에서 배치된 MOS 캐패시터(“MOScap”)들이다. 분포된 어레이에서 MOScap들이 개별적인 캐패시터들로서 기능을 하는 경우, 각각의 MOScap들은 근처에 있는 인접한 캐패시터들로부터 격리된다. 대안적으로, MOScap들은 자신들의 캐패시턴스가 합산되도록 서로 병렬로 커플링된다.
본 문맥에서 용어 MOS는 “metal oxide semiconductor”의 두문자어이며, 이것은 전계 효과 트랜지스터(FET)들의 전형적인 구성을 가리킨다. 금속은 게이트를 나타낸다. 실제로, 오늘날의 MOS 디바이스들에서, 게이트는 일반적으로 금속이기 보다는 다결정 실리콘과 같은 도전성 물질이다. 산화물은 게이트 아래의 유전체 층을 나타낸다. 그 아래의 반도체 층은 일반적으로 실리콘이다. MOScap은 소스 또는 드레인을 위한 접속부가 없다라는 점을 제외하고는, 전계 효과 트랜지스터 구조, 즉 겹쳐진 층들로 형성된 금속 산화물 반도체 구성을 닮았다. 디바이스는 유전체 층에 의해 서로가 분리된, 캐패시터(이것의 단자들은 게이트임)와 반도체 바디를 나타낸다. 전하 캐리어 공핍으로 인해, MOScap의 캐패시턴스는 게이트와 반도체 바디사이에 인가된 전압에 의해 영향을 받는다. 또한, MOScap을 통해 흐르는 전류 누설이 일부 존재한다.
다차원 구성들로서 현재 알려진 어떠한 집적 회로 구성들에서는, (3D 구성으로) 서로가 적층되어 있는 집적 회로 엘리먼트들에 의해 동작 회로 패키지들이 형성되거나 또는 (2.5D 구성으로) 적어도 집적 회로 엘리먼트가 베이스 또는 기판상에서 지지되는 인터포저 엘리먼트상에서 지지된다. 회로 패키지들에 대한 필요한 연결부 및 이러한 패키지들 사이의 필요한 연결부를 형성하기 위해 컨덕터들이 횡측으로 및 수직하게 연장해 있는 수동형 인터포저상에서 서로 인접하여 탑재된, 디지털 메모리들과 프로세서들과, 또한 RF 및 아날로그 디바이스들과 같은, 명백히 상이한 기능들을 갖는 회로 패키지들은 상위층들상에서 이용될 수 있다.
각각의 상위 회로의 밑면상에는 하위 회로의 윗면상에 위치한 솔더 볼들을 마주하는 도전성 영역들 또는 "패드들"이 놓여 있다. 일반적으로 보다 작은 갯수의 입력/출력 및 전력 공급기 단자들은 베이스 또는 기판의 밑면에서 보다 크고 보다 넓게 이격된 솔더 볼들에 의해 커플링된다. 적층된 엘리먼트들간의 다음번째 상위 접속부들에서, 보다 많은 수의 솔더 볼들이 제공되며, 보다 많은 전기전도성 경로들을 수용하도록 각각의 솔더 볼들은 보다 작고, 보다 밀접하게 이격되어 있다.
수동형 인터포저를 통하여 횡측으로 뻗어있는 접속부들은 증착 및 에칭, 기계적 폴리싱, 광학적 레지스트 도포 및 패턴화 제거 등에 의해 주어진 반도체 층들에서 형성된 채널들에서와 같은 라인들에서 층착된 금속 또는 도전성 반도체 물질(예컨대, 다결정 실리콘)에 의해 제공된다. 기판 또는 인터포저 또는 중간 집적 회로를 관통하여 수직으로 연장하는 컨덕터들은 연이어진 인접층들에서 정렬된 도전성 물질의 구역들로서 쓰루 반도체 비아(through semiconductor via; “TSV”)에 의해 형성되며, 이에 따라 층들을 관통하여 위를 향해 진행하는 컨덕터들을 형성한다. 횡측으로 또는 길이방향으로 위치이동되거나 주어진 층을 따라 라인들을 통해 형성되는 전기적 접속부들, 및 횡측 경로, 길이방향 경로와 수직 경로들의 조합들이 잠재적으로 다양한 복합 접속부들을 구축하기 위해 형성된다. 새로운 동작 회로 구성을 설계하는 경우, 기판에서의 실질적으로 임의의 솔더 볼 또는 접촉 패드에서부터, 수동형 인터포저를 거쳐, 각각의 동작 회로들상의 임의의 접촉 패드로의 필요한 접속부들을 형성하는 것은 비교적 단순한 방법으로 남는다. 이러한 접속부들은 길이방향, 횡측 및 수직적 컨덕터들을 인터포저내에서 설계함으로써 형성된다. 인터포저는 일반적으로 반도체 물질의 블럭을 형성하는 수동형 접속부이며, 길이방향/횡측 및 수직적 도전성 경로들은 필요한 바에 따른 접속부들을 형성하도록 정의될 수 있다.
2.5D 또는 3D 회로 배열과 관련하여, 전력 공급 컨덕터가 기판 또는 수동형 인터포저를 거쳐 동작 회로 엘리먼트에 커플링되는 각각의 지점마다 캐패시터 또는 병렬 캐패시터들의 그룹을 포함한 개별적인 디커플링 캐패시터들이 제공될 수 있다. 특정 노이즈 주파수에서, 그리고 이러한 주파수 위에서 노이즈를 필터링하거나 또는 디커플링하기 위해 디커플링에 효과적인(또는 다시 말하면, 적절한 컷오프 주파수를 갖는 로우 패스 필터를 형성하기에 효과적인) 캐패시턴스의 양이 선택된다. 전력 공급기 단자들상의 동작 회로 엘리먼트, 또는 또 다른 개별적인 부하를 디커플링하는데 필요한 캐패시턴스를 제공하기 위해 병렬로 커플링된 많은 수의 MOScap 엘리먼트들이 필요로 할 수 있다.
캐패시터는 컨덕터들의 직렬 레지스턴스를 거쳐 충전되기 때문에 직렬 레지스턴스와 커플링된 병렬 캐패시턴스는 전력 공급 컨덕터들을 따라 전파하는 노이즈에 대처하기 위한 로우 패스 필터를 형성한다. 로우 패스 필터내의 리액티브 엘리먼트로서 캐패시터보다는 인덕터를 이용하는 것이 가능하며, 이 경우 인덕터는 직렬 엘리먼트이며 부하 및 전력 공급기에서의 병렬 레지스턴스는 병렬 엘리먼트이다. 인덕터들을 이용하여 전력 라인 컨덕터상의 노이즈로부터 동작 회로 엘리먼트를 디커플링하는 것이 이론적으로 가능할 것이지만, 반도체의 계층화된 배열은 디커플링 회로의 리액티브 엘리먼트들로서 MOScap들을 이용하는 것에 도움을 준다. 적어도 MOScap들이 손쉽게 형성되는 이용가능한 층들이 존재하기 때문에 MOScap들은 수동형 회로 인터포저들에서 유용하다. 하지만, 2.5D 및 3D 집적 회로에서의 수동형 회로 인터포저들과 같은 계층화된 회로 디바이스들의 존재를 이용하면서, MOScap들의 단점들, 특히 관련된 전류 누설 및 방대한 회로 면적의 이용을 감소시키는 것이 유리할 것이다.
회로들의 3차원 성질을 이용함으로써, 특히 전력 공급 라인들상에서의 노이즈로부터 동작 엘리먼트들을 디커플링하도록 배열된 리액티브 컴포넌트들(캐패시터들 및 인덕터들)의 최적의 세트를 형성하기 위해, 계층화된 컨덕터들, 유전체 층들 및 반도체 물질들을 실어나를 수 있는 회로 디바이스들의 능력들을 이용하는 것이 본 개시내용의 목적이다.
본 발명개시의 또 다른 목적 또는 양태는 전력 공급 컨덕터들이 라우팅되는 멀티 계층화된 집적 회로 엘리먼트들의 부분을 이용하는 것과, 저임피던스 경로를 포함한 전력 공급 전류 경로들을 따라, 바람직하게는 이상적인 임피던스 경로 근처에서 하나 이상의 리액티브 디커플링 엘리먼트들 또는 필터들을 배열하는 것과, 고주파수 신호들을 싱크시키는 것이다.
일 실시예에서, 리액티브 디커플러 또는 필터는 집적 회로층들에서 형성된 캐패시터들 및 인덕터들의 조합을 포함한다. 캐패시터들은 겹쳐진 층들에서 겹쳐진 반도체, 유전체, 및 게이트 부분들을 망라하는 MOScap 엘리먼트를 포함한다. 인덕터 코일들은, 예컨대 도전성 턴들을 갖는 하나 이상의 루프들 또는 코일들로 다결정 실리콘("폴리실리콘"이라고 약칭한다)의 도전성 라인을 라우팅함으로써 형성되거나 또는, 집적 회로층들을 관통하여 또한 위 또는 아래에서 컨덕터들을 루프로 라우팅함으로써 부분적으로 중첩하는 적어도 단자 접속부들에 의해 형성된다. 일 실시예에서, 자기적으로 커플링하여, 변압기를 형성하기 위해 나선형으로 감겨진 복수의 루프형 섹션들이 상이한 층들에서 겹쳐진다. 전력 공급 라인을 따라 필터를 제공하여, 고주파수 노이즈로부터 전력 공급 라인상의 부하들을 디커플링하는 로우 패스 필터를 형성하도록 인덕터들, 변압기들, 및 캐패시터들은 커플링된다.
유리하게, 부하들을 디커플링하기 위한 리액티브 필터는, 주어진 회로층에서의 위치이동 거리에 걸쳐 횡측으로 또는 길이방향으로 연장하거나, 또는 하나의 겹쳐진 층에서 다른 겹쳐진 층으로 컨덕터들을 연장시키도록 쓰루 반도체 비아들을 따라 직각으로(즉, 수직하게) 연장하기 위한 컨덕터들을 필요로 하는 도전성 연결부들을 형성하는데 일반적으로 이용된 수동형 인터포저와 같은 연결 엘리먼트의 복수의 반도체 층들에서 배열된다. 컨덕터들, 유전체 및 반도체 바디 물질의 층들에서 구축됨에 따라, 전력 공급기에 커플링된 부하들과 직렬로 배열된 인덕턴스 및 부하들과 병렬로 커플링된 캐패시턴스의 최적화된 조합은, 통상적인 디커플링 기술들보다 작은 회로 면적을 이용하고 보다 적은 전류 누설을 가지면서, 고주파수 노이즈로부터 부하들을 디커플링하기 위한 개선된 솔루션을 제공한다.
실시예에서, 적층된 엘리먼트들을 갖는 다차원 집적 회로에서의 인터포저 엘리먼트는 고주파수 신호들을 위한 저임피던스 션트(shunt)를 정의하는 디커플링 네트워크들을 통해 접지에 커플링된, 하나 이상의 컨덕터들, 특히 전력 공급 라인들을 갖는다. 인터포저는 실리콘, 금속 및 유전체 증착층들을 포함한 연속적인 계층(tier)들을 갖는다. 컨덕터를 위한 디커플링 네트워크는 적어도 하나의, 바람직하게는 두 개의 리액티브 전송 라인들을 갖는다. 전송 라인은 컨덕터와 직렬로 있는 인덕터 및 인덕터 단자들에서 병렬 캐패시턴스를 갖는다. 인덕터들은 컨덕터 교차를 허용하도록 층들사이를 연결해주는 쓰루 비아들 및 코일 권선들을 형성하는 이격된 금속 증착층들에서의 트레이스들에 의해 형성된다. 캐패시턴스들은 인터포저 층들에서 MOScap들에 의해 형성된다. 실시예는 코일들 사이의 접합부, 입력, 및 출력에서 캐패시턴스들을 갖는 직렬 커플링된 코일들을 가지며, 코일들은 자기적으로 커플링되어 변압기를 형성한다.
본 개시내용의 추가적인 목적들 및 양태들은 아래의 예시적인 실시예들의 설명으로부터 분명해질 것이다.
보다 작은 회로 면적을 이용하고 보다 적은 전류 누설을 가지면서, 고주파수 노이즈로부터 부하들을 디커플링하기 위한 개선된 솔루션이 제공된다.
도면들에서는 개시된 발명주제의 양태들을 나타내도록 의도된 일정한 예시적인 실시예들이 도시된다. 본 전개내용은 예시들로서 도시된 실시예들로 제한되지 않으며, 본 발명주제의 범위를 평가하기 위해서는 청구항들을 참조해야한다. 도면에 있어서,
도 1은 적층형 집적 회로의 실시예에 대한 단면도이다.
도 2는 쓰루 반도체 비아들 및 다중 금속층들을 이용하여 형성된 예시적인 접속부들을 도시하는 실시예에 대한 단면도이다.
도 3은 동작 코어 디바이스에 대한 전력 공급 접속부들이 관련 직렬 레지스턴스와 인덕턴스를 갖는 것을 도시하는 개략도이다.
도 4는 프로브 카드의 평면도 레이아웃이며, 도 5는 주파수의 함수로서 예시적인 접속부의 인덕턴스를 도시한다.
도 6은 기생 리액티브 효과들과 연관된 공진 및 피드백이 어떻게 고주파수 구형파 클럭 신호(점선들로 도시됨)를 파괴하여, 이 경우, 보다 높은 주파수 오실레이션 신호를 남기는지를 보여주는 타이밍도이다.
도 7은 전력 공급 라인과 연관된 직렬 레지스턴스와 인덕턴스 및 병렬 기생 캐패시턴스를 갖는 NMOS 인버터의 개략도이다.
도 8은 설명을 위한 시퀀스 등가 회로들을 도시하며, 높은 동작 주파수에서 고임피던스를 갖는 대상은 임피던스를 갖는 스터브(stub) 전송 라인으로서, 그리고 병렬 캐패시턴스로서 모델링될 수 있다.
도 9a, 도 9b, 도 9c 및 도 9d는 도 8의 시퀀스에 연속된 것이며, 직렬 인덕턴스와 병렬 캐패시턴스를 포함한 필터 회로들의 등가물 및 잠재적 변형물을 도시한다.
도 10은 여기서 논의한 대안적인 필터 엘리먼트들을 이용하여 예시적인 동작 주파수에서의 임피던스들을 비교하는 임피던스 스미스 챠트이다.
도 11은 도 10에서 도시된 동일한 대안적 엘리먼트들에 대한 주파수의 함수로서의 임피던스 크기의 그래프이다.
도 12는 병렬 캐패시터들에서 커플링된 복수의 직렬 인덕터들을 포함한 네트워크의 개략도이다.
도 13은 교차를 이용하여 구현된, 도 12에서의 인덕터를 평면도로 도시하는 물리적 도시이다.
도 14는 집적 회로 금속층(M3)에서의 인덕터의 구현을 도시하는 인덕터의 사시도이다.
도 15는 비아들을 이용하여 교차들을 갖도록 배열된 컨덕터들을 갖춘 다수의 겹쳐진 금속층들에서 자기적으로 커플링된 코일들을 형성하는 도 9d의 실시예의 구현을 도시하는 사시도이다.
도 16은 전술한 실시예들에서 제공된 필터를 이용하는 것이 예시적인 구형파 클럭 신호에서 약간의 위상 래그를 유발시키면서 고주파수 오실레이션을 억제하는 것을 보여준다.
도 17은 디커플링 캐패시턴스로서 이용하기 위한 MOScap들의 16pF 어레이의 상대적 회로 면적들 대비 총 합이 4pF인 세 개의 병렬 캐패시턴스들과 변압기로서 구성된 직렬 코일들을 포함한 네트워크를 비교한다.
도 18은 적층형 집적 회로의 반도체 인터포저내로의 다중 네트워크들의 집적을 도시하는 어셈블리도이다.
도 1 및 도 2에서 도시된 바와 같이, 패키지 베이스(25) 상에서 복수의 기능 집적 회로 엘리먼트들(22)이 서로 적층되어 있고 및/또는 서로 나란히 횡측으로 배열되도록 적층형 집적 회로가 구성된다. 이러한 배열들은 유리한데, 그 이유는 메모리들, 아날로그 회로들, 디지털 로직, 무선 주파수 엘리먼트들 등과 같은 다중 동작 회로 그룹들이 하나의 견고한 고체 상태 패키지에서 제공될 수 있기 때문이다. 적층되고 및/또는 횡측으로 접해 있는 동작 엘리먼트들간의 임의의 필요한 전기전도성 접속부들은, 적층물상의 층들 사이 또는 이들을 관통하여 수직으로 뻗어있는 컨덕터들, 및 개별적인 회로층들의 선택된 영역들을 따라 증착된 컨덕터 트레이스들의 조합을 이용하여 형성된다.
다른 양태들 중에서도 무엇보다도, 본 개시내용은 컨덕터들간의 스트레이 캐패시턴스들 및 컨덕터들의 인덕턴스들이 원치 않는 전류 변동들, 특히 원치 않는 고주파수에서의 오실레이션을 가능하게 하는 정도를 감소시키는 디커플링 장치들을 제공한다. 예를 들어, 직렬 레지스턴스는 공급 전압에서의 IR 강하 및 커플링된 부하들에서의 IR 접지 바운스(ground bounce)를 생성하고, 이러한 강하 또는 바운스의 양은 부하에 이르는 공급 및 접지 컨덕터들을 통한 전류 변동에 따라 변한다. 인덕턴스 및 스트레이 캐패시턴스는 또한 특히 고주파수들에서, 다루기 힘든 시변 신호들을 유발시킨다. 여기서 제공된 실시예들은 원치 않는 고주파수 신호들로부터 전력 공급 컨덕터들상에서의 부하들을 디커플링하는 공간 절감 및 전력 절감 기술들을 제공한다.
(도 1에서 도시된 배향으로 수직하게) 적층된 층들을 관통하는 컨덕터들은 쓰루 반도체 비아(Through Semiconductor Via ; “TSV”)를 따라 형성되며, 반도체는 일반적으로 실리콘이고, 비아들은 때때로 쓰루 실리콘 비아들이라고 칭해진다. 통합된 개별층들간에 접속부들이 필요한 경우, 솔더 범프, 솔더 "볼" 등으로 칭해지는 솔더 바디들(23)은, 각자의 상대적 크기들 및 형상들에 좌우되어, 적층된 엘리먼트들의 대향 표면들상의 패드들에서 출현하는 컨덕터들과 정렬되어 배치되고 고정된다. 적층된 엘리먼트들을 관통하여 뻗어 있는 컨덕터들 및 비아들간의 접속부를 형성하도록 솔더 바디들은 생산 단계 동안에 가열되어 용융된다.
횡측으로 위치이동된 접속부들을 형성하기 위해, 적층된 엘리먼트들 중의 하나 이상의 엘리먼트들은 비아들로부터 횡측으로 이격된 다른 지점들까지 커플링된 컨덕터들을 포함한다. 이러한 횡측 컨덕터들과 커플링시키는 비아들 중 몇몇은 레벨들에 걸쳐 연속적이다. 몇몇은 적층된 방향으로(도 1에서 도시된 배향에서 수직하게) 불연속적이다. 따라서, 도전성 경로들은 컨덕터들의 연결된 레그들로 구성되며, 이 레그들 중 몇몇은 수직하게 연장해 있고, 다른 것들은 길이방향으로 또는 횡측으로 연장해 있다. 도전성 경로들은 동작 회로 엘리먼트들을 패키지 외부로부터 발원된 전력 공급 전압들 및 접지에 연결시킨다. 도전성 경로들은 적층된 회로 엘리먼트들 외부에 있는 전압 또는 신호 소스들 또는 목적지들에 대해 동작 회로 엘리먼트들상의 지점들로부터/지점들에게 노드들 및 신호들을 연결시킨다. 도전성 경로들은 또한 패키지의 적층된 엘리먼트들 내부에 완전히 포함된 경로들을 따라 동작 회로 엘리먼트들상의 간격사이를 커플링시킨다. 이러한 접속부들은, 비아들 및 횡측으로 위치이동된 컨덕터들이 영구적으로 위치되고 배치된 것을 제외하고, 패치 패널과 유사한 방식으로, (다결정 실리콘과 같은) 도전성 반도체 물질 또는 금속의 증착된 도전성 트레이스들 및 비아들을 이용하여, 적층형 엘리먼트 패키지의 동작 엘리먼트들상의 지점과 이로부터 떨어진 지점간을 커플링시킨다.
도 1에서 도시된 실시예에서, 패키지(25)의 동작 엘리먼트들(22)은 적층된 DRAM 메모리 유닛들, 아날로그 및 RF 유닛들을 포함하며, 이것들은 로직 엘리먼트에서 완성된다. 이 실시예에서 동작 엘리먼트들 모두는 TSV 컨덕터들을 따라 실리콘 인터포저(27)에 커플링된다. 인터포저(27) 내의 적어도 하나의 계층적 층들의 세트는 비아들 및 도전성 트레이스들 중 몇몇을 가로지르는 적층된 패키지(25)를 통해 임의적인 평면을 따라 단면으로 도시된, 횡측 또는 길이방향 도전성 트레이스들 및 연속적 또는 불연속적 비아들을 따른 컨덕터들의 조합을 실어나른다.
도 2는 또한 내부 계층적 반도체 층 구조를 보여주기 위해 임의적인 횡단면을 따라 섹션화된 다소 확대된 크기의 (반도체 인터포저라고도 알려진) 실리콘 인터포저(27)의 하나의 실시예를 나타낸다. TSV들은 실리콘 기판(또는 다른 물질)을 거쳐 중간층까지 연장하며, 이 중간층에서 M1 및 M2 금속 증착층들에서의 도전성 레그들은 다양한 형상들과 구성들을 가질 수 있고 도전성 경로들을 따라 길이방향으로, 횡측으로 및 수직하게 위치이동된 연결점들에 커플링하는 횡측 접속부들 및 추가적인 비아들을 형성한다. 이러한 층들에서의 금속의 패턴들은 예컨대, 증착, 포토레지스트 및 에칭 기술들에 의해 한 지점에서 다른 지점으로 이어진 트레이스 도전성 경로들에 대해 적용되고, 몇몇의 경우들에서는 인터포저(27)의 바닥에서부터 최상단까지 적용되며, 솔더 범프들 또는 솔더 볼들(23)은 패키지의 베이스(23)와의 연결부를 형성하거나 또는 인터포저상에 적층된 동작 엘리먼트들(22)에 대한 연결부를 형성한다.
솔더 연결에 의해 적층되고 커플링된 인터포저(27) 및 동작 엘리먼트들(22)은 도 3에서 또한 도시된 바와 같이, 회로 코어(32)로서 간주될 수 있다. 코어(32) 외부에서 발원된 공급 전압들 및 신호들을 위한 전기적 연결부들은 컨덕터들(33)의 세트에 의해 코어(32)에 커플링된다. 이러한 컨덕터들 각각은 길이 및 단면적과 같은 치수들과 컨덕터 물질로 인해 내재적인 직렬 레지스턴스를 갖는다. 컨덕터 길이 또한 특성 인덕턴스를 결정한다. 컨덕터들이 근접하게 지나가는 경우, 이 컨덕터들 사이에 스트레이 캐패시턴스(stray capacitance) 효과가 적용된다. 몇몇 실시예들에서, 예컨대 도 4에서 도시된 프로브 카드와 같은 장비를 통해 연결들이 이루어지는 경우, 다양한 경로들은 복잡할 수 있다. 도 5는 도 4에서의 임의적으로 선택된 컨덕터의 특성 임피던스가 최대 및 최소의 임피던스 대 주파수 특성을 가질 수 있다는 것을 보여준다. 도 6에서의 예시적인 전압-시간 도표에 의해 도시된 바와 같이, 컨덕터를 통해 운송된 공칭 구형파 클럭 신호(점선으로 도시된 클럭)는 파괴될 수 있는데, 즉 그 이유는 증폭기, 비교기, 래치 및 클럭 신호를 생성하거나 또는 송신하는 다른 스위칭 디바이스들의 동작은 이러한 컨덕터들의 특성 인덕턴스와 스트레이 캐패시턴스의 공진 효과에 의해 손상될 수 있기 때문이다. 이 효과는 인덕턴스 및 캐패시턴스의 비교적 중간값들이 해당 주파수들에서 공진하는 튜닝된 회로들을 생산하는데에 충분한 고주파수들에서 가장 뚜렷해진다. 도 6의 예시에서, 구형파 신호는 파괴되어 보다 높은 주파수 주기적 오실레이션으로 대체된다.
도 7은 입력 및 출력 컨덕터들과 전력 공급 전압(VDD)에 커플링된 두 개의 커플링된 MOS 트랜지스터들을 갖는 인버터를 포함한 예시적인 회로의 스위칭 엘리먼트를 도시한다. 등가적인 전력 공급 레지스턴스 및 인덕턴스는 직렬 레지스턴스 및 캐패시턴스에 의해 표현된다. 특정 임피던스(Zin)는 특정하게 정의되지 않으며, 이것은 논의한 회로의 성질에 따라 달라질 수 있다. 하지만, 필요한 것은 고주파수 오실레이션으로부터 스위칭 인버터들을 디커플링시킬 수 있는 회로이며, 다시 말하면, 디바이스의 동작 주파수(f0)보다 높은 주파수들에서 접지에 대한 양호한 대역내 AC 쇼트 회로를 제공하는 것이다.
RF 집적 회로 설계 경험에 따르면, 동작 주파수(f0) 위의 주파수들을 디커플링하는데 효과적인 디커플링 캐패시턴스는 다음의 기준,
Figure pat00001
을 만족시켜야 하며, 예상 주파수는 예컨대 2GHz이며, 이 등식으로부터의 디커플링 캐패시턴스(도 7에서의 C)는 적어도 16pF이다. 2D 또는 3D 적층형 IC에서, 각각의 전력 공급 컨덕터들을 위한 개별적인 디커플링 캐패시터들을 포함하는 것은 비실용적일 수 있다. 여기서 개시된 실시예들에서, 고주파수들로부터의 디커플링을 위한 캐패시턴스는 충분한 갯수의 병렬 커플링된 MOScap 디바이스들 또는 충분한 회로 면적을 갖는 어레이내의 MOS 캐패시터들(MOScap들)(16pF와 같은, 필요한 총 디커플링 캐패시턴스를 제공함)에 의해 제공된다.
(도전성 트레이스들을 갖는) 복수의 금속층들 및 유전체층들의 면적들이 이용가능하며 이 면적들은 MOScap들로서의 이용을 위해 활용되기 때문에, MOScap들은 다중 계층화 집적 회로 배열들에서 회로 면적을 효율적으로 이용한다. 하지만, 여기서는 회로 면적을 이용하는 것 및 전류 누설과 연관된 것은 밑면들이다. MOScap은 게이트/기판 바이어스 전압에 따라 변하는 캐패시턴스를 갖는다. 2.7㎛ 크기에 의한 900
Figure pat00002
의 하나의 MOScap 유닛이 공칭 0.85V에서
Figure pat00003
캐패시턴스를 생성할 수 있는 것으로 가정하면, 총 16pF를 제공하기 위해 이러한 유닛들 800개가 병렬로 필요하다는 것을 계산할 수 있다. 필요한 회로 면적은 3,567㎛2이다. 이것은 적당히 방대한 회로 면적의 투자이다. 800개 MOScap 유닛들 각각은 (4.08 x 10-9A로 추정된) 증분 누설 전류에 기여할 것이다. 여기서 개시된 실시예에 따르면, 고주파수 노이즈로부터 전력 공급 컨덕터를 디커플링하는데 필요한 리액턴스(reactance)의 일부가 직렬 인덕턴스를 이용하여 제공되며, 이 리액턴스의 일부는 병렬 캐패시턴스, 특히 MOScap 어레이에 의해 기여된다. 이 리액턴스는 인덕턴스를 갖는 전송 라인 컨덕터의 입력 및 출력 단자에서 캐패시턴스들을 가지면서, 전력 공급 컨덕터를 따른 밸런싱된 전송 라인으로서 배열된다. 직렬 인덕턴스는 전류 누설에 기여하지 않는다. 접지에 대한 임피던스는 미리결정된 컷오프 주파수 위에서 최소이다. 따라서 전송 라인은 전력 공급 컨덕터상의 부하들을 고주파수 노이즈로부터 디커플링시킨다.
도 8을 참조하면, 길이 L의 전송 라인인 것으로 가정된 컨덕터의 입력 임피던스(Zin)는 직렬 인덕턴스(Z0)와 레지스턴스(ZL)를 포함한다. 이것들 모두는 전송 라인 길이에 비례하여 증가한다. 컨덕터의 레지스턴스는 컨덕터의 물질과 그 단면적의 함수이다.
Figure pat00004
만약 레지스턴스가 도 8에서 도시된 바와 같은 개방 회로의 무한대로 모델링되면(즉, ZL→∞),
Figure pat00005
이다. 병렬 캐패시턴스, 및/또는 직렬 인덕턴스를 이용하여 등가적인 회로들이 제안될 수 있다. 부하를 전력 공급 컨덕터를 따라 2GHz 신호로부터 디커플링하는 위 예시에 따르면, 필요한 것은 16pF의 병렬 디커플링 캐패시턴스를 위한 등가적인 직렬 인덕턴스이다. 하지만, 인덕턴스를 이용하여 등가 회로를 달성하기 위해 전송 라인의 필요한 길이는 집적 회로의 소형화를 고려해 보면, 길어지므로 비실용적일 것이다(아마도 30mm 길이의 전송 라인을 요구할 것이다).
도 9a 내지 도 9c에서 도시된 실시예에 따르면, 필요한 인덕턴스(L1)는 2GHz의 동작 주파수를 위한 16pF의 병렬 캐패시터에 등가적인, 위에서 설명된 예시에서의 리액턴스를 나타낸다. 도 9a에서, 만약 인덕턴스(L2)가 L1 미만이면, 인덕턴스(L2)를 갖는 전송 라인의 단자들에서 병렬 캐패시터들을 갖는 전송 라인은 L1에 등가적인 임피던스를 갖는 전송 라인을 제공한다. 도 9b에서, 필요한 인덕턴스 및 캐패시턴스의 일부분을 이용함으로써 이 전송 라인이 필요한 임피던스의 일부분(예컨대, 절반)을 갖는 경우, 복수개의 이러한 전송 라인들(예컨대, 두 개의 전송 라인들)은 캐스캐이딩(cascade)되어 L1에 등가적인 임피던스를 생성한다. 캐스캐이딩된 전송 라인들간의 접합부에 위치한 두 개의 병렬 캐패시터들은 두 개의 병렬 캐패시턴스들의 합과 동등한 캐패시턴스를 갖는 단일 캐패시터에 등가적이다. 따라서, 복수의 직렬 인덕턴스들을 갖는 전송 라인은 입력 및 출력에서 동일한 병렬 캐패시턴스를 가지며, 인덕턴스들간의 각각의 중간 접합부에서의 값의 두 배의 캐패시턴스를 갖는다. 이러한 두 개의 인덕터들의 캐스캐이드가 도 9c에서 도시된다.
실시예에 따르면, 이러한 전송 라인은 반도체 엘리먼트내의 하나 이상의 전력 공급 컨덕터들을 따라 제공되며, 인덕터들은 적어도 두 개의 금속 증착층들 내에서 코일들을 형성하도록 배열된 컨덕터 트레이스들로서 증착된 겹쳐진 반도체층들에서 형성된다. 도전성 트레이스들의 하나 이상의 교차들은 적어도 하나의 비아를 통해 도전성 경로를 라우팅하여 도전성 트레이스를 하나의 금속층으로부터 다른 층(예컨대, M2에서 M3까지 등)에 이르게함으로써 관리된다.
도 9d에서 도시된 실시예에 따르면, 이러한 코일들 두 개 이상이 제공되고, 예컨대 코일들의 루멘(lumen)들을 중첩시키거나 또는 근접시킴으로써 자기적으로 커플링된다. 이러한 배열은 직렬 인덕턴스가 자기적으로 커플링된 1차 및 2차 코일 권선들에 의해 기여되는 변압기를 형성한다. 두 개 이상의 코일들이 중첩되어 있다는 점을 고려하면, 비록 이 코일들은 다중 금속층들에서 배치되지만, 이것들은 동일한 회로 면적을 점유한다. 필요한 회로 면적은 이용된 코일들의 갯수에 따라 증배되지 않는다.
따라서, 부하 회로에 이르는 컨덕터를 통해 전파되는 AC 노이즈로부터 부하 회로(22)를 디커플링하기 위한 회로 구성(25)이 제공되며, 이 회로 구성은 복수의 겹쳐진 층들을 갖는 적어도 하나의 회로 엘리먼트(27)를 포함하고, 회로 엘리먼트(27)의 적어도 한쪽면상에서 서로로부터 위치이동된 지점들간의 도전성 경로를 따라 전기적 접속부들을 형성하기 위한 적어도 하나의 도전성 경로(예컨대, TSV)가 회로 엘리먼트(27)를 관통하여 횡단하며, 도전성 경로는 임피던스 특성을 갖는다. 임피던스 특성은 도전성 경로와 직렬로 커플링된 적어도 하나의 인덕턴스(L, L1, L2) 및 부하 회로와 병렬로 커플링된 적어도 하나의 캐패시턴스(C, C1~C3)를 포함한 디커플링 회로(도 9a 내지 도 9d, 도 12, 도 15)에 의해 부분적으로 정의되며, 캐패시턴스와 인덕턴스는 미리결정된 주파수 위의 주파수들에서 노이즈 신호 성분들을 감쇄시키는 로우 패스 필터를 형성하며(도 11), 이로써 상기 노이즈 신호 성분들로부터 부하 회로를 디커플링시킨다. 겹쳐진 층들(예컨대, M1, M2 또는 M2, M3) 중의 적어도 두 개의 층들을 점유하고 겹쳐진 층들사이에서 연장하는 적어도 하나의 비아 TSV를 포함한 적어도 하나의 도전성 코일(L1)에 의해 인덕턴스가 제공된다.
도 9b 내지 도 9d, 도 12, 도 15에서 도시된 실시예들에서, 인덕턴스는 적어도 두 개의 도전성 코일들(L1, L2)에 의해 제공되며, 이들 각각은 적어도 두 개의 상기 겹쳐진 층들을 점유한다. 도 9d와 도 15에서의 적어도 두 개의 도전성 루프들은 전자기적으로 커플링하여 도전성 경로와 직렬로 있는 변압기를 제공하도록 배치된다.
겹쳐진 층의 인접한 층들에서 도전성 영역 및 유전체 영역에 의해 적어도 부분적으로 캐패시턴스가 제공된다. 회로 엘리먼트(27)가 적어도 하나의 반도체 층을 포함하고, 겹쳐진 층들 중의 인접한 층들에서 배치된 각각의 도전성 부분, 유전체 부분 및 반도체 부분들을 갖는 적어도 하나의 금속 산화물 반도체 캐패시터 디바이스(MOScap)에 의해 캐패시턴스가 제공되는 실시예들이 개시된다. 도 17에서, 어레이에서 MOScap 엘리먼트들의 세 개의 구역들은 입력 병렬 캐패시턴스(C1, C2), 직렬 인덕턴스(L1 또는 L2), 및 출력 병렬 캐패시턴스(C2 또는 C3)를 포함한 적어도 하나의 전송 라인(L1, L2)에 의해 정의된 임피던스 특성을 갖는 디커플링 회로에서의 두 개의 인덕터들(L1, L2)의 단자들에 커플링된다. 보다 구체적으로, 도시된 임피던스 특성은 두 개의 캐스캐이딩된 전송 라인들에 의해 정의되고, 각각의 전송 라인은 입력 병렬 캐패시턴스, 직렬 인덕턴스 및 출력 병렬 캐패시턴스를 포함한다. 더 나아가, 캐스캐이딩된 전송 라인들의 인덕턴스들은 자기적으로 커플링되어, 변압기를 형성한다. 다른 실시예들(미도시됨)에서, 두 개보다 많은 복수의 캐스캐이딩되고 커플링된 인덕터들 및 전송 라인들이 이용된다.
도 1, 도 2, 및 도 18에서 도시되고 설명된 전송 라인들은 겹쳐진 층들의 회로 엘리먼트(27)를 관통하는 도전성 경로를 따라 배치된다. 도전성 경로는 겹쳐진 층들의 바닥에서부터 최상단까지 회로 엘리먼트(27)를 횡단한다. 겹쳐진 층들의 일정한 영역들에서 캐패시턴스들이 형성되고 다른 영역들에서는 인덕턴스들이 형성되며, 이러한 캐패시턴스들 및 인덕턴스들은 겹쳐진 층들의 개별적인 영역들에서 컨덕터들 및 유전체 영역들에 의해 제공되고, 도전성 트레이스들에 의해 서로 커플링된다. 도 1에서, 계층화된 회로 엘리먼트는 다수의 겹쳐진 층들을 갖는 다차원 집적 회로(예컨대, 2.5D 또는 3D)에서의 인터포저를 포함한다. 도전성 경로는 전력 소스와의 전기적 연결을 위해 배열된 패키지(27)의 베이스에 커플링된 밑면에서의 솔더 범프와 같은 인터포저의 표면상의 커플링 지점으로부터 겹쳐진 층들을 거쳐서 인터포저의 윗면상의 동작 회로 엘리먼트를 위한 연결 지점까지 연장하는 전력 공급 컨덕터를 포함한다. 전력 공급 컨덕터는 복수의 지점들에서 출현할 수 있다. 다른 실시예들에서, 컨덕터는 전력 공급 컨덕터와는 반대로 제어 레벨과 같은 저주파수 신호이다. 컨덕터는 도 16에서 도시된 클럭 신호를 운송할 수 있다. 어떠한 경우에서도, 고주파수 노이즈는 억제된다.
계층화된 집적 회로 동작 엘리먼트에서는 설명된 전송 라인 회로 구성이 또한 제공될 수 있지만, 설명된 실시예들에서 이러한 목적으로 이용된 회로는 수동형 인터포저(27)이다. 인터포저는 다수의 겹쳐진 층들을 가지며, 이 층들을 따라 도전성 경로는 적층된 동작 회로 엘리먼트들(22)에 대한 다양한 신호 연결부들 및 이 엘리먼트들 사이의 신호 연결부들 및/또는 도전성 물질에 의해 정의된 전력 공급 컨덕터를 제공한다. 도전성 경로들은 쓰루 반도체 도전성 비아들을 따라 연장하고 도전성 트레이스들은 금속층들을 따라 연장한다(상이한 실시예들에서의 금속층들은 원소 금속들과는 반대로 도전성 폴리실리콘을 포함한다는 것이 이해된다). 도시된 예시들에서의 인터포저는 본질적으로 도전성 경로들, 캐패시턴스들 및 인덕턴스들을 형성하는 층들로 구성된다.
도 10은 2GHz 동작 주파수에 따른 고주파수 노이즈로부터 전력 공급 라인을 디커플링하기 위해 달성된 임피던스와 (비제한적인 예시로서) 위에서 논의한 권장된 16pF 디커플링 캐패시터에 등가적인 임피턴스를 비교하는 스미스 챠트이다. 도 11은 2GHz에서 이상적인 접지에 가장 가까이 다가가는 16pF 병렬 캐패시턴스의 대안구성들 대비 4pF와 같은 보다 작은 캐패시턴스를 비교하는, 임피던스 대비 주파수의 그래프이다. 보다 작은 캐패시턴스는 컷오프를 주파수의 함수로서 덜 두드려지게 하고 2GHz에서 동작 타겟은 이상적이 아니다. 하지만 설명한 변압기로부터의 직렬 인덕턴스와 보다 작은 4pF 캐패시턴스의 조합은 보다 큰 캐패시턴스만큼 거의 효과적이다. 뿐만 아니라, 이 배열은 제한된 회로 면적을 이용하는 장점과, 유사한 임피던스가 MOScap들만을 단독으로 이용하여 달성될 수 있는 기술들보다 누설을 덜 갖는다는 장점을 갖는다.
도 12에서, 사각 형상의 나선형 권선들에 의해 두 개의 코일들(42), 즉 코일들(L1, L2)이 형성된다. 캐패시터(C1)는 L1에 대한 입력과 접지 사이에 커플링된다. 캐패시터(C2)는 코일들(L1, L2)사이의 접합부와 접지 사이에 커플링된다. 캐패시터(C3)는 코일(L2)의 출력과 접지 사이에 커플링된다. 이 예시에서, 코일들(L1, L2)을 형성하는 도전성 트레이스들은 외부 트레이스들이 내부 트레이스들로부터 이격되어 내부 트레이스들을 에워싸도록 배열되며, 이것은 내부 권선에 이르는 트레이스가 외부 권선을 교차할 필요가 있다는 점을 제외하고, 금속 또는 다른 도전성 물질의 원 레벨 평면 증착으로 달성된다. 도 13에서의 평면도에서 도시되고, 도 14에서의 3D 사시투사도 또는 원 턴 단일 코일에서 도시된 바와 같이 교차점은 비아를 거쳐 횡단할 필요가 있는 트레이스들 중의 하나의 트레이스를 상이한 금속층들에 커플링시킴으로써 배열된다. 출입하는 컨덕터 트레이스들을 상이한 금속층들상에 존재하도록 배열하는 것이 가능하다. 대안적으로, 코일들(42)을 위한 컨덕터 트레이스들은 동일한 금속층들상에 존재할 수 있지만, 짧은 교차 세그먼트의 경우에는 상이한 금속층상에 존재하되 층들사이에서 연장하는 비아들에 의해 연속적인 도전성 경로에서 커플링된다.
도 12의 개략도에서, 도시된 두 개의 코일들(42)은 대략 2회 턴들을 가지며 서로 근처에 있는 것으로 도시되지만, 코일들(42)은 이격된다. 코일들 또는 인접 코일들의 컨덕터들사이의 간격, 예를 들어, 적층형 IC의 규모상에서의 20㎛ 또는 그 이상은 상호 인덕턴스 효과를 감소시킬 수 있다. 한편, 총 인덕턴스의 증가는 디바이스의 리액턴스를 증가시킬 수 있고 고주파수 노이즈로부터 전력 전송 라인 등을 보다 효과적으로 디커플링시킬 수 있다. 자기적으로 커플링된 코일들(42)은 변압기를 효과적으로 형성한다(도 9d 참조). 도 15에서 도시된 실시예에서, 두 개의 코일들(L1, L2)은 공통 루멘(lumen)을 중심으로 각자의 인터리빙된 권선들을 겹치게함으로써 자기적으로 커플링되며, 코일들의 교차점들은 하나의 금속층에서 다음 금속층으로 지나가는 비아들, 바람직하게는 (도 1에서 도시된) 반도체 인터포저(27)의 층들(M2, M3)에서의 비아들을 따른다.
캐스케이드되고 밸런싱된 전송 라인들 각각이 동일한 캐패시턴스 값들인 입력 병렬 캐패시턴스와 출력 병렬 캐패시턴스를 갖는 아이디어를 상정하면, C1과 C3의 캐패시턴스들은 동일하고, C2의 캐패시턴스는 C1과 C3의 캐패시턴스의 두 배이다(즉, 두 개의 병렬 캐패시턴스들의 캐패시턴스는 C1 또는 C3와 동일하다).
턴들의 횟수를 증가시킴으로써 증가된 인덕턴스를 제공하는 것이 가능하며, 이것은 일반적으로 코일들을 보다 크게 만들 것을 필요로 한다. 디바이스의 리액턴스는 보다 큰 캐패시턴스 값들을 이용함으로써 증가될 수 있다. 도 15의 실시예에서, 코일들(L1, L2)은
Figure pat00006
인덕턴스 정도일 수 있다. 캐패시터들(C1, C3)은 1pF 캐패시턴스이다. (두 개의 병렬 1pF 캐패시터들의 캐패시턴스를 나타내는) 캐패시터(C2)는 2pF이다.
도 16을 참조하면, 도시된 고주파수 노이즈 신호는 매우 감쇄된다. 컨덕터상에서 운송된 공칭 클럭 신호는 도 6과 관련하여 논의한 바와 같이 파괴되지 않지만, 개시된 회로의 리액턴스 효과들로 인해 몇몇의 위상 지연이 예상될 수 있다.
도 17은 한편으로 총합이 16pF인 MOScap 어레이에 전용될 수 있는 회로 면적 투자 대비, 총 4pF 캐패시턴스를 갖는 두 개의 자기적으로 커플링된 코일들(L1, L2)을 가지며, 코일들(L1, L2)을 포함한 변압기의 입력 및 출력에서 1pF을 갖고, 코일들사이의 접합부에서 2pF를 갖도록 배열된, 여기서 개시된 직렬 디커플링 네트워크(45)를 비교한다. 도 18의 실시예를 참조하면, 이러한 결합된 MOScap 및 인덕터 디커플링 네트워크들(45)은 예컨대 반도체 인터포저(27)의 계층화된 구조를 통해 컨덕터를 회로의 동작 엘리먼트(22)로 인도하는 쓰루 실리콘 비아상에서, 2.5D 또는 3D 적층된 회로를 초래시키는 하나 이상의 전력 공급 또는 신호 라인들과 직렬로 제공된다.
요약하자면, 개시된 다차원 회로 배열은 적어도 하나의 동작 회로(22)에게 전력을 공급하기 위한 기판상의 지점에 대한 전력 공급 접속부를 제공하는 회로 기판(25)을 포함한다. 인터포저(27)는 예컨대 고체 바디를 제공하기 위해 솔더 범프들에 의해 회로 기판(25)상에 탑재된다. 인터포저(27)는 복수의 겹쳐진 층들(도 1, 도 2)을 구비하며, 적어도 하나의 도전성 경로(도 2에서의 TSV 등)는 인터포저(도 1)의 겹쳐진 층들을 관통하여 횡단하고 인터포저를 거처 서로로부터 위치이동된 지점들간의 도전성 경로를 따라 전기적 연결들을 형성하기 위한 인터포저의 표면상의 지점에서 출현한다. 디커플링 회로는 인터포저 내에 배치되고 도전성 경로에 커플링된다. 디커플링 회로는 도전성 경로상의 부하 회로와 병렬로 있는 캐패시턴스와, 도전성 경로와 직렬로 있는 인덕턴스를 갖는다. 캐패시턴스(C1~C3), 인덕턴스(L1, L2)는 미리결정된 주파수 위의 주파수들에서 노이즈 신호 성분들을 감쇄시키는 로우 패스 필터를 형성한다.
캐패시턴스와 인덕턴스는 각각의 겹쳐진 층들의 영역들에 의해 제공된다. 두 개 이상의 층들상의 중첩된 영역들은 특히 MOScap들로서 캐패시턴스를 제공하는 컨덕터 및 유전체를 형성한다. 적어도 하나의 루프형 도전성 경로는 인덕턴스를 제공하며, 이 경로는 층들 중의 상이한 층들상에서 도전성 경로의 적어도 하나의 교차를 달성하기 위해 하나의 층에서부터 다른 층으로 이어진다. 도시된 실시예들에서, 겹쳐진 층들 중의 적어도 두 개의 층들을 점유하고, 겹쳐진 층들사이에서 연장하는 적어도 하나의 비아에 의해 연결된 연속적으로 커플링된 도전성 레그들에 의해 형성된 적어도 하나의 도전성 루프에 의해 인덕턴스가 제공된다. 도 9d와 도 15에서 도시된 것들을 포함한 실시예들에서, 복수의 도전성 루프들은 코일들을 전자기적으로 커플링하도록 배치되고, 이로써 도전성 경로와 직렬로 있는 변압기를 제공한다. 코일들을 가깝게 배치하거나 또는 공통 축 또는 루멘상에서 코일들을 겹치게함으로써 코일들은 전자기적으로 커플링된다.
본 발명내용을 예시적인 실시예들과 예시들과 관련시켜 개시해왔다. 본 발명내용은 이러한 예시들로 제한되지 않는다는 점을 이해해야 하며, 배타적 권리들이 청구되는 본 발명의 범위를 평가하기 위해서는 첨부된 청구항들을 참조해야한다.

Claims (10)

  1. 부하 회로에 이르는 컨덕터를 통해 전파되는 AC 노이즈로부터 상기 부하 회로를 디커플링하기 위한 회로 구성에 있어서,
    복수의 겹쳐진 층들을 갖는 적어도 하나의 회로 엘리먼트
    를 포함하고, 상기 회로 엘리먼트의 적어도 한쪽면상에서 서로로부터 위치이동된 지점들간의 도전성 경로를 따른 전기적 접속부들을 형성하기 위한 적어도 하나의 도전성 경로가 상기 회로 엘리먼트를 거쳐 횡단하고, 상기 도전성 경로는 임피던스 특성을 가지며,
    상기 임피던스 특성은 상기 도전성 경로와 직렬로 커플링된 적어도 하나의 인덕턴스 및 상기 부하 회로와 병렬로 커플링된 적어도 하나의 캐패시턴스를 포함한 디커플링 회로에 의해 부분적으로 정의되며, 상기 캐패시턴스와 인덕턴스는 미리결정된 주파수 위의 주파수들에서 노이즈 신호 성분들을 감쇄시키는 로우 패스 필터를 형성하고, 이로써 상기 노이즈 신호 성분들로부터 상기 부하 회로를 디커플링시키며,
    상기 겹쳐진 층들 중의 적어도 두 개의 층들을 점유하고 상기 겹쳐진 층들사이에서 연장하는 적어도 하나의 비아를 포함한 적어도 하나의 도전성 코일에 의해 상기 인덕턴스가 제공되는 것인, 회로 구성.
  2. 제1항에 있어서, 상기 인덕턴스는 적어도 두 개의 도전성 코일들에 의해 제공되며, 상기 도전성 코일들 각각은 적어도 두 개의 겹쳐진 층들을 점유하며, 전자기적으로 커플링함으로써 상기 도전성 경로와 직렬로 있는 변압기를 제공하도록 적어도 두 개의 도전성 루프들이 배치된 것인, 회로 구성.
  3. 제1항에 있어서, 상기 캐패시턴스는 상기 겹쳐진 층들의 인접한 층들에서 도전성 영역 및 유전체 영역에 의해 적어도 부분적으로 제공된 것인, 회로 구성.
  4. 제3항에 있어서, 상기 회로 엘리먼트는 적어도 하나의 반도체 층을 포함하고, 상기 캐패시턴스는 상기 겹쳐진 층들 중의 인접한 층들에서 배치된 각각의 도전성 부분, 유전체 부분 및 반도체 부분을 갖는 적어도 하나의 금속 산화물 반도체 캐패시터 디바이스(metal oxide semiconductor capacitor; MOScap)에 의해 제공된 것인, 회로 구성.
  5. 제4항에 있어서, 상기 캐패시터 디바이스는 상기 겹쳐진 층들에서 유전체 층 및 반도체 층위에 놓여 있는 상기 도전성 부분들을 형성하는, 개별적으로 인접하여 형성된 게이트들의 어레이를 포함한 것인, 회로 구성.
  6. 제1항에 있어서, 상기 임피던스 특성은 입력 병렬 캐패시턴스, 직렬 인덕턴스 및 출력 병렬 캐패시턴스를 포함한 적어도 하나의 전송 라인에 의해 정의된 것인, 회로 구성.
  7. 제1항에 있어서, 상기 임피던스 특성은 입력 병렬 캐패시턴스, 직렬 인덕턴스 및 출력 병렬 캐패시턴스를 각각 포함한 적어도 두 개의 캐스케이드된 전송 라인들에 의해 정의된 것인, 회로 구성.
  8. 제4항에 있어서, 상기 회로 엘리먼트는 다수 개의 상기 겹쳐진 층들을 갖는 인터포저를 포함하고, 상기 도전성 경로는 전력 소스와의 전기적 연결을 위해 배열된 인터포저의 표면상의 커플링 지점으로부터, 상기 겹쳐진 층들을 거쳐서 상기 인터포저의 윗면상의 동작 회로 엘리먼트를 위한 연결 지점까지 연장하는 전력 공급 컨덕터를 포함한 것인, 회로 구성.
  9. 다차원 회로 장치에 있어서,
    적어도 하나의 동작 회로에 전력을 공급하기 위한 기판상의 지점에 대한 전력 공급 접속부를 제공하는 회로 기판;
    복수의 겹쳐진 층들을 구비하며, 상기 회로 기판상에 탑재되도록 배열된 인터포저로서, 적어도 하나의 도전성 경로가 상기 인터포저의 겹쳐진 층들을 거쳐서 횡단하고 상기 인터포저를 거쳐 서로로부터 위치이동된 지점들간의 도전성 경로를 따라 전기적 연결부들을 형성하도록 상기 인터포저의 표면상의 지점에서 출현하는 것인, 상기 인터포저;
    상기 도전성 경로에 커플링되고 상기 인터포저 내에 배치되며, 상기 부하 회로와 병렬로 있는 캐패시턴스와 상기 도전성 경로와 직렬로 있는 인덕턴스를 포함한 디커플링 회로로서, 상기 캐패시턴스와 인덕턴스는 미리결정된 주파수 위의 주파수들에서 노이즈 신호 성분들을 감쇄시키는 로우 패스 필터를 형성한 것인, 상기 디커플링 회로
    를 포함한, 다차원 회로 장치.
  10. 제9항에 있어서, 상기 인덕턴스와 캐패시턴스는 각각 상기 인덕턴스를 제공하는 적어도 하나의 루프형 도전성 경로와 상기 캐패시턴스를 제공하는 컨덕터들 및 유전체들을 형성하도록 협동하는 겹쳐진 층들의 영역들에 의해 형성된 것인, 다차원 회로 장치.
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