KR20130081639A - 초고효율 스위칭 전력 인버터 및 전력 증폭기 - Google Patents

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KR20130081639A
KR20130081639A KR1020127026595A KR20127026595A KR20130081639A KR 20130081639 A KR20130081639 A KR 20130081639A KR 1020127026595 A KR1020127026595 A KR 1020127026595A KR 20127026595 A KR20127026595 A KR 20127026595A KR 20130081639 A KR20130081639 A KR 20130081639A
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슈에 지안 첸
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뮤직 그룹 아이피, 엘티디.
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Abstract

소스 신호에 비례하는 전력 출력을 제공하기 위한 장치는, 상대 위상차를 가지며 그 상에서 신호가 변조되는 반송파 파형들로 상부 전력 드라이버 및 하부 전력 드라이버를 구동하는 위상 변조기를 포함하며, 실질적으로 제로-전압 제로-전류 스위칭 엘리먼트로서 동작하도록 공진기 회로에 연결되고, 출력은 각각의 상부 변압기 및 하부 변압기로 공급된다. 변압기들 상의 동일한 대칭적인 2차 회로들은 상부 저역 통과 필터를 형성하기 위해서 상부 커패시터와 직렬로 연결되는 인덕터에 전기적으로 접속된 정류기 스테이지를 가지며, 인덕터와 정류기 스테이지 사이의 노드에 연결된 고속 반도체 스위치는 접지로의 리턴 경로를 제공한다. 하부 2차 회로 인덕터는 상부 인덕터에 고도로 결합되고(>=0.99), 상부 출력 엘리먼트 및 하부 출력 엘리먼트 양단에 형성되는 출력은 레일 전압으로부터 분리되며, 양방향 전류로 밸런싱된다.

Description

초고효율 스위칭 전력 인버터 및 전력 증폭기{ULTRA-HIGH EFFICIENCY SWITCHING POWER INVERTER AND POWER AMPLIFIER}
관련 출원에 대한 상호 참조
본 출원은 2010년 6월 8일자로 출원된 미국 가특허 출원 제61/352,820호의 35 U.S.C. §119(e) 하에서의 이익을 주장하며, 이 가특허 출원은 본 명세서에 참고로 완전히 포함되어 있다.
기술분야
본 명세서는 일반적으로 전력 변환 시스템에 관한 것으로, 상세하게는 고효율 싱글 스테이지 인버터 또는 증폭기에 관한 것이다.
본 명세서는 일반적으로 전력 공급 회로에 관한 것이며, 일 실시예에서는 초고효율을 달성하는 싱글 스테이지 전력 공급 장치 또는 전력 증폭기에 관한 것이다.
본 명세서의 일 양태에 따르면, 소스 신호에 비례하는 전력 출력을 생성하기 위한 장치가 제공된다. 이 장치는 상부 전력 드라이버 및 하부 전력 드라이버를 제어하는 위상 변조기를 포함하며, 이들 상부 전력 드라이버 및 하부 전력 드라이버는 상부 변압기 및 하부 변압기를 구동한다. 상부 변압기 및 하부 변압기는 출력을 입력 전압으로부터 적어도 전기적으로 분리하는 역할을 하며, 또한 권선비(turns ratio)를 변경함으로써 출력 상에서의 이득이나 임피던스 정합 또는 이들 모두를 제공하기 위해 이용될 수 있다. 또한, 본 명세서에서, 상부 전력 드라이버와 하부 전력 드라이버에 대한 반송파 신호들 사이의 위상차는 출력 전압을 "미세 튜닝(fine tune)"하기 위해 이용될 수 있다. 그런데도, 위상 변조기가 바람직하게는 미리 정해진 고정된 듀티 사이클들을 갖는 반송파들을 이용하기 때문에, 변조기 및 나머지 회로의 복잡도가 회피된다. 게다가, 본 명세서에서의 위상 시프트 전력 변환은 특히 대부분의 이전의 전력 증폭기 토폴로지들과 비교하여 일반적으로 어떠한 교차 왜곡(cross-over distortion)도 발생시키지 않는다.
이들 상부 변압기 및 하부 변압기 각각의 2차측에 있는 회로는 실질적으로 대칭이며, 저역 통과 필터(실질적으로 소스 신호의 주파수보다 높으며, 위상 변조기에 의해 생성된 반송파의 주파수보다 낮은 코너 주파수를 가짐)를 형성하기 위해서 커패시터와 직렬로 연결된 인덕터에 전기적으로 접속된 정류기 스테이지를 포함하는데, 이 필터는 또한 소스 신호를 적분하는 역할을 한다. 2차 회로는, 접지로의 고주파수 전류에 대한 리턴 경로를 제공하기 위해서 인덕터와 정류기 스테이지 사이의 전기적 접합부에 전기적으로 접속된 반도체 스위치를 더 포함한다. 이들 반도체 스위치들을 이용하는 것은 또한 출력이 양방향 전류 흐름을 달성하는 것을 허용한다.
상부 2차 회로 및 하부 2차 회로와 연관된 인덕터들은 서로 고도로(즉, 0.99 이상) 결합된다. 바람직한 실시예에서, 상부 인덕터와 하부 인덕터는 모두 예를 들어 E-코어 또는 환상체일 수 있는 동일한 코어에 감겨진다. 또한, 반도체 스위치들은, 이들 반도체 스위치들이 실질적으로 제로-전압 제로-전류 스위칭 엘리먼트들로서 또한 동작하도록 바람직하게는 상부 인덕터 및 하부 인덕터에 의해 생성된 자기장 내에 물리적으로 배치된다. 게다가, 반도체 스위치들을 갖는 결합된 인덕터들을 이용하는 것은 회로가 양방향 에너지 순환을 달성하는 것을 허용한다.
일부 실시예들에서, 이 장치는, 위상 변조기에 피드백을 제공하여 과전류 보호를 제공하기 위해서 상부 전력 드라이버 및 하부 전력 드라이버의 전류 출력을 측정하도록 동작가능하게 접속된 전류 감지 회로들을 더 포함할 수 있다.
다른 실시예들에서, 이 장치는, 왜곡을 감소시키며 밸런스를 정정하기 위해서, 완전 밸런싱된 차동 출력(fully balanced differential output)과 위상 변조기 사이에 동작가능하게 접속된 에러 정정 회로를 또한 이용할 수 있다. 역률 정정 회로를 포함하는 특정 실시예들에서, 댐핑 컨트롤은 역률 정정 회로에 의해 출력되는 DC 레일 전압을 조정하기 위해서 에러 정정 회로와 역률 정정 회로 사이에 동작가능하게 접속될 수 있다.
전술한 내용으로부터 손쉽게 인식되는 바와 같이, 본 명세서의 다른 양태들 중에서, (장치의 1차측 및 2차측 모두에서의) 모든 스위칭 엘리먼트들은 실질적으로 제로-전압 제로-전류 스위칭 엘리먼트들로서 동작한다. 이러한 "소프트" 스위칭은 더 효율적일 뿐만 아니라, EMC 잡음도 감소시킨다. 또한, 본 발명의 회로는 별개의 전력 공급 및 스위칭 전력 증폭 스테이지들을 요구하지 않으며, 그에 따라 추가의 컴포넌트 비용 및 추가의 공간 요건을 회피한다. 더욱이, 변압기의 2차측에서는 고전압 DC 소스가 요구되지 않기 때문에, 개시된 토폴로지에서는 과전압 상황의 위험이 존재하지 않는다. 또한, 본 명세서가 2차측에서 2개의 스위칭 변압기들 및 대칭적인 회로를 이용하기 때문에, 이는 상부 2차 회로 및 하부 2차 회로의 출력에 걸쳐 형성되는 완전 밸런싱된 차동 출력을 생성한다.
이하, 본 명세서의 다양한 실시예들이 단지 예로서 첨부 도면들을 참조하여 설명된다.
도 1a는 본 명세서에 따른 시스템의 일 실시예를 도시한다.
도 1b는 본 명세서에서 사용하기 위한 결합된 인덕터의 일 실시예를 도시한다.
도 1c는 본 명세서에서 사용하기 위한 결합된 인덕터의 일 실시예를 도시한다.
도 2는 본 명세서에 따른 고효율의 싱글 스테이지 DC-AC 인버터의 일 실시예를 도시한다.
도 3은 본 명세서에 따른 고효율의 싱글 스테이지 증폭기의 일 실시예를 도시한다.
도 4는 도 1a의 회로의 하나의 특정 구현의 LTspice IV 소프트웨어 모델링에 의해 생성되는, 출력 양단에서의 전압 및 전류 파형들을 도시한다.
도 5는 도 1a의 회로의 하나의 특정 구현의 LTspice IV 소프트웨어 모델링에 의해 생성되는, 제로 전압 및 제로 전류 스위칭으로서의 L2를 통한 전류 파형을 도시한다.
도 6은 LTspice IV 소프트웨어에 의해 생성되는, 도 1a의 회로의 하나의 특정 구현의 다양한 노드들에서의 전압 파형들을 도시한다.
당업자라면, 도면들 내의 엘리먼트들은 간단함과 명료함을 위해 예시된 것이며, 반드시 비율에 맞춰 그려지지는 않았음을 인식할 것이다. 예를 들어, 본 명세서의 다양한 실시예들의 이해의 개선을 돕기 위해서, 도면들 내의 엘리먼트들 중 일부의 치수들 및/또는 상대 위치가 다른 엘리먼트들에 비해 과장될 수 있다. 또한, 본 명세서의 이들 다양한 실시예들을 덜 방해받고 보는 것을 용이하게 하기 위해서, 상업적으로 실현가능한 실시예에서 유용하거나 필요한, 일반적이지만 잘 알려진 엘리먼트들은 종종 도시되지 않는다. 또한, 특정 동작들 및/또는 단계들이 특정 발생 순서로 기술되거나 도시될 수 있지만, 당업자라면, 순서에 대한 이러한 특수성이 실제로 요구되지는 않음을 이해할 것이라는 점도 인식될 것이다. 또한, 본 명세서에서 이용되는 용어들 및 표현들은 특정 의미가 본 명세서에서 다르게 제시된 경우를 제외하고는 그들 각각의 대응하는 조사 및 연구 분야와 관련하여 정의되어야 함을 이해할 것이다.
본 명세서 및 특허청구범위 전체에 걸쳐, "일 실시예에서"라는 문구는 반드시 동일한 실시예를 언급하지는 않지만, 그러할 수도 있다. 유사하게, 본 명세서에서 이용되는 "다른 실시예에서"라는 문구는 반드시 상이한 실시예를 언급하지는 않지만, 그러할 수도 있다. 본 명세서에 기술되는 바와 같이, 본 명세서의 다양한 실시예들은 본 명세서의 범위 또는 사상을 벗어나지 않고 손쉽게 결합될 수 있다.
본 명세서의 일 양태에 따르면, 인버터들, 컨버터들, 증폭기들, 모터 드라이버들 등을 포함하는 다양한 장치들에 대해 이용될 수 있는 새로운 전력 컨버터 설계 및 시스템이 제공된다. 일반적으로, 이 시스템은, 실질적으로 신호의 주파수보다 높은 기본 주파수 또는 고주파수 신호로 2개의 실질적으로 유사한(바람직하게는 동일한) 주기적 교번 신호들 상에서 별개로 변조되는 소스로부터의 신호를 수신함으로써 동작한다. 따라서, 고주파수 신호들 각각은 반송파의 역할을 한다. 이들 반송파 신호들의 위상들은 2차측에서의 출력 양단의 이득의 일부를 제공하기 위해서 서로에 대하여 시프트될 수 있다(예를 들어, 1° 내지 89°). 추가적으로 후술되는 바와 같이, 전체 회로 출력은 이들 신호들 사이의 위상차에 기초한다.
2개의 변조된 고주파수 신호들 각각은 실질적으로 제로 전압 및 제로 전류 스위칭에 필요한 전기적 조건들을 확립하는 1차측의 각각의 공진 회로에 공급된다. 그 다음, 신호들 각각은 각각의 변압기의 1차 권선에 공급된다. 변압기는 분리를 제공하며, 일부 구현들에서는 이득을 제공하기 위해서 또한 이용될 수 있다 (즉, 점증 또는 점감 변압기). 따라서, 2개의 변조된 고주파수 신호들은 2차 회로에 연결된다.
2차 회로 출력은 실질적으로 대칭적인데, 이는 2차 회로에서의 2개의 출력들이 완전 밸런싱된 차동 출력 신호를 위해 이용됨을 의미한다. 2차측에서의 다이오드들은, 전류가 각각의 변압기의 2차 권선의 양단으로부터 회로 출력을 향하여 순방향으로만 흐르도록 규정하여, 거의 전체 사이클 동안의 전류 흐름을 보장한다. 다이오드들은 포지티브 펄스 및 네거티브 펄스 모두를 포지티브 펄스들로 변환한다. 결과적으로, 2차 회로에서 반송파 주파수가 2배로 된다. 당업자에 의해 이해되는 바와 같이, 변압기들의 2차 출력 상에 이러한 정류기 스테이지를 생성하기 위해서, 다른 회로들이나 반도체 엘리먼트들 또는 이들 모두가 다이오드들을 대신하여 이용될 수 있다. (도 1a의 L5/C1 및 L10/C2와 같은) 2개의 저역 통과 필터 회로들은 출력 포트의 양측에 형성된다. 커패시턴스(C1 및 C2) 및 인덕턴스(L5 및 L10)의 값들은 예상 출력 신호의 주파수보다 (적어도 한 자릿수만큼 높지는 않더라도) 훨씬 높은 코너 주파수(이들 커패시터-인덕터 회로들의 저역 통과 필터 기능과 연관됨)를 제공하도록 선택된다. 또한, 이들 커패시터-인덕터 쌍들(L5/C1 및 L10/C2)은 회로 출력 양단에서 신호 소스(104)에 비례하는 전압들을 적분하는 역할을 한다. 저역 통과 필터들에서 이용되는 인덕터들(L5 및 L10)은 자기적으로는 매우 밀접하게 결합되지만, 전기적으로는 접속되지 않는다. 바람직하게는, 인덕터들(L5 및 L10)은 0.99 또는 그보다 더 나은 결합 팩터를 가지며, 동일한 물리 코어 둘레에 (바람직하게는 매우 단단하게) 감겨진다. 이들 인덕터들의 강력한 결합 및 토폴로지는 회로의 출력 양단에서의 양방향 전류 흐름을 실질적으로 불가능하게 하는 역할을 한다.
또한, 인덕터들(L5 및 L10)의 동작에 의해 확립되는 자기장은 고속 반도체 스위치들에서의 내부 바디 다이오드들의 턴온을 용이하게 한다. FET를 "오프"로부터 "온"으로 전이시키는 것에 내재하는 관성을 최소화함으로써, 반도체 스위치들의 하드 스위칭(hard switching) 및 관련 전력 손실이 실질적으로 회피될 수 있다. 이것은 특히 교차 지점들에서 전기 회로를 더 효율적이게 한다. 결과적으로, 도 1a의 M1 및 M2와 같은 반도체 스위치들은 실질적으로 제로-전압 스위칭 엘리먼트들로서 동작한다. 바람직하게는, 반도체 스위치들(M1 및 M2)은 nMOSFET과 같은 고속 스위치들이다. 그러나, 예를 들어 IGBT들에 추가의 다이오드들을 더하는 것과 같이, 원하는 속도로 동작할 수 있는 임의의 반도체 스위치를 이용하여 동일한 동작이 달성될 수 있다.
따라서, 이하의 논의로부터 명백해지는 바와 같이, 이러한 설계는 기존의 시스템들에 비하여 상당한 비용 및 공간 절약뿐만 아니라 상당한 효율 개선도 제공한다.
도 1a는 본 명세서에 따른 시스템(100)의 일 실시예를 제공한다. 본 실시예에서, 시스템(100)은 1차 및 2차 스테이지를 포함한다. 도 1a의 1차 스테이지에서, 시스템(100)은 DC 입력(102), 신호 소스(104), 위상 변조기(106), 2개의 전력 드라이버들(108 및 110), 2개의 공진기 회로들(112 및 116), 및 2개의 스위칭 변압기들(114 및 118)의 1차 코일을 갖는다.
도 1a의 2차 스테이지에서, 시스템(100)은 2개의 스위칭 변압기들(114 및 118) 각각의 2개의 2차 코일들(L3/L4) 및 2개의 2차 코일들(L8/L9)을 포함하며, 이러한 2차 코일들(L3/L4 및 L8/L9) 각각은 각각의 정류기 스테이지들과 저역 통과 필터들 사이의 전기적 접속부들인 제1 노드("노드 A") 또는 제3 노드("노드 B") 중 각자의 노드에 다이오드들을 통해 전기적으로 연결된 다음, 이산 인덕터-커패시터 쌍(즉, 인덕터-커패시터 쌍(L5/C1 및 L10/C2))에 의해 형성되는 저역 통과 필터들에 전기적으로 연결된다. 각각의 이산 인덕터-커패시터 쌍(L5/C1 및 L10/C2)에 대해 선택되는 공칭 값들은, 반송파들의 높은 기본 주파수보다 낮으며 바람직하게는 신호의 주파수보다는 훨씬 높은 차단 또는 코너 주파수를 각각의 저역 통과 필터에 제공한다. 이러한 저역 통과 필터들은, 소스(104)로부터의 신호들은 통과시키는 한편 반송파 신호들은 실질적으로 제거하기 위해서 고주파수 필터링을 제공한다. 일반적으로 말하면, 이러한 토폴로지 내의 커패시터들(C1 및 C2)은 단지 전류의 작은 리플만을 접지에 전도한다.
도 1a 내지 도 1c의 회로들에서, 바람직하게는 0.99보다 양호한 높은 결합 팩터를 달성하기 위해서, 인덕터들(L5 및 L10)은 바람직하게는 동일한 코어의 평행한 레그들 둘레에 단단하게 감겨진다. 이러한 설계의 경우, L5와 L10은 함께 도 1a의 2차 회로에서 실질적으로 완전한 에너지 흐름을 제공한다. 도 1b 및 도 1c에 도시된 바와 같이, 코어는 환상체 또는 E-코어일 수 있는데, E-코어 타입이 현재 선호되지만, 코어 형상에 제한되지는 않는다. 코어는 페라이트, 분말 철, 또는 전력 인덕터를 만들기 위한 임의의 다른 재료로 이루어질 수 있다. 바람직하게는, L5 및 L10의 인덕턴스는 실질적으로 동일하며, 20 마이크로헨리 내지 50 마이크로헨리의 범위 내에 있다.
상부 인덕터 L5와 상부 커패시터 C1 사이의 전기적 접속은 2개의 출력 단자들 중 첫번째 것인 제2 노드를 형성하고, 하부 인덕터 L10과 대응하는 하부 커패시터 C2 사이의 전기적 접속은 2개의 출력 단자들 중 두번째 것인 제4 노드를 형성한다. 회로의 차동 출력 신호는 이러한 2개의 출력 단자들 상으로 출력된다.
도 1a의 2차 스테이지는 (도면들에 도시된 바와 같이) 바람직하게는 고속 n형 MOSFET들인 반도체 스위치들(M1 및 M2)을 더 포함한다.
당업자에 의해 이해되는 바와 같이, 반도체 스위치들(M1 및 M2)은 또한 고속 IGBT들(및 본 명세서를 입수한 당업자에 의해 이해되는 바와 같은 추가의 다이오드들), 또는 고속 스위칭을 제공하는 임의의 다른 반도체 스위치를 이용하여 구현될 수 있다. 반도체 스위치들(M1 및 M2) 각각의 게이트들은 Rsmall 및 다이오드들을 통해 각각 2차 변압기 코일들(L3과 L4 또는 L8과 L9)의 마지막 턴(turn)에 접속된다.
트랜지스터들(M1 및 M2)은 동작 시에 노드 A 및 노드 B로부터 접지로의 양방향 고주파수 전류 흐름을 제공한다. 바람직한 실시예에서, R은 대략 100 KO인 한편, Rsmall은 대략 10 O이다. 트랜지스터(M1/M2) 회로는, 언제든지 트랜지스터(M1) 또는 트랜지스터(M2) 중 어느 하나가 전도 상태이지만 바람직하게는 이들 모두가 동시에 전도 상태로 되지 않도록 구성된다.
DC 입력은 배터리, 교류(AC)를 DC로 변환하는 하프브리지 또는 풀브리지 정류기(종종 AC/DC 컨버터라고도 지칭됨) 등과 같은 임의의 DC 소스에 의해 공급될 수 있다. DC 전압의 진폭은 시스템(100)에 대한 의도된 애플리케이션에 기초하는 설계 선택 사항일 수 있지만, 일반적으로 DC 전압은 대략 수백 볼트일 수 있다고 고려된다.
신호 소스 입력(104)에서의 신호 입력은 또한 시스템(100)이 이용되고 있는 애플리케이션에 따라 임의의 타입의 신호일 수 있다.
예를 들어, 시스템(100)이 DC-AC 인버터의 일부로서 이용되어야 하는 실시예에서, 신호 소스는 정현파 생성기에 의해 생성될 수 있다. 한편, 시스템(100)이 전력 증폭기의 일부로서 이용되어야 하는 실시예에서, 신호 소스는 시스템(100)에 의해 증폭될 오디오 신호(일반적으로는 4020 ㎐ 내지 20 ㎑의 범위인 것으로 간주됨)로 이루어질 수 있다. 물론, 다른 신호들도 시스템(100)과 함께 이용될 수 있지만, 그러한 신호들은 바람직하게는 반송파 신호들의 기본 주파수보다 적어도 한 자릿수만큼 낮은 기본 주파수를 가져야 한다.
위상 변조기(106)는 실질적으로 동일한 듀티 사이클 및 주파수를 갖는 교번하는 주기적 신호들(본 명세서에서, 반송파 신호들 또는 반송파들로도 지칭됨)을 생성하는데, 전력 드라이버 출력들(108a 및 110a)은 각각의 전력 드라이버의 하이(high) 출력 단자를 나타내며, 출력들(108b 및 110b)은 로우(low) 출력 단자를 각각 나타낸다. 각각의 전력 드라이버는 각각의 전력 드라이버(108, 110)에 의해 생성되는 신호의 최대 진폭 전압을 제어하기 위해서 이용될 수 있는 위상 변조기에 의해 구동된다. 하나의 바람직한 실시예에서, 각각의 전력 드라이버(108, 110)는 50% 듀티 사이클을 갖는 구형파를 생성하도록 위상 변조기(106)에 의해 구동된다. 위상 변조기(106)에 의해 생성되는 신호의 기본 주파수는 회로가 이용될 애플리케이션에 기초하며, 신호 소스의 주파수보다 적어도 한 자릿수만큼 큰 것이 바람직하다.
예를 들어, 신호 소스가 60㎐의 주파수를 갖는 실시예에서, 전력 드라이버들(108 및 110)에 의해 생성되는 신호들의 주파수는 적어도 600㎐이며, 바람직하게는 1㎑보다 큰 것이 바람직하다. 유사하게, 신호 소스가 가청 신호(20㎐ 내지 20㎑의 범위 내에 있는 것으로 일반적으로 이해됨)일 수 있는 실시예에서는, 위상 변조기(106)에 의해 생성되는 반송파 신호들의 주파수가 적어도 200㎑이며, 더 바람직하게는 400㎑와 1㎒ 사이인 것이 바람직하다.
위상 변조기(106)에 의해 출력되는 반송파 신호들에 대해 더 높은 주파수 범위를 이용하는 것은 다수의 이점을 제공한다. 첫번째로, 그것은 반송파 주파수와 신호 소스의 주파수 간에 충분한 분리를 제공하여, 전력 주파수 또는 반송파 주파수가 출력(120)에서 필터링되는 것을 가능하게 한다. 두번째로, 더 높은 반송파 주파수들은 더 작은 변압기들(114 및 118)의 사용을 허용하고, 그에 따라 시스템(100)의 비용, 중량 및 물리적 풋프린트를 더 감소시킨다.
구형파 드라이버들은 본 기술분야에 잘 알려져 있으며, 임의의 타입의 구형파 드라이버가 이용될 수 있다고 고려된다. 예를 들어, 각각의 전력 드라이버는 MOSFET들(또는 다른 전계 효과 트랜지스터들)을 이용하는 푸시 풀 회로, 풀브리지 회로, 하프브리지 회로 등일 수 있다. 또 다른 실시예에서, 각각의 위상 변조기(106)가 실질적으로 동일한 듀티 사이클 및 동일한 기본 주파수를 갖는 실질적으로 동일한 주기적 신호를 제공하는 한, 전력 드라이버들(108 및 110)은 또한 다른 타입의 주기적 신호들(구형파로 제한되지는 않음)을 생성하도록 구성될 수 있다.
위상 변조기(106)는 신호 소스(104)를 수신하고, 제1 반송파 신호 및 제2 반송파 신호를 생성하고, 반송파 신호들 사이의 상대 위상 및 위상 변조를 제어하도록 구성된다. 일 실시예에서, 위상 변조기(106)는 바람직하게는 미리 정해진 레이트로 신호 소스(104)를 샘플링하는 디지털 신호 프로세서(DSP)에 의해 형성되는 디지털 위상 변조기이다. 샘플링 레이트가 시스템 컴포넌트들 중 임의의 시스템 컴포넌트에서 이용되는 주파수들에 관련될 필요가 없으므로, 임의의 샘플링 레이트가 이용될 수 있으며, 입력 신호(104)의 더 낮은 왜곡을 달성하기 위해서 더 높은 샘플링 레이트가 바람직하다. 대안적인 실시예에서, 아날로그 위상 변조기가 대신에 이용될 수 있다. 도 1a의 실시예에서, 위상 변조기(106)는 또한 DC 신호로부터 전력이 제공되는 것으로서 도시되어 있지만, 별개의 전원이 또한 제공될 수 있다고 고려된다.
각각의 스위칭 변압기(114, 118)는 바람직하게는 각각의 전력 드라이버(108, 110)에 동작가능하게 접속된 1차 권선(L1, L6) 및 2차측의 순방향 바이어스된 정류기 스테이지에 동작가능하게 접속된 2차 권선(L3/L4, L8/L9)을 포함한다. 이러한 변압기들(114, 118)은 공급 전압으로부터의 회로 출력(120)의 전기적 분리를 제공하고, 출력(120)에서의 임의의 잠재적인 과전압 상황을 사실상 제거한다. 2개의 별개의 변압기들(114, 118)을 이용함으로써, 완전 밸런싱된 차동 출력이 회로에 의해 또한 달성된다. 당업자에 의해 잘 이해되는 바와 같이, 밸런싱된 출력이 바람직한데, 그 이유는 특히 밸런싱된 출력은 더 긴 케이블의 이용을 허용하는 한편, 외부 잡음에 대한 감응성(susceptibility)을 감소시키기 때문이다. 이것은 특히 오디오 애플리케이션들 및 긴 전력 전송 라인들에서 유리하다.
도 1a에서, 변압기들(114, 118)의 1차 권선 및 2차 권선은 동일한 수의 권선을 이용하는 것으로서 도시되어 있다. 그러나, 변압기들(114, 118)은 점증 변압기 또는 점감 변압기일 수 있다고 고려되며, 이 경우에 1차 권선 및 2차 권선은 상이한 수의 턴을 가질 것이다. 변압기들(114, 118)에서의 턴 수를 변경함으로써, 출력(120) 양단에서 원하는 전압 범위를 달성하며, 출력 임피던스를 원하는 대로 정합시키기 위해서, 출력(120)에서의 신호 이득의 양이 증가하거나 감소할 수 있다. 완전한 분리를 제공하기 위해서, 각각의 스위칭 변압기(114, 118)의 1차 권선 및 2차 권선은 3000V AC까지의 분리를 제공하기에 충분한 것으로 고려되는 최소 물리 거리만큼 분리되는 것이 또한 바람직하다. 일 실시예에서, 변압기들(114, 118)은 또한 페라이트 코어를 이용할 수 있지만, 에어 코어들을 포함하지만 이에 제한되지는 않는 다른 코어들도 이용될 수 있다. 또한, 잡음을 필터링하는데 도움을 주기 위해서 변압기들의 내부 스트레이(stray) 엘리먼트들이 이용될 수 있다고 고려된다.
시스템(100)의 동작은 다음과 같다. 위상 변조기(106)는, 서로에 대해 1° 내지 89°만큼 위상이 다르며 DC 전력 공급 장치에 기초하는 진폭을 갖는 2개의 실질적으로 유사한 교번 신호들을 생성한다. 1° 및 89°의 상대 위상차에서, 도 1a의 회로는 (변압기들에서 생성되는 임의의 이득을 제외하고) 최대 전압 이득을 초래할 것인 반면, 45°의 위상차는 회로 출력(120)에서 실제로 어떠한 출력 전압도 초래하지 않을 것이다. 이는, 출력이 2차측의 2개의 실질적으로 대칭인 회로들 중 각자의 회로의 전압을 각각 포함하는 2개의 노드들에 의해 형성된 밸런싱된 출력이기 때문이다. 이러한 방식으로, 2개의 노드들 사이의 전압 차동(voltage differential)은 위상 변조기(106)에 의해 생성되는 반송파의 주기적 사이클에서의 임의의 주어진 시간에 출력 전압(또는 신호)을 확립한다. 따라서, 1차측에서의 위상 변조기(106)에 의해 생성되는 반송파들 사이의 위상차가 45°인 경우, 도 1a의 2차측에서의 주파수 배증으로 인해, 집합적으로 회로 출력(120)을 형성하는 노드들 상의 신호들 사이에서 주기적 사이클 내의 어떠한 지점에서도 전압 차동이 없을 것이다. 따라서, 위상 변조기(106)에 공급되는 하나 이상의 제어 신호들(도시되지 않음)은 반송파들 사이의 상대 위상 시프트를 제어하며, 이는 다음에 위상 시프트에 비례하는 출력 단자들(120) 양단의 이득의 양상을 제어한다. 따라서, 위상 변조기(106)의 출력들 상에서 위상 시프트를 지속적으로 또는 주기적으로 조정함으로써, 신호 소스(104)에 비례하는 출력 신호가 생성될 수 있다. 또한, 출력 신호(120)의 전압 범위는, DC 입력 레벨을 변경함으로써, 또는 전술한 바와 같이 스위칭 변압기들(114 및 118)의 1차 권선 및 2차 권선 간의 권선비를 변경함으로써 조정될 수 있다. 또한, 위상 변조기(106)에 의해 신호 소스(104) 상에서 수신되는 임의의 신호는 신호 소스(104)에 대해 반송파들을 변조한다.
전술한 회로 설계는 효율적으로 외부 전원의 증폭을 제공하는 것, DC 신호를 AC 신호로 반전시키는 것, 모터를 구동하는 것 등을 위해 이용될 수 있다. 출력 신호의 이득을 제어하기 위해서 위상 시프팅을 이용하는 것은 또한 다수의 이점을 제공한다. 예를 들어, 그것은 시스템이 고도로 효율적인 전력 변환을 제공하는 것을 가능하게 한다. 그것은 또한 스위칭 트랜지스터들을 이용하는 많은 현재의 전력 증폭기 회로들에서 일반적인 교차 왜곡을 사실상 제거한다. 위상 변조기의 위상 시프트 범위를 제한함으로써 소프트 신호 클립핑 및 오디오 신호 이득 압축도 또한 달성될 수 있다. 가장 중요하게는, 본 명세서에서는, 모든 스위칭 장치들이 실질적으로 제로 전압 제로 전류 조건에서 작동하는데, 이것은 적어도 종래 기술의 클래스 D 증폭 구조들에서는 달성가능하지 않다.
도 2는 본 명세서의 회로 설계를 이용하는 싱글 스테이지 DC-AC 인버터(200)의 일 실시예를 도시한다. 인버터(200)는 위상 변조기(106), 2개의 전력 드라이버들(108, 110), 및 도 1a 내지 도 1c의 시스템(100)에 대하여 전술한 바와 유사한 방식으로 동작하는 2개의 스위칭 변압기들(114, 118)을 포함한다. 이러한 실시예에서, DC 입력은 외부 DC 전원으로부터 공급되어 EMC 필터(202)와 같은 필터를 통과하게 된다. 신호 소스는 정현파 생성기(204)에 의해 제공된다. 정현파 생성기(204)에 의해 출력되는 정현파의 주파수는 출력(120)에서 요구되는 AC 신호의 주파수에 기초하는 설계 선택 사항이다. 예를 들어, 비제한적인 예로서, 세계의 많은 곳에서의 소비자 장치들은 일반적으로 50㎐ AC 신호에서 동작한다. 그러한 경우들에, 정현파 생성기는 50㎐ 정현파를 생성하도록 구성될 수 있다. 이에 반해, 미국에서, 소비자 장치들은 일반적으로 60㎐ 신호에서 동작하도록 구성된다. 또 다른 실시예에서, 정현파 생성기는 형광등을 동작시키기 위해서 10-30㎐ 사이의 주파수들을 이용하도록 구성될 수 있다.
도 2의 실시예에 도시된 바와 같이, DC-AC 인버터는 본 명세서에 따른 하나 이상의 선택적 컴포넌트도 포함할 수 있다. 이들은 전류 감지 회로들(206, 208) 및 출력 에러 정정 회로(212)를 포함할 수 있다. 일 실시예에서, 전류 감지 회로들(206, 208)은 과전류 보호를 제공하기 위해서 위상 변조기(106)에 대한 피드백 루프를 제공하도록 각각의 전력 드라이버(108, 110)에 연결될 수 있다. 전류 감지 회로들의 다양한 구성들은 본 기술분야에 잘 알려져 있으며, 본 명세서에서 상세하게 기술되지 않을 것이다. 예를 들어, 전력 드라이버가 푸시 풀 MOSFET 구성인 실시예에서, 각각의 전류 감지 회로(206, 208)는 단일 저항기일 수 있다. 결과적으로, 매우 간단하고 비용 효율적인 전류 감지 회로를 이용하여 완전 과전류 보호가 달성될 수 있다. 물론, 전류 감지 회로는 당업자에 의해 이해되는 바와 같이 다른 타입의 전력 드라이버들을 위한 다른 컴포넌트들을 포함할 수 있다.
도 2의 실시예에서, 2차측은 설계 및 동작 면에서 도 1a와 관련하여 논의된 2차측과 동일하다. 그러나, 이러한 실시예에서는, 왜곡을 감소시키며 밸런스를 정정하기 위해서, 출력(120)으로부터 위상 변조기(106)로의 피드백 루프를 생성하도록 에러 정정 회로(212)가 제공될 수 있다.
도 3은 본 명세서에 따른 싱글 스테이지 전력 증폭기(300)의 일 실시예를 도시한다. 증폭기(300)는 위상 변조기(106), 2개의 전력 드라이버들(108, 110), 및 도 1a의 시스템(100)에 관하여 전술한 바와 유사한 방식으로 동작하는 2개의 스위칭 변압기들(114, 118)을 포함한다.
이러한 실시예에서, 증폭기(300)에 대한 DC 입력은 AC 입력을 DC 신호로 변환하는 입력 정류기(302)에 의해 제공되며, 그 다음에 역률 정정 회로(304)를 통과하게 된다. 본 기술분야에 잘 알려져 있는 임의의 타입의 역률 정정 회로가 이용될 수 있다. 예를 들어, 역률 정정 회로(304)는 자동 역률 정정 유닛(예를 들어, 네트워크의 역률을 측정하는 조절기에 의해 제어되는 컨택터들에 의해 스위칭되는 하나 이상의 커패시터들); 수동 역률 정정 유닛(예를 들어, 인덕터); 능동 역률 정정 유닛(예를 들어, 부스트 컨버터, 벅 컨버터 또는 벅-부스트 컨버터) 등을 포함할 수 있다.
도 3의 시스템에서, 신호 소스는 외부 오디오 소스로부터 제공되고, 오디오 입력 스테이지(306)를 통과하게 된다. 도시된 실시예에서, 오디오 입력 스테이지(306)는 연산 증폭기일 수 있지만, 임의의 다른 오디오 입력 스테이지(306)도 또한 이용될 수 있다. 외부 오디오 소스는 전력 증폭기(300)를 이용하여 증폭될 임의의 소스일 수 있다.
도시된 바와 같이, 증폭기(300)는 도 2에 대해 설명된 것과 유사한 방식으로 동작하는 선택적인 전류 감지 회로들(206 및 208), 및 출력 에러 정정 회로(212)를 더 포함할 수 있다. 또한, 도 3에 도시된 바와 같이, 출력 에러 정정 회로(212)는 또한 댐핑 컨트롤(310)에 연결될 수 있으며, 이 댐핑 컨트롤은 다음에 역률 정정 회로(304)에 연결된다. 댐핑 컨트롤(310)은 출력 에러 정정 회로(212)로부터 제공된 에러 신호를 이용하여 증폭기의 댐핑 팩터(damping factor)를 제어하는데, 이는 다음에 역률 정정 회로로부터 출력되는 전압을 조정하기 위해서 이용될 수 있다. 역률 정정 회로가 출력하는 입력 전압을 출력(120)에서의 부하에 기초하여 제어함으로써, 출력(120)에서의 음질이 개선될 수 있다.
이하, 도 1a의 회로의 하나의 특정 구현의 다양한 노드들에서의 그리고 다양한 컴포넌트들을 통한 다양한 전압 및 전류 파형들(LTspice IV 모델링 소프트웨어에 의해 생성됨)을 도시하는 도 4, 도 5 및 도 6을 참조한다. 특히, 도 1a의 동작을 모델링하기 위해, (a) DC 입력 전압은 20V로 선택되었고; (b) 위상 변조기(106)에서 50% 듀티 사이클을 갖는 100㎑ 구형파 반송파 신호가 생성되었고; (c) 소스 신호는 60㎐ 정현파이고; (d) 전력 드라이버들(108, 110)은 상대적인 10° 위상차로 구동되었고; (e) 스위칭 변압기들(114, 118)은 1:1의 1차:2차 비율을 가지며; (f) 이산 컴포넌트들에는 다음의 값들이 할당되었다:
Figure pct00001
도 4에 도시된 바와 같이, 변수들의 이러한 조합은 실질적으로 동위상의 주기적 출력 전압 및 전류를 생성한다. 출력 전압은 입력 전압에 대해 거의 1:1의 비율을 갖는데, 그 이유는 변압기들(114, 118)이 단지 분리를 제공하였으며, 위상차가 매우 작았기 때문이다(즉, 10°). 출력 전류는 출력에서 출력 단자들의 양단에 4Ω 저항기(도시되지 않음)를 배치함으로써 모델링되었고, 이것은 SPICE에 따른 전류 파형을 초래하였다. 도 5는 인덕터(L6)를 통한 전류를 도시하는데, 이것은 제로-전압 크로싱들에 의해 야기되는 짧은 제로 전류 안정상태(plateaus)의 사소한 예외를 갖는 실질적 정현파이다. 이러한 모델링은, 전력 드라이버 스테이지가 실질적으로 제로 전압 및 제로 전류 스위칭 조건에서 동작함을 검증한다.
(축들의 라벨들에 표시된 바와 같은) 다양한 전압들이 도 6의 전압 대 시간 그래프에 도시되어 있다. 3개의 중간 파형들은 도시된 100㎑ 구형파, 두번째 파 뒤에 약 10° 위상 시프트된 구형파, 및 이러한 10° 시프트된 파의 역을 도시하며, 이들 각각은 위상 변조기(106)에 의해 생성될 것이다. 도 6의 최상부 그래프와 최하부 그래프를 비교함으로써, 10° 위상 시프트가 "노드 B"에서 보다 "노드 A"에서 더 넓은 전압 펄스를 초래하였음을 알 수 있다. 사실상, 이러한 전압 다이어그램들은 이러한 예시에서의 10° 위상 시프트를 실질적으로 반영하는 방식에서 상보적이다. 이러한 조건들 하에서, C1은 C2보다 높은 전위로 충전될 것이다.
전술한 시스템들은 전력 인버터, 컨버터, 증폭기 등을 이용하는 임의의 애플리케이션에서 이용될 수 있다. 그러나, 본 명세서는 효율 또는 에너지 보존이 주된 관심사인 애플리케이션들에 특히 적합하다. 예를 들어, 본 명세서는, 배터리에 의해 전력이 제공되는 차량들, 고성능 AC 전력 공급 장치들, 태양열 발전기들, 고성능 AC 전력 공급 장치들, 모터 제어 애플리케이션들, 우주 항공 기술들, 및 임의의 다른 에너지 절약 DC-AC 전력 변환 애플리케이션들에서의 DC-AC 변환에 이용될 수 있다고 고려된다. 본 명세서는 또한 오디오 전력 증폭기 애플리케이션들을 위해서 그리고 효율적인 차량 전력 증폭을 제공하기 위해서 이용될 수 있다.
전술한 시스템 및 방법의 추가적인 이점들 및 변경들을 당업자에게 손쉽게 일어날 것이다. 그러므로, 본 명세서는, 그것의 보다 광범위한 양태들에서, 위에서 제시되며 설명된 특정 상세들, 대표적인 시스템과 방법들 및 예시들에 제한되지는 않는다. 본 명세서의 범위 또는 사상으로부터 벗어나지 않고 본 명세서에 대한 다양한 변경들 및 변형들이 이루어질 수 있으며, 모든 이러한 변경들 및 변형들이 다음의 특허청구범위 및 그 등가물들의 범위 내에 있다면 본 명세서는 이들 변경들 및 변형들을 커버한다고 의도된다.

Claims (32)

  1. 소스 신호 - 상기 소스 신호는 소스 주파수를 가짐 - 에 비례하는 전력 출력을 제공하기 위한 장치로서,
    실질적으로 동일한 반송파 파형들, 반송파 주파수들 및 듀티 사이클들을 각각 갖는 제1 및 제2 반송파 신호들을 생성하도록 구성된 위상 변조기 - 상기 제1 및 제2 반송파 신호들은 상대 위상차를 갖고, 상기 위상 변조기는, 상기 소스 신호에 의해 상기 제1 및 제2 반송파 신호들을 변조하며, 제1 및 제2 변조된 반송파 신호들을 출력하도록 또한 구성됨 -;
    상부 변압기 및 하부 변압기 - 상기 상부 변압기는 상부 변압기 1차 권선 및 상부 변압기 2차 권선을 갖고, 상기 하부 변압기는 하부 변압기 1차 권선 및 하부 변압기 2차 권선을 갖고, 상기 상부 변압기 및 상기 하부 변압기는, 실질적으로 서로 전자기적으로 동일하며, 상기 장치의 1차 스테이지와 2차 스테이지 사이의 전기적 분리를 제공하도록 구성됨 -;
    상기 제1 변조된 반송파 신호에 의해 구동되며, DC 공급 장치로부터 전력을 인출하여, 전력 공급되는 변조된 반송파 신호를 상기 상부 변압기 1차 권선으로 출력하도록 구성된 상부 전력 드라이버 회로 - 상기 상부 전력 드라이버 회로는 상부 공진기 회로에 동작가능하게 연결되며, 상기 상부 전력 드라이버 회로는 실질적으로 제로-전압 제로-전류 스위칭 엘리먼트로서 동작하도록 구성됨 -;
    제2 변조된 반송파에 의해 구동되며, 상기 DC 공급 장치로부터 전력을 인출하여, 전력 공급되는 변조된 반송파 신호를 상기 하부 변압기 1차 권선으로 출력하도록 구성된 하부 전력 드라이버 회로 - 상기 하부 전력 드라이버 회로는 하부 공진기 회로에 동작가능하게 연결되며, 상기 하부 전력 드라이버 회로는 실질적으로 제로-전압 제로-전류 스위칭 엘리먼트로서 동작하도록 구성됨 -;
    상기 상부 변압기 2차 권선에 전기적으로 연결된 상부 2차 회로 - 상기 상부 2차 회로의 권선은, 소스 주파수보다는 높으며 상기 제1 및 제2 반송파 신호들보다는 낮은 코너 주파수를 갖는 상부 저역 통과 필터를 형성하기 위해서 상부 커패시터와 직렬로 연결된 상부 인덕터에 전기적으로 연결되는 상부 정류기 스테이지를 갖고, 상기 상부 저역 통과 필터는 상기 소스 신호에 비례하는 전압을 적분하도록 또한 구성되고, 상부 반도체 스위치는 상기 상부 인덕터와 상기 상부 정류기 스테이지 사이의 제1 노드 및 접지에 연결되며, 접지로의 고주파수 전류에 대한 리턴 경로를 제공하도록 구성되고, 상부 출력 엘리먼트는 상기 상부 인덕터와 상기 상부 커패시터 사이의 제2 노드에 연결됨 -;
    상기 하부 변압기 2차 권선에 연결된 하부 2차 회로 - 상기 하부 2차 회로는, 실질적으로 상기 소스 주파수보다는 높으며 상기 제1 및 제2 반송파 신호들의 주파수들보다는 낮은 코너 주파수를 갖도록 구성된 하부 저역 통과 필터를 형성하기 위해서 하부 커패시터와 직렬로 연결된 하부 인덕터에 연결되는 하부 정류기 스테이지를 포함하고, 상기 하부 저역 통과 필터는 상기 소스 신호에 비례하는 전압을 적분하도록 또한 구성되고, 하부 반도체 스위치는 상기 하부 인덕터와 상기 하부 정류기 스테이지 사이의 제3 노드에 연결되며, 접지로의 고주파수 전류에 대한 리턴 경로를 제공하도록 구성되고, 하부 출력 엘리먼트는 상기 하부 인덕터와 상기 하부 커패시터 사이의 제4 노드에 연결됨 -; 및
    완전 밸런싱된 차동 출력 신호(fully balanced differential output signal)가 생성되는 상기 상부 출력 엘리먼트 및 상기 하부 출력 엘리먼트에서의 출력 단자들
    을 포함하고,
    상기 상부 인덕터 및 상기 하부 인덕터는 서로 자기적으로 결합되도록 구성되고, 고속의 상기 상부 반도체 스위치 및 상기 하부 반도체 스위치가 실질적으로 제로-전압 제로-전류 스위칭 엘리먼트들로서 동작하게 구성되도록, 고속의 상기 상부 반도체 스위치 및 상기 하부 반도체 스위치는 상기 상부 인덕터 및 상기 하부 인덕터에 의해 생성되는 자기장 내에 물리적으로 배치되도록 구성되며, 고속의 상기 상부 반도체 스위치 및 상기 하부 반도체 스위치는, 상부 변압기 2차측 및 하부 변압기 2차측 중 각자의 2차측에서의 포지티브 전압의 증가에 의해 제어되는 경우에 실질적으로 상보적인 시간들에서 전도 상태가 되도록 구성되는 장치.
  2. 제1항에 있어서,
    상기 상부 변압기 및 상기 하부 변압기는 실질적으로 동일한 코일 권선비들(coil turn ratios)을 갖는 장치.
  3. 제1항에 있어서,
    상기 상부 변압기 및 상기 하부 변압기에 대한 코일 권선비들은 원하는 출력 전압 범위를 달성하도록 구성되는 장치.
  4. 제3항에 있어서,
    상기 출력은 완전 차동 출력으로서 구성되며, 상기 코일 권선비들은 완전 밸런싱된 차동 출력 상에 원하는 임피던스를 정합시키도록 또한 구성되는 장치.
  5. 제4항에 있어서,
    상기 상대 위상차는, 상기 완전 밸런싱된 차동 출력 상에 원하는 임피던스를 유지하면서 원하는 출력 전압 범위를 달성하도록 조정가능한 장치.
  6. 제1항에 있어서,
    상기 상부 변압기 및 상기 하부 변압기의 코일 권선비들은 완전 밸런싱된 차동 출력 상에 원하는 임피던스를 정합시키도록 구성되는 장치.
  7. 제1항에 있어서,
    상기 위상 변조기에 의해 생성되는 상기 제1 및 제2 반송파 신호들은 고정된 듀티 사이클을 갖는 장치.
  8. 제1항에 있어서,
    상기 소스 신호는 20㎑ 미만의 주파수들을 포함하는 데이터 신호이며, 상기 위상 변조기는 20㎑의 2 이상의 배수인 기본 주파수에서 동작하도록 구성되는 장치.
  9. 제1항에 있어서,
    상기 상부 인덕터 및 상기 하부 인덕터는 동일한 코어에 감겨지는 장치.
  10. 제9항에 있어서,
    상기 코어는 E-코어인 장치.
  11. 제9항에 있어서,
    상기 코어는 환상체인 장치.
  12. 제1항에 있어서,
    상부 전력 드라이버에 연결되고, 상기 상부 전력 드라이버의 전류 출력을 측정하며, 상기 위상 변조기에 피드백을 제공하여 과전류 보호를 제공하도록 구성된 상부 전류 감지 회로를 더 포함하는 장치.
  13. 제12항에 있어서,
    하부 전력 드라이버에 연결되고, 상기 하부 전력 드라이버의 전류 출력을 측정하며, 상기 위상 변조기에 피드백을 제공하여 과전류 보호를 제공하도록 구성된 하부 전류 감지 회로를 더 포함하는 장치.
  14. 제1항에 있어서,
    완전 밸런싱된 차동 출력과 상기 위상 변조기 사이에 연결되고, 왜곡을 감소시키며 밸런스를 정정하도록 구성된 에러 정정 회로를 더 포함하는 장치.
  15. 제14항에 있어서,
    역률 정정 회로, 및 상기 에러 정정 회로와 상기 역률 정정 회로 사이에 연결되며, 상기 역률 정정 회로에 의해 출력되는 DC 레일 전압을 조정하도록 구성된 댐핑 컨트롤을 더 포함하는 장치.
  16. 제1항에 있어서,
    상기 상부 정류기 스테이지 및 상기 하부 정류기 스테이지는, 상기 상부 2차 회로 및 상기 하부 2차 회로에서 발견되는 상기 제1 및 제2 반송파 신호들의 반송파 주파수들을 2배로 하도록 각각 구성되는 장치.
  17. 제16항에 있어서,
    상기 상부 정류기 스테이지 및 상기 하부 정류기 스테이지는 복수의 이산 다이오드들을 이용하여 형성되는 장치.
  18. 제17항에 있어서,
    상기 출력은, 서로 고도로 결합되는 상기 상부 및 하부 인덕터들과 고속의 상기 상부 및 하부 반도체 스위치들의 상호작용으로 인해 양방향 전류 흐름을 전도하도록 구성되는 장치.
  19. 제1 및 제2 1차 권선들, 및 제1 및 제2 2차 권선들을 갖는 제1 및 제2 변압기 회로들;
    소스 신호를 수신하고, 시프트될 수 있는 상대 위상차를 갖는 제1 및 제2 변조된 반송파 신호들을 출력하도록 구성된 입력을 갖는 위상 변조기 회로, 및 상기 제1 및 제2 변조된 반송파 신호들을 수신하도록 위상 변조기에 연결되며, 상기 제1 및 제2 변압기 회로들의 각각의 제1 및 제2 1차 권선들에 또한 연결된 제1 및 제2 공진기 회로들을 포함하는 1차 회로; 및
    제1 및 제2 변압기들의 각각의 제1 및 2차 권선들에 연결된 제1 및 제2 2차 회로들 - 상기 제1 및 제2 2차 회로들 각각은 정류기 스테이지, 및 커패시터 및 인덕터로 형성되고, 실질적으로 상기 소스 신호의 주파수보다는 높으며 상기 제1 및 제2 변조된 반송파 신호들의 주파수보다는 낮은 코너 주파수를 갖도록 구성된 저역 통과 필터를 포함하고, 상기 제1 및 제2 2차 회로들 각각은 접지로의 리턴 경로를 제공하도록 구성된 각각의 제1 및 제2 스위치들을 더 포함하고, 상기 제1 및 제2 2차 회로들의 각각의 저역 통과 필터의 인덕터들은 서로 자기적으로 결합되도록 구성되고, 상기 제1 및 제2 스위치들이, 실질적으로 상보적인 시간들에서 전류를 전도하며 저역 통과 필터들 상에 형성된 출력 단자들에서 완전 밸런싱된 차동 출력 신호를 생성하기 위해서 실질적으로 제로-전압 제로-전류 스위칭 엘리먼트들로서 동작하게 구성되도록, 상기 제1 및 제2 스위치들은 자기적으로 결합된 상기 인덕터들에 의해 생성되는 자기장 내에 물리적으로 배치되도록 구성됨 -
    을 포함하는 회로.
  20. 제19항에 있어서,
    상기 저역 통과 필터의 인덕터들은 공통 코어 둘레에 감겨지며, 적어도 0.99의 결합 팩터를 갖고, 상기 저역 통과 필터의 인덕터들에 의해 확립되는 자기장은 상기 제1 및 제2 스위치들의 내부 바디 다이오드의 턴온을 용이하게 하는 회로.
  21. 제20항에 있어서,
    상기 저역 통과 필터의 인덕터들은 상기 코어의 평행한 레그들 둘레에 감겨지며, 상기 저역 통과 필터의 인덕터들의 인덕턴스는 실질적으로 동일한 회로.
  22. 제19항에 있어서,
    상기 제1 및 제2 스위치들은, 상기 저역 통과 필터의 인덕터와 상기 제1 2차 회로의 정류기 스테이지 사이의 제1 노드로부터 접지로의, 그리고 상기 저역 통과 필터의 인덕터와 상기 제2 2차 회로의 정류기 스테이지 사이의 제2 노드로부터 접지로의 양방향 고주파수 전류 흐름을 각각 제공하도록 구성되는 회로.
  23. 제19항에 있어서,
    각각의 상기 제1 및 제2 변조된 반송파 신호들을 수신하기 위해서 상기 위상 변조기 회로에 연결되며, 각각의 제1 및 제2 변압기 회로들의 상기 제1 및 제2 1차 권선들에 연결된 각각의 출력들을 갖는 제1 및 제2 전력 드라이버 회로들을 더 포함하는 회로.
  24. 제19항에 있어서,
    위상 변조기는, 서로에 대해 1도 내지 89도만큼 위상이 다른 실질적으로 유사한 교번 신호들인 상기 제1 및 제2 변조된 반송파 신호들을 출력하도록 구성되고, 1도와 89도의 상대 위상차는 상기 완전 밸런싱된 차동 출력 신호에서의 최대 전압 이득을 초래하며, 45도의 상대 위상차는 상기 출력 신호에서 실질적으로 어떠한 출력 전압도 초래하지 않는 회로.
  25. 제19항에 있어서,
    상기 위상 변조기 회로에 연결된 출력을 갖는 소스 신호 생성기를 더 포함하며, 상기 소스 신호 생성기는 상기 소스 신호를 정현파 신호로서 생성하도록 구성되는 회로.
  26. 제25항에 있어서,
    상기 제1 및 제2 전력 드라이버 회로들에 각각 연결되어, 위상 변조기에 피드백 루프를 제공하는 제1 및 제2 감지 회로들을 더 포함하며, 상기 위상 변조기는, 제1 및 제2 전류 감지 회로들에 의해 제공되는 상기 피드백 루프에 응답하여 과전류 보호를 제공하도록 구성되는 회로.
  27. 제25항에 있어서,
    상기 차동 출력 신호를 입력으로서 수신하며, 피드백 루프를 제공하여 왜곡을 감소시키고 밸런스를 정정하기 위해서 상기 위상 변조기 회로에 연결된 출력을 갖는 출력 에러 정정 회로를 더 포함하는 회로.
  28. 제27항에 있어서,
    상기 에러 정정 회로의 출력에 연결되고, 상기 위상 변조기 회로 및 상기 제1 및 제2 전력 드라이버 회로들에 연결된 역률 정정 회로에 연결된 출력을 갖는 댐핑 제어 회로를 포함하고, 상기 댐핑 제어 회로는, 상기 에러 정정 회로로부터 에러 신호를 수신하며, 상기 역률 정정 회로의 출력에서의 전압을 조정하기 위한 댐핑 팩터를 제어하도록 구성되는 회로.
  29. 소스 신호 - 상기 소스 신호는 소스 주파수를 가짐- 에 비례하는 전력 출력을 제공하도록 구성된 회로
    를 포함하고,
    상기 전력 출력을 제공하는 회로는,
    상기 소스 신호를 수신하고, 제1 및 제2 전력 드라이버 회로들을 구동하기 위해서 제1 및 제2 변조된 반송파 신호들을 출력하도록 구성된 위상 변조기 - 상기 제1 및 제2 전력 드라이버 회로들은 각각의 제1 및 제2 변압기 회로들의 제1 및 제2 1차 권선들에 각각 연결됨 -;
    상기 각각의 제1 및 제2 변압기 회로들의 제1 및 제2 2차 권선들에 각각 연결된 제1 및 제2 정류기 스테이지들;
    각각의 상기 제1 및 제2 정류기 스테이지들에 연결된 제1 및 제2 저역 통과 필터들 - 상기 제1 및 제2 저역 통과 필터들 각각은 커패시터와 직렬로 연결된 인덕터를 갖고, 실질적으로 상기 소스 신호의 주파수보다는 높으며 상기 제1 및 제2 변조된 반송파 신호들의 주파수보다는 낮은 코너 주파수를 갖도록 구성됨 -; 및
    상기 제1 및 제2 저역 통과 필터들의 인덕터들과 각각의 상기 제1 및 제2 정류기 스테이지들 사이의 각각의 접합부들에 연결되어 접지로의 경로를 제공하는 제1 및 제2 스위치들 - 상기 스위치들은, 완전 밸런싱된 차동 출력 신호를 제공하기 위해서 상기 저역 통과 필터들 상의 출력 단자들에 상보적인 시간들에서 교대로 전류를 전도하도록 제1 및 제2 변압기들의 각각의 제1 및 제2 2차 권선들에 연결된 제어 단자들을 갖고, 상기 제1 및 제2 스위치들이 실질적으로 제로-전압 제로-전류 스위칭 엘리먼트들로서 동작하게 구성되도록, 상기 제1 및 제2 스위치들은 상기 제1 및 제2 저역 통과 필터들 내의 제1 및 제2 인덕터들에 의해 생성되는 자기장 내에 물리적으로 배치되도록 구성되며, 상기 위상 변조기 회로는, 상기 차동 출력 신호에서의 이득을 조정하도록 시프트될 수 있는 상기 제1 및 제2 변조된 반송파 신호들 간의 상대 위상차를 제공하도록 구성되는 시스템.
  30. 제29항에 있어서,
    상기 전력 출력을 제공하는 회로는, 상기 제1 및 제2 변압기 회로들의 각각의 상기 제1 및 제2 1차 권선들과 상기 위상 변조기 회로 사이에 연결되는 각각의 제1 및 제2 공진기 회로들에 직렬로 연결된 제1 및 제2 전력 드라이버 회로들을 포함하는 시스템.
  31. 제30항에 있어서,
    상기 제1 및 제2 저역 통과 필터들의 상기 제1 및 제2 인덕터들은 0.99 이상의 자기 결합 팩터를 획득하도록 동일한 코어 둘레에 감겨지는 시스템.
  32. 제29항에 있어서,
    상기 위상 변조기 회로는, 1도 내지 89도의 범위 내에 있도록 상기 제1 및 제2 변조된 반송파 신호들 간의 상대 위상차를 시프트하도록 구성되고, 상기 전력 출력을 제공하는 회로는, 상기 제1 및 제2 변조된 반송파 신호들 간의 상대 위상차가 1도 및 89도에 있는 경우에는, 상기 차동 출력 신호에서의 최대 이득을 획득하며, 상기 제1 및 제2 변조된 반송파 신호들 간의 상대 위상차가 45도에 있는 경우에는, 상기 차동 출력 신호에서 어떠한 전압도 출력하지 않도록 구성되는 시스템.
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