KR20130081533A - 불휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 좀더 자세하게는 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이를 제어하는 프로그램 컨트롤 로직을 포함하며, 상기 프로그램 컨트롤 로직은 상기 복수의 메모리 셀들 중 소거 상태의 데이터에 대응하는 제 1 메모리 셀의 문턱 전압이 상기 복수의 메모리 셀들 중 프로그램 상태의 데이터에 대응하는 제 2 메모리 셀의 문턱 전압보다 높도록, 상기 제 1 메모리 셀을 프로그램한다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 높은 신뢰성을 보장할 수 있다.

Description

불휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀더 자세하게는 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능이 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다. 플래시 메모리 장치의 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장한다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 상태들에 대응되는 문턱 전압을 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 상태들 중 어느 하나에 속하는 문턱 전압을 갖는다. 최근에는, 하나의 메모리 셀에 4-비트 데이터 또는 그 이상의 데이터를 저장하기 위한 다양한 기술들이 활발히 연구되고 있는 실정이다.
본 발명의 목적은 높은 신뢰성을 보장하는 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이를 제어하는 프로그램 컨트롤 로직을 포함하며, 상기 프로그램 컨트롤 로직은 상기 복수의 메모리 셀들 중 소거 상태의 데이터에 대응하는 제 1 메모리 셀의 문턱 전압이 상기 복수의 메모리 셀들 중 프로그램 상태의 데이터에 대응하는 제 2 메모리 셀의 문턱 전압보다 높도록, 상기 제 1 메모리 셀을 프로그램한다.
실시 예로써, 상기 프로그램 컨트롤 로직은 상기 복수의 메모리 셀들 중 상기 소거 상태의 데이터에 대응하는 제 3 메모리 셀에 대하여는 프로그램 동작을 수행하지 않는다.
실시 예로써, 상기 제 3 메모리 셀은 적어도 하나의 비 공격 셀과 인접한다.
실시 예로써, 상기 제 1 메모리 셀은 복수의 공격 셀들과 인접한다.
실시 예로써, 상기 복수의 메모리 셀들은 각각 2 비트의 데이터를 저장하며, 서로 다른 문턱 전압에 대응하는 5개의 상태들 중 어느 하나의 상태에 속한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은 제 1 소거 상태에 속하는 메모리 셀들 중 제 1 메모리 셀을, 상기 제 1 소거 상태의 문턱 전압보다 높은 제 1 프로그램 상태로 프로그램하는 단계; 상기 제 1 소거 상태에 속하는 메모리 셀들 중 소거 상태의 데이터에 대응하는 제 2 메모리 셀을, 상기 제 1 프로그램 상태의 문턱 전압보다 높은 제 2 소거 상태로 프로그램하는 단계를 포함한다.
실시 예로써, 상기 제 1 소거 상태에 속하는 메모리 셀들 중 제 3 메모리 셀을, 상기 제 1 프로그램 상태의 문턱 전압보다 높은 쉐도우 프로그램 상태로 프로그램하는 단계를 더 포함한다.
실시 예로써, 상기 제 2 소거 상태로 프로그램하는 단계는 상기 제 2 메모리 셀을 상기 쉐도우 프로그램 상태와 동일한 검증 전압을 갖는 쉐도우 소거 상태로 프로그램하는 단계; 및 상기 제 2 메모리 셀을 상기 쉐도우 소거 상태에서 상기 제 2 소거 상태로 프로그램하는 단계를 포함한다.
실시 예로써, 상기 제 3 메모리 셀을 상기 쉐도우 프로그램 상태에서 상기 제 2 소거 상태와 동일한 검증 전압을 갖는 프라임 쉐도우 프로그램 상태로 프로그램하는 단계를 더 포함한다.
실시 예로써, 상기 제 3 메모리 셀을 상기 프라임 쉐도우 프로그램 상태에서 상기 제 2 소거 전압보다 높은 문턱 전압을 갖는 제 3 프로그램 상태로 프로그램하는 단계를 더 포함한다.
실시 예로써, 상기 제 2 소거 상태로 프로그램하는 단계는 상기 소거 상태의 데이터에 대응하는 메모리 셀들 중 복수의 공격 셀들에 인접한 셀에 대하여 선택적으로 수행된다.
실시 예로써, 상기 제 3 메모리 셀을 상기 쉐도우 프로그램 상태에서 상기 제 2 소거 상태보다 높은 문턱 전압을 갖는 제 2 프로그램 상태로 프로그램하는 단계를 더 포함하며, 상기 제 3 메모리 셀을 상기 제 2 프로그램 상태로 프로그램하는 단계가 수행된 후에, 상기 제 2 메모리 셀을 상기 제 2 소거 상태로 프로그램하는 단계가 수행된다.
실시 예로써, 상기 제 3 메모리 셀을 상기 쉐도우 프로그램 상태에서 상기 제 2 소거 상태보다 높은 문턱 전압을 갖는 제 2 프로그램 상태로 프로그램하는 단계를 더 포함하며, 상기 제 3 메모리 셀을 상기 제 2 프로그램 상태로 프로그램하는 단계가 수행된 후에, 상기 제 1 메모리 셀을 상기 제 1 프로그램 상태로 프로그램하는 단계가 수행된다.
실시 예로써, 상기 제 1 메모리 셀을 상기 제 1 프로그램 상태로 프로그램하는 단계는 상기 제 1 메모리 셀을 상기 제 1 소거 상태에서 상기 제 1 소거 상태보다 높은 문턱 전압을 갖는 제 1 쉐도우 프로그램 상태로 프로그램하는 단게; 및 상기 제 1 메모리 셀을 상기 제 1 쉐도우 프로그램 상태에서 상기 제 1 쉐도우 프로그램 상태의 검증 전압보다 높은 검증 전압을 갖는 상기 제 1 프로그램 상태로 프로그램하는 단계를 포함한다.
실시 예로써, 상기 제 3 메모리 셀을 상기 쉐도우 프로그램 상태에서 상기 제 2 소거 상태보다 높은 문턱 전압을 갖는 제 2 프로그램 상태로 프로그램하는 단계를 더 포함하며, 상기 제 3 메모리 셀을 상기 제 2 프로그램 상태로 프로그램하는 단계가 수행된 후에, 상기 제 1 메모리 셀을 상기 제 1 프로그램 상태로 프로그램하는 단계가 수행되고, 상기 제 1 메모리 셀을 상기 제 1 프로그램 상태로 프로그램하는 단계가 수행된 후에, 상기 제 2 메모리 셀을 상기 제 2 소거 상태로 프로그램하는 단계가 수행된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 높은 신뢰성을 보장할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 셀 어레이의 일 실시 예를 좀더 자세히 보여주는 도면이다.
도 3은 일반적인 경우의 플래시 메모리의 문턱 전압 분포를 예시적으로 보여주는 도면이다.
도 4는 도 1의 불휘발성 메모리 장치의 프로그램 동작을 예시적으로 보여주는 도면이다.
도 5는 도 4에서 설명된 불휘발성 메모리 장치의 동작의 일 실시 예를 보여주는 순서도이다.
도 6 및 도 7은 본 발명의 일 실시 예에 따른 소거 상태의 메모리 셀 및 인접한 메모리 셀들의 배치를 보여주는 도면이다.
도 8은 도 1의 불휘발성 메모리 장치의 프로그램 동작의 일 실시 예를 보여주는 블록도이다.
도 9는 도 8에서 설명된 불휘발성 메모리 장치의 동작의 일 실시 예를 보여주는 순서도이다.
도 10은 도 6 내지 도 9에서 설명된 프로그램 동작에 의하여 프로그램된 메모리 셀들에 대한 읽기 동작을 설명하기 위한 도면이다.
도 11 및 도 12는 상위 비트 데이터 프로그램 동작에 따른 제 1 프로그램 상태에 대응하는 문턱 전압의 변화를 보여주는 도면이다.
도 13은 도 1의 불휘발성 메모리 장치의 프로그램 동작의 일 실시 예를 보여주는 블록도이다.
도 14는 도 13에서 설명된 불휘발성 메모리 장치의 동작의 일 실시 예를 보여주는 순서도이다.
도 15는 도 1의 불휘발성 메모리 장치의 프로그램 동작의 일 실시 예를 보여주는 블록도이다.
도 16은 도 15에서 설명된 불휘발성 메모리 장치(100, 도 1 참조)의 동작의 일 실시 예를 보여주는 순서도이다.
도 17은 도 1의 불휘발성 메모리 장치의 프로그램 동작의 일 실시 예를 보여주는 블록도이다.
도 18은 도 17에서 설명된 불휘발성 메모리 장치의 동작의 일 실시 예를 보여주는 순서도이다.
도 19 내지 도 22는 본 발명의 기술적 사상의 다양한 응용 예를 보여주는 도면들이다.
도 23은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 메모리 카드 시스템에 적용한 예를 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 솔리드 스테이트 드라이브(SSD) 시스템에 적용한 예를 보여주는 블록도이다.
도 25는 도 24에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 26은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.
도 27은 본 발명에 사용되는 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 28은 도 27에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 29는 도 28에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
이하, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예들이 첨부된 도면을 참조하여 설명될 것이다.
또한, 이하에서는, 불휘발성 메모리 장치로서 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 산포(Distribution)의 의미는 특정 단위(페이지, 블록, 칩)의 메모리 셀들에서 문턱 전압에 대응하는 메모리 셀들의 수를 의미한다. 본 발명의 기술적 특징을 설명하기 위하여 선택된 메모리 셀들에 대한 인접 셀(Adjacent Cell)이란 용어가 사용될 것이다. 인접 셀은 선택된 메모리 셀의 인접한 워드 라인에 연결되는 메모리 셀들 또는 선택된 메모리 셀의 인접한 비트 라인에 연결되는 메모리 셀들을 의미한다.
Ⅰ. 소거 상태의 문턱 전압이 프로그램 상태의 문턱 전압보다 높은 불휘발성 메모리 장치.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1의 불휘발성 메모리 장치(100)는 소거 상태의 문턱 전압이 프로그램 상태의 문턱 전압보다 높게 설정되도록, 소거 상태의 메모리 셀들을 프로그램한다. 따라서, 소거 상태의 메모리 셀들의 문턱 전압의 증가에 따른 읽기 실패(read fail)가 방지될 수 있다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 어드레스 디코더(120), 데이터 입출력 회로(130), 프로그램 컨트롤 로직(140), 그리고 전압 발생기(150)를 포함한다.
셀 어레이(110)는 비트 라인 및 워드 라인에 연결되는 메모리 셀들을 포함한다. 하나의 메모리 셀에는 한 비트의 데이터가 저장될 수 있으며, 이는 싱글 레벨 셀(SLC, Single Level Cell)이라 칭해질 수 있다. 하나의 메모리 셀에는 두 비트 또는 그 이상의 비트의 데이터가 저장될 수 있으며, 이는 멀티 레벨 셀(MLC, Multi Level Cell)이라 칭해질 수 있다. 특히, 멀티 레벨 셀은, 제한된 문턱 전압 윈도우(Threshold voltage window) 내에서 저장되는 비트 수에 대응하는 문턱 전압 상태 수를 포함하기 위하여 조밀하게 프로그램되어야 한다. 따라서, 멀티 레벨 셀의 경우, 셀들 간의 간섭으로 인하여 데이터의 신뢰성이 하락할 수 있다.
어드레스 디코더(120)는 어드레스 정보(Address Information)에 응답하여 워드 라인을 선택한다. 어드레스 디코더(120)는 전압 발생기(150)로부터 제공되는 각종 워드 라인 전압을 선택된 워드 라인들로 전달한다. 프로그램 동작시, 어드레스 디코더(120)는 선택 워드 라인(Selected WL)으로는 프로그램 전압(Vpgm; 약 15~20V)과 검증 전압(Vvfy)을 전달하고, 비선택 워드 라인(Unselected WL)으로는 패스 전압(Vpass)을 전달한다. 독출 동작 시, 어드레스 디코더(120)는 전압 발생기(160)로부터 제공되는 선택 읽기 전압(Vrd)을 선택된 워드 라인으로 전달하고, 비선택 읽기 전압(Vread, 약 5V)를 비선택 워드 라인으로 제공한다.
데이터 입출력 회로(130)는 비트 라인을 통하여 메모리 셀 어레이(110)에 연결된다. 데이터 입출력 회로(130)는 외부로부터 데이터(DATA)를 전달받고, 전달받은 데이터를 메모리 셀 어레이(110)에 저장한다. 또한, 데이터 입출력 회로(130)는 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 읽고, 읽은 데이터를 외부에 전달한다. 예시적으로, 데이터 입출력 회로(130)는 열 선택 게이트, 페이지 버퍼, 데이터 버퍼 등과 같은 잘 알려진 구성 요소들을 포함할 수 있다. 다른 예로써, 데이터 입출력 회로(130)는 열 선택 게이트, 쓰기 드라이버, 감지 증폭기, 데이터 버퍼 등과 같은 잘 알려진 구성 요소들을 포함할 것이다.
프로그램 컨트롤 로직(140)은 본 발명의 실시 예에 따른 프로그램 동작 절차에 따라, 불휘발성 메모리장치(100)의 전반적인 동작을 제어한다. 예를 들어, 프로그램 동작 시, 프로그램 컨트롤 로직(140)은 소거 상태의 문턱 전압이 프로그램 상태의 문턱 전압보다 높게 설정되도록, 소거 상태의 메모리 셀들을 프로그램할 것이다. 다른 예로, 프로그램 컨트롤 로직(140)은 소거 상태의 메모리 셀들 중 소정 메모리 셀들을 선택하고, 선택된 메모리 셀들의 문턱 전압이 프로그램 상태의 문턱 전압보다 높게 설정되도록, 선택된 메모리 셀들을 프로그램할 것이다.
전압 발생기(150)는 프로그램 컨트롤 로직(140)의 제어에 따라 직류 전압을 발생한다. 전압 발생기(150)는 제어 로직(150)의 제어에 응답하여 불휘발성 메모리 장치(100)의 프로그램을 위한 제반 직류 전압들을 제공한다.
도 2는 도 1의 셀 어레이(110)의 일 실시 예를 좀더 자세히 보여주는 도면이다. 설명의 편의상, 도 2의 셀 어레이(110)는 플래시 메모리 셀들을 사용하여 구현되는 것으로 가정된다. 도 2를 참조하면, 셀 어레이(110)는 복수의 스트링 선택 트랜지스터들(SST), 복수의 접지 선택 트랜지스터들(GST), 그리고 복수의 플래시 메모리 셀들(MCers, MCw1~MCw2, MCb1~MCb2, MCd1~MCd4)을 포함한다.
각 스트링 선택 트랜지스터(SST)의 게이트는 스트링 선택 라인(SSL)을 통하여 어드레스 디코더(120, 도 1 참조)에 연결되고, 각 스트링 선택 트랜지스터의 드래인은 비트 라인들(BL1~BLn) 중 대응하는 비트 라인을 통하여 데이터 입출력 회로(130, 도 1 참조)에 연결된다. 각 접지 선택 트랜지스터(GST)이 게이트는 접지 선택 라인(GSL)을 통하여 어드레스 디코더(120)에 연결된다.
복수의 플래시 메모리 셀은 워드 라인들(WL1~WLm) 중 대응하는 워드 라인을 통하여 어드레스 디코더(120)에 연결된다. 하나의 메모리 셀에 하나의 비트를 저장하는 방식인 싱글 레벨 셀(SLC) 방식에 있어서, 하나의 워드 라인에 연결된 플래시 메모리 셀들의 집합은 페이지(page)를 구성한다. 또한, 하나의 메모리 셀에 복수의 비트를 저장하는 방식인 멀티 레벨 셀(MLC) 방식에 있어서, 하나의 워드라인에 연결된 메모리 셀들의 집합은 복수의 페이지(page)들을 구성할 수 있다.
한편, 도 2의 셀 어레이(110)는 불휘발성 메모리 셀 중 플래시 메모리 셀로 구현되는 것으로 가정된다. 다만, 이는 예시적인 것으로 이해되어야하며, 도 2의 셀 어레이(110)는 다양한 불휘발성 메모리 소자에 의하여 구현가능하다. 예를 들어, 셀 어레이(110)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase RAM), 저항 메모리(Resistive RAM: RRAM 또는 Re-RAM), 나노퓨브 RAM(Nanottube RAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory) 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)를 이용하여 구현될 수 있다.
도 3은 일반적인 경우의 플래시 메모리의 문턱 전압 분포를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 하나의 메모리 셀에 2 비트의 데이터가 저장되는 멀티 레벨 셀(MLC)의 문턱 전압 분포가 예시적으로 도시되어 있다.
일반적으로, 데이터 '11'에 대응하는 소거 상태(E1)는 가장 낮은 문턱 전압 레벨을 갖는다. 그리고 데이터 '01'에 대응하는 프로그램 상태(P1), 데이터 '10'에 대응하는 프로그램 상태(P2) 및 데이터 '00'에 대응하는 프로그램 상태(P3)들로 각각의 2-비트 데이터와 프로그램 상태들이 배열될 수 있다. 여기서, 상태들(E1, P1, P2, P3) 각각에 대응하는 2-비트 데이터의 대응 관계는 예시에 지나지 않는다. 메모리 장치의 설계 방식에 따라 상태들(E1, P1, P2, P3)과 그에 대응하는 2-비트 데이터는 다양하게 변경될 수 있다. 또한, 설명의 편의를 위해서 2-비트 MLC를 예시적으로 도시되어 있으나, 3-비트, 4-비트 MLC에서도 본 발명과 동일한 기술적 특징이 적용될 수 있음은 자명하다.
메모리 셀의 문턱 전압은 인접한 메모리 셀의 프로그램 상태에 따라 영향을 받는다. 예를 들면, 프로그램 디스터브(Program distrubance)나 커플링 효과에 의하여 메모리 셀의 문턱 전압은 의도하지 않게 높아지거나 낮아질 수 있다. 특히, 소거 상태(E1)의 메모리 셀은 인접 메모리 셀의 프로그램 상태에 따라 문턱 전압이 급격하게 높아질 수 있다. 좀더 자세히 설명하면 다음과 같다.
최초 메모리 셀이 프로그램되면, 메모리 셀들의 문턱 전압 산포는 실선으로 도시된 산포들을 형성하게 될 것이다. 그러나, 인접 셀들의 프로그램에 따라 커플링 또는 프로그램 디스터브 현상에 의하여, 실선으로 도시된 산포들은 점선으로 도시된 산포들과 같이 시프트 될 수 있다. 특히, 소거 상태(E1)의 메모리 셀의 문턱 전압의 산포는 인접 셀의 프로그램 상태에 따라 급격하게 넓어질 수 있다.
도 2 및 도 3을 참조하여 좀더 자세히 설명하면, 소거 상태의 메모리 셀(MCers) 주위에는 워드 라인 방향의 인접 셀들(MCw1~MCw2), 비트 라인 방향의 인접 셀들(MCb1~MCb2), 그리고 대각 방향의 인접 셀들(MCd1~MCd4)이 배치된다.
인접 셀들이 프로그램되는 경우, 소거 상태의 메모리 셀(MCers)의 문턱 전압은 커플링 현상에 의하여 인접 셀들의 문턱 전압의 변화량에 비례하여 증가한다. 예를 들어, 워드 라인 방향의 인접 셀들(MCw1~MCw2)의 문턱 전압이 소정 레벨(△V) 증가하는 경우, 소거 상태의 메모리 셀(MCers)의 문턱 전압은 워드 라인 커플링에 의하여 증가한다. 다른 예로, 비트 라인 방향의 인접 셀들(MCb1~MCb2)의 문턱 전압 또는 대각 방향의 인접 셀들(MCd1~MCd4)의 문턱 전압 소정 레벨(△V) 증가하는 경우, 소거 상태의 메모리 셀(MCers)의 문턱 전압은 비트 라인 커플링 또는 대각 방향의 커플링에 의하여 증가한다.
이외에도, 소거 상태의 메모리 셀(MCers)의 문턱 전압은 프로그램 디스터브 현상에 의하여 증가한다. 따라서, 도 3에 도시된 바와 같이, 소거 상태(E1)의 문턱 전압의 산포는 급격하게 넓어질 수 있으며, 읽기 동작 시에 제 1 영역(R1)에 속하는 메모리 셀에 대한 읽기 실패가 발생할 수 있다.
이러한 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100, 도 1 참조)는 소거 상태의 문턱 전압이 프로그램 상태의 문턱 전압보다 높도록, 소거 상태의 메모리 셀들을 프로그램한다. 즉, 도 1의 불휘발성 메모리 장치(100)에서, 소거 상태의 문턱 전압은 프로그램 상태의 문턱 전압보다 높게 설정된다.
특히, 메모리 셀들이 멀티 레벨 셀로 사용되는 경우, 소거 상태의 문턱 전압은 복수의 프로그램 상태들의 문턱 전압들 중 적어도 하나의 프로그램 상태의 문턱 전압보다 높게 설정될 수 있다. 예를 들어, 도 3을 참조하면, 본 발명의 실시 예에 따른 소거 상태의 문턱 전압은 도 3의 제 1, 제 2, 제 3 프로그램 상태(P1, P2, P3)의 문턱 전압 중 적어도 하나의 문턱 전압보다 높게 설정될 수 있다.
이 경우, 소거 상태의 문턱 전압이 프로그램 상태의 문턱 전압보다 높기 때문에, 커플링에 의한 소거 상태의 메모리 셀들의 문턱 전압의 증가가 최소화될 수 있다. 또한, 소거 상태의 메모리 셀들을 프로그램하는 동작에 의하여, 프로그램된 소거 상태의 메모리 셀들의 산포가 좁게 형성될 수 있다. 이는 이하의 도 4를 참조하여 좀더 자세히 설명된다.
도 4는 도 1의 불휘발성 메모리 장치(100)의 프로그램 동작을 예시적으로 보여주는 도면이다. 도 4에서, 가로 축은 문턱 전압(Vth)을 나타내며, 세로 축은 메모리 셀들의 개수(# of cells)를 나타낸다. 설명의 편의상, 도 4에서는 2 비트의 멀티 레벨 셀(MLC)에 대한 프로그램 동작이 설명된다.
도 4를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 메모리 셀들이 각각 제 1 내지 제 3 프로그램 상태(P1, P2, P3) 또는 제 2 소거 상태(E2)에 대응하는 문턱 전압을 갖도록 프로그램 동작을 수행한다. 이 경우, 제 2 소거 상태(E2)의 문턱 전압은 제 1 프로그램 상태(P1)보다 높고 제 2 프로그램 상태(P2)보다 낮다.
자세히 설명하면, 먼저, 제 1 소거 상태(E1)의 메모리 셀들에 대한 하위 비트(LSB) 프로그램 동작이 수행된다. 즉, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3)로 프로그램될 메모리 셀들이 쉐도우 프로그램 상태(P0, shadow program state)로 프로그램된다. 쉐도우 프로그램 상태(P0)에 속하는 메모리 셀들은 상위 비트(MSB) 프로그램 동작 시에 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3)로 프로그램된다. 따라서, 하위 비트(LSB) 프로그램 동작은 제 1 쉐도우 프로그램 동작(1st shadow program operation)이라 칭해질 수 있다.
이 후, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 소거 상태(E2)로 프로그램될 메모리 셀들이 쉐도우 소거 상태(P0(E), shadow erase state)로 프로그램된다. 쉐도우 소거 상태(P0(E))에 속하는 메모리 셀들은 상위 비트(MSB) 프로그램 동작 시에 제 2 소거 상태(E2)로 프로그램된다. 따라서, 쉐도우 소거 상태(P0(E))로 프로그램하는 동작은 제 2 쉐도우 프로그램 동작(2nd shadow program operation)이라 칭해질 수 있다. 이 경우, 도 4에 도시되 바와 같이, 쉐도우 프로그램 상태(P0)와 쉐도우 소거 상태(P0(E))이 동일한 문턱 전압의 분포를 갖도록, 동일한 검증 전압 레벨이 사용될 수 있다.
제 1 및 제 2 쉐도우 프로그램 동작이 수행된 이 후, 상위 비트(MSB) 프로그램 동작이 수행된다. 구체적으로, 먼저, 제 1 소거 상태(E1)에 속하는 메모리 셀들이 제 1 프로그램 상태(P1)로 프로그램된다. 제 1 소거 상태(E)에 속하는 메모리 셀들이 제 1 프로그램 상태(P1)로 프로그램되는 동작은 제 1 검증 전압(Vvfy1)을 이용하여 수행되며, 제 1 상위 비트 프로그램 동작(1st MSB program operation)이라 칭해질 수 있다.
이 후, 쉐도우 프로그램 상태(P0) 및 쉐도우 소거 상태(P0(E))에 속하는 메모리 셀들을 각각 프라임 쉐도우 프로그램 상태(P0') 및 제 2 소거 상태(E2))로 프로그램하는 동작이 수행된다. 이러한 동작은 제 2 검증 전압(Vvfy2)을 이용하여 수행되며, 제 2 상위 비트 프로그램 동작(2nd MSB program operation)이라 칭해질 수 있다.
이 후, 프라임 쉐도우 프로그램 상태(P0')에 속하는 메모리 셀들을 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3)로 프로그램하는 동작이 각각 수행된다. 제 2 프로그램 상태(P2)로 프로그램하는 동작은 제 3 상위 비트 프로그램 동작(3rd MSB program operation)이라 칭해질 수 있으며, 제 3 프로그램 상태(P3)로 프로그램하는 동작은 제 4 상위 비트 프로그램 동작(4th MSB program operation)이라 칭해질 수 있다. 상술한 일련의 프로그램 절차에 의하여, 메모리 셀들은 각각 제 1 내지 제 3 프로그램 상태(P1~P3) 및 제 2 소거 상태(E2) 중 하나의 상태에 대응하는 문턱 전압을 갖도록 프로그램될 수 있다.
도 5는 도 4에서 설명된 불휘발성 메모리 장치(100, 도 1 참조)의 동작의 일 실시 예를 보여주는 순서도이다.
S110 단계에서, 하위 비트 프로그램 동작이 수행된다. 즉, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 및 제 3 프로그램 상태(P2, P3)로 프로그램될 메모리 셀들이 쉐도우 프로그램 상태(P0)로 프로그램된다.
S120 단계에서, 제 1 소거 상태(E1)에 속하는 메모리 셀들 중 제 2 소거 상태(E2)로 프로그램될 메모리 셀들이 쉐도우 소거 상태(P0(E))로 프로그램된다. 이 경우, 제 1 소거 상태(E1)에는 제 1 프로그램 상태(P1)로 프로그램될 셀들만이 존재한다. 또한, 제 1 소거 상태(E1)에는 데이터가 부여되지 않으므로(도 4 참조), 제 1 소거 상태(E1)는 허위 소거 상태(pseudo)라 칭해질 수 있다.
S130 단계에서, 제 1 소거 상태(E1)에 잔류하는 메모리 셀들을 제 1 프로그램 상태(P1)로 프로그램하는 제 1 상위 비트 프로그램 동작이 수행한다.
S140 단계에서, 쉐도우 프로그램 상태(P0)에 속하는 메모리 셀들 및 쉐도우 소거 상태(P0(E))에 속하는 메모리 셀들을 각각 프라임 쉐도우 프로그램 상태(P0') 및 제 2 소거 상태(E2)로 프로그램하는 동작이 수행된다. 이는 동일한 검증 전압을 사용하여 수행되며, 제 2 상위 비트 프로그램 동작이라 칭해진다.
S150 단계에서, 프라임 쉐도우 프로그램 상태(P0')에 속하는 메모리 셀들을 제 2 프로그램 상태(P2)로 프로그램하는 제 3 상위 비트 프로그램 동작이 수행되고, S160 단계에서, 프라임 쉐도우 프로그램 상태(P0')에 속하는 메모리 셀들을 제 3 프로그램 상태(P3)로 프로그램하는 제 4 상위 비트 프로그램 동작이 수행된다.
상술한 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100, 도 1 참조)는 메모리 셀들을 제 1 내지 제 3 프로그램 상태(P1~P3) 및 제 2 소거 상태(E) 중 어느 하나의 상태로 프로그램한다. 즉, 도 3의 일반적인 경우와 달리, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 소거 상태의 데이터 '11'에 대응하는 메모리 셀들에 대하여도 프로그램동작을 수행한다.
이 경우, 쉐도우 프로그램 상태(P0(E))에 속하는 셀들이 제 2 소거 상태(E2)로 프로그램되는 과정에서, 메모리 셀들의 분포가 좁아질 수 있다. 또한, 제 2 소거 상태(E2)에 대응하는 문턱 전압과 제 2 및 제 3 프로그램 상태(P2, P3)에 대응하는 문턱 전압의 크기가 작으므로, 커플링 현상에 의한 메모리 셀들의 산포 변화가 최소화될 수 있다.
한편, 상술한 설명은 예시적인 것으로 이해되어야 할 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 소거 상태의 데이터 '11'이 부여된 메모리 셀들 중 소정 메모리 셀들만이 제 1 소거 상태(E1)에서 제 2 소거 상태(E2)로 프로그램될 수 있다. 이하의 도 6 내지 도 10에서는 제 1 소거 상태(E1)의 메모리 셀들 중 선택된 메모리 셀들에 대하여만 제 2 쉐도우 프로그램을 수행하는 본 발명의 다른 실시 예가 설명될 것이다.
Ⅱ. 적어도 하나의 공격 셀에 인접한 소거 상태의 메모리 셀에 대하여는 제 2 쉐도우 프로그램 동작을 수행하지 않는 불휘발성 메모리 장치.
도 6 및 도 7은 본 발명의 일 실시 예에 따른 소거 상태의 메모리 셀 및 인접한 메모리 셀들의 배치를 보여주는 도면이다. 설명의 편의상, 도 6에서는 소거 상태의 메모리 셀(MCers)에 인접한 메모리 셀들이 모두 소거 상태(E)를 유지하고, 도 7에서는 소거 상태의 메모리 셀(MCers)에 인접한 메모리 셀들이 모두 프로그램 상태(P)로 프로그램된다고 가정된다. 여기서, 프로그램 상태(P)는 도 4의 제 1, 제 2, 제 3 프로그램 상태(P1, P2, P3) 중 어느 하나를 나타낸다.
도 6 및 도 7을 참조하면, 소거 상태의 메모리 셀(MCers)에 인접한 메모리 셀들은 공격 셀(Aggressor)과 비공격 셀(Non-aggressor)로 구분될 수 있다. 공격 셀( Aggressor )은 인접한 메모리 셀들에 상대적으로 큰 간섭(예를 들면, 커플링 또는 프로그램 디스터브 )을 제공하는 메모리 셀을 지칭한다. 예를 들어, 공격 셀은 소거 상태의 메모리 셀에 비트 라인( BL ) 방향으로 가장 인접한 메모리 셀로써, 프로그램 상태들 중 가장 높은 문턱 전압을 갖는 프로그램 상태로 프로그램되는 메모리 셀 일 수 있다. 다른 예로, 공격 셀은 소거 상태의 메모리 셀에 워드 라인( WL ) 방향으로 가장 인접한 메모리 셀로써, 프로그램 상태들 중 가장 높은 문턱 전압을 갖는 프로그램 상태로 프로그램되는 메모리 셀 일 수 있다.
비공격 셀은 공격 셀(Aggressor)에 비하여 간섭이 없거나 상대적으로 작은 간섭을 제공하는 메모리 셀들을 지칭한다. 공격 셀이나 비공격 셀들의 분류 기준은 메모리 장치의 동작 조건이나 프로그램 방법 및 순서, 환경의 변화, 사용자의 의도에 의해서 변경되거나 조정될 수 있다.
다시 도 6을 참조하면, 소거 상태의 메모리 셀(MCers)에 인접한 메모리 셀들은 모두 소거 상태(E)를 유지한다. 즉, 소거 상태의 메모리 셀(MCers)에 인접한 메모리 셀들은 모두 비공격 셀이며, 소거 상태의 메모리 셀(MCers)은 인접한 메모리 셀들에 의하여 상대적으로 작은 간섭을 받는다.
이에 반하여, 도 7을 참조하면, 소거 상태의 메모리 셀(MCers)에 인접한 메모리 셀들은 모두 소거 상태(E)를 유지한다. 즉, 소거 상태의 메모리 셀(MCers)에 인접한 메모리 셀들은 모두 공격 셀이며, 소거 상태의 메모리 셀(MCers)은 인접한 메모리 셀들에 의하여 상대적으로 큰 간섭을 받는다.
이 경우, 도 6의 소거 상태의 메모리 셀(MCers)은 인접 셀들에 의하여 작은 간섭을 받으므로, 소거 상태의 메모리 셀(MCers)의 문턱 전압의 변화는 작다. 따라서, 도 6의 소거 상태의 메모리 셀(MCers)은 제 1 소거 상태(E1, 도 4 참조)에서 제 2 소거 상태(E2, 도 4 참조)로 프로그램될 필요성이 작다.
이에 반하여, 도 7의 소거 상태의 메모리 셀(MCers)은 인접 셀들에 의하여 큰 간섭을 받으므로, 도 7의 소거 상태의 메모리 셀(MCers)의 문턱 전압의 변화는 매우 크다. 따라서, 도 7의 소거 상태의 메모리 셀(MCers)은 제 1 소거 상태(E1)에서 제 2 소거 상태(E2)로 프로그램될 필요성이 크다.
도 6 및 도 7을 참조하여 설명된 바와 같이, 소거 상태의 메모리 셀들(MCers)은 인접한 메모리 셀들의 프로그램 상태에 따라 각각 서로 다른 문턱 전압의 변화를 갖는다. 이러한 점을 고려하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 인접한 메모리 셀들의 상태에 따라 제 1 소거 상태(E1)의 메모리 셀들 중 선택된 메모리 셀에 대하여만 제 2 쉐도우 프로그램(도4 참조)를 수행한다. 이는 이하의 도 8을 참조하여 좀더 자세히 설명된다.
도 8은 도 1의 불휘발성 메모리 장치(100)의 프로그램 동작의 일 실시 예를 보여주는 블록도이다. 도 8에서 설명될 불휘발성 메모리 장치(100)의 프로그램 동작은 도 4에서 설명된 프로그램 동작과 유사하다. 따라서, 이하에서는 도 4의 프로그램 동작과의 차이점이 중점적으로 설명된다.
도 8을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 메모리 셀들이 각각 제 1 내지 제 3 프로그램 상태(P1, P2, P3) 또는 제 1 내지 제 2 소거 상태(E1~E2) 중 어느 하나의 상태에 대응하는 문턱 전압을 갖도록 프로그램 동작을 수행한다. 즉, 도 4의 제 1 소거 상태(E1)는 허위의 소거 상태(pesudo erase state)인데 반하여, 도 8의 제 1 소거 상태(E1)에는 제 2 소거 상태(E2)와 같이 '11'의 데이터가 부여된다.
좀 더 자세히 설명하면, 먼저, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3)로 프로그램될 메모리 셀들을 쉐도우 프로그램 상태(P0)로 프로그램하는 제 1 쉐도우 프로그램 동작이 수행된다.
이 후, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 소거 상태(E2)로 프로그램될 메모리 셀들을 쉐도우 소거 상태(P0(E))로 프로그램하는 제 2 쉐도우 프로그램 동작이 수행된다. 여기서, 제 2 쉐도우 프로그램 동작은 제 1 소거 상태(E1)의 메모리 셀들 중 소정 셀들에 대하여만 수행된다. 예를 들어, 제 2 쉐도우 프로그램 동작은 소거 상태의 데이터 '11'이 부여되며, 동시에 인접한 셀들이 모두 공격 셀들인 메모리 셀에 대하여만 수행될 수 있다.
이 후, 제 1 소거 상태(E1)에 속하는 메모리 셀들이 제 1 프로그램 상태(P1)로 프로그램된다. 즉, 제 1 소거 상태(E1) 속하는 메모리 셀들 중 데이터 '01'이 부여된 메모리 셀들이 제 1 프로그램 상태(P1)로 프로그램된다. 이 경우, 소거 상태의 데이터 '11'이 부여되며, 동시에 인접한 셀들 중 적어도 하나의 셀이 비공격 셀인 메모리 셀은 제 1 소거 상태(E1)를 유지한다.
이 후, 쉐도우 프로그램 상태(P0) 및 쉐도우 소거 상태(P0(E))에 속하는 메모리 셀들을 각각 프라임 쉐도우 프로그램 상태(P0') 및 제 2 소거 상태(E2))로 프로그램하는 동작이 수행된다. 이 후, 프라임 쉐도우 프로그램 상태(P0')에 속하는 메모리 셀들을 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3)로 프로그램하는 동작이 각각 수행된다.
도 9는 도 8에서 설명된 불휘발성 메모리 장치(100, 도 1 참조)의 동작의 일 실시 예를 보여주는 순서도이다.
S210 단계에서, 하위 비트 프로그램 동작이 수행된다. 즉, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 및 제 3 프로그램 상태(P2, P3)로 프로그램될 메모리 셀들이 쉐도우 프로그램 상태(P0)로 프로그램된다.
S220 단계에서, 제 1 소거 상태(E1)에 속하는 메모리 셀들 중 선택된 메모리 셀들이 쉐도우 소거 상태(P0(E))로 프로그램된다. 이 경우, 소거 상태의 데이터 '11'이 부여되며, 동시에 인접한 셀들이 모두 공격 셀들인 메모리 셀들이 쉐도우 소거 상태(P0(E))로 프로그램된다.
S230 단계에서, 제 1 소거 상태(E1)에 속하는 메모리 셀들 중 데이터 '01'이 부여된 메모리 셀들을 제 1 프로그램 상태(P1)로 프로그램하는 제 1 상위 비트 프로그램 동작이 수행한다.
S240 단계에서, 쉐도우 프로그램 상태(P0)에 속하는 메모리 셀들 및 쉐도우 소거 상태(P0(E))에 속하는 메모리 셀들을 각각 프라임 쉐도우 프로그램 상태(P0') 및 제 2 소거 상태(E2)로 프로그램하는 동작이 수행된다.
S250 단계에서, 프라임 쉐도우 프로그램 상태(P0')에 속하는 메모리 셀들을 제 2 프로그램 상태(P2)로 프로그램하는 제 3 상위 비트 프로그램 동작이 수행되고, S160 단계에서, 프라임 쉐도우 프로그램 상태(P0')에 속하는 메모리 셀들을 제 3 프로그램 상태(P3)로 프로그램하는 제 4 상위 비트 프로그램 동작이 수행된다.
도 6 내지 도 9를 참조하여 설명된 바와 같이, 본 발명의 실 시 예에 따른 불휘발성 메모리 장치(100)는 소거 상태의 데이터 '11'이 부여된 메모리 셀들 중 인접 셀들이 모두 공격 셀인 메모리 셀들에 대하여만 제 2 쉐도우 프로그램 동작을 수행할 수 있다. 이 경우, 소거 상태의 데이터 '11'이 부여된 메모리 셀들 중 적어도 하나의 인접 셀이 비공격 셀인 메모리 셀들에 대하여는 제 2 쉐도우 프로그램 동작이 수행되지 않기 때문에, 프로그램 동작이 소요되는 전체 시간이 감소될 수 있다.
한편, 상술한 설명은 예시적인 것으로 이해되어야 할 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 8 및 도 9에서, 소거 상태의 데이터 '11'이 부여된 메모리 셀들 중 적어도 하나의 인접 셀이 비공격 셀인 메모리 셀들에 대하여는 프로그램 동작이 수행되지 않는다. 다만 이는 예시적인 것으로 이해되어야 한다. 다른 예로, 소거 상태의 데이터 '11'이 부여된 메모리 셀들 중 적어도 하나의 인접 셀이 비공격 셀인 메모리 셀들은 제 1 프로그램 상태(P1)보다 낮은 문턱 전압을 갖도록 프로그램될 수 있다.
한편, 다시 도 8을 참조하면, 도 8의 2비트 멀티 레벨 셀의 문턱 전압은 5개의 상태들(E1~E2, P1~P3) 중 어느 하나의 상태에 대응한다. 즉, 일반적인 경우의 2비트 멀티 레벨 셀의 문턱 전압이 4 개의 상태들(E1, P1~P3, 도 3 참조) 중 어느 하나의 상태에 대응함에 비하여, 도 8의 2비트 멀티 레벨 셀의 문턱 전압은 5개의 상태들 중 어느 하나의 상태에 대응한다. 따라서, 도 6 내지 도 9에 설명된 불휘발성 메모리 장치(100)의 읽기 동작은 일반적인 경우에 비하여 다른 스킴을 필요로 한다.
도 10은 도 6 내지 도 9에서 설명된 프로그램 동작에 의하여 프로그램된 메모리 셀들에 대한 읽기 동작을 설명하기 위한 도면이다. 도 10에서, 가로 축은 문턱 전압을 나타내고, 세로 축은 메모리 셀들의 개수를 나타낸다.
도 10을 참조하면, 읽기 동작은 4개의 선택 읽기 전압(Vr1~Vr4)에 의하여 수행된다. 즉, 읽기 동작이 수행되는 경우, 전압 발생기(150, 도 1 참조)는 4개의 선택 읽기 전압(Vr1~Vr4)을 발생하고, 프로그램 컨트롤 로직(140, 도 1 참조)은 4개의 선택 읽기 전압(Vr1~Vr4)이 선택된 워드 라인에 제공되도록 제어한다.
읽기 동작이 수행되는 경우, 먼저, 제 1 선택 읽기 전압(Vr1)이 선택된 워드 라인에 제공된다. 이 경우, 제 1 선택 읽기 전압(Vr1)의 레벨은 제 2 소거 상태(E2)의 문턱 전압보다 높고, 제 2 프로그램 상태(P2)의 문턱 전압보다 낮다. 제 1 선택 읽기 전압(Vr1)이 선택 워드 라인에 제공됨으로써, 하위 비트 데이터(LSB)의 값이 '0'인지 또는 '1'인지의 여부가 판별될 수 있다.
하위 비트 데이터(LSB)의 값이 '0'으로 판별된 경우, 상위 비트 데이터(MSB)의 값이 '0'인지 또는 '1'인지의 여부는 선택된 워드 라인에 제 4 선택 읽기 전압(Vrd4)이 제공됨으로써 판별될 수 있다. 이 경우, 제 4 선택 읽기 전압(Vr4)의 레벨은 제 2 프로그램 상태(P2)의 문턱 전압보다 높고, 제 3 프로그램 상태(P3)의 문턱 전압보다 낮다.
하위 비트 데이터(LSB)의 값이 '1'로 판별된 경우, 선택된 워드 라인에 제 2 선택 읽기 전압(Vrd2)이 제공된다. 선택된 워드 라인에 제 2 선택 읽기 전압(Vrd2)이 제공됨으로써 메모리 셀이 제 2 소거 상태(E2)에 속하는 지의 여부가 판별될 수 있다. 이 경우, 제 2 선택 읽기 전압(Vr2)의 레벨은 제 1 프로그램 상태(P1)의 문턱 전압보다 높고, 소거 상태(E2)의 문턱 전압보다 낮다.
자세히 설명하면, 제 2 선택 읽기 전압(Vrd2)이 선택된 워드 라인에 제공되는 경우, 선택된 워드 라인에 연결된 메모리 셀들 중 턴 오프(turn off) 되는 메모리 셀은 제 2 소거 상태(E2)에 속하는 것으로 판별된다. 반면, 선택된 워드 라인에 연결된 메모리 셀들 중 턴 온(turn on)되는 메모리 셀은 제 1 소거 상태(E1) 또는 제 1 프로그램 상태(P1) 중 어느 하나의 상태에 속하는 것으로 판별된다.
이 후, 선택된 워드 라인에 제 3 선택 읽기 전압(Vrd3)이 제공된다. 선택된 워드 라인에 제 3 선택 읽기 전압(Vrd3)이 제공됨으로써 메모리 셀이 제 1 소거 상태(E1)에 속하는지 또는 제 1 프로그램 상태(P1)에 속하는지의 여부가 판별될 수 있다. 이 경우, 제 3 선택 읽기 전압(Vr3)의 레벨은 제 1 소거 상태(E1)의 문턱 전압보다 높고, 제 1 프로그램 상태(P1)의 문턱 전압보다 낮다.
도 10에서 설명된 바와 같이, 본 발명의 실시 예에 있어서, 2비트 멀티 레벨 셀의 문턱 전압은 5개의 상태들(E1~E2, P1~P3) 중 어느 하나의 상태에 대응한다. 이 경우, 이에 대한 읽기 동작은 4개의 선택 읽기 전압(Vr1~Vr4)에 의하여 수행될 수 있다.
Ⅲ. 제 2 소거 상태 또는 제 1 프로그램 상태의 산포를 개선하는 불휘발성 메모리 장치
도 11 및 도 12는 상위 비트 데이터(MSB) 프로그램 동작에 따른 제 1 프로그램 상태(P1)에 대응하는 문턱 전압의 변화를 보여주는 도면이다.
도 11을 참조하면, 제 1 프로그램 상태(P1)에 대응하는 문턱 전압은 제 2 내지 제 4 상위 비트 프로그램에 의하여 시프트 된다. 좀더 자세히 설명하면, 도 8을 참조하면, 제 1 상위 비트 프로그램 동작이 수행된 후, 제 2 내지 제 4 상위 비트 프로그램이 연속적으로 수행된다. 따라서, 제 1 프로그램 상태(P1)에 속하는 메모리 셀들은 인접 셀들과의 커플링 현상 또는 프로그램 디스터브 현상에 의하여 문턱 전압의 레벨이 향상될 수 있다. 따라서, 도 11에 도시된 바와 같이, 제 1 프로그램 상태(P1)의 문턱 전압이 상승할 수 있다. 이 경우, 도 12를 참조하면, 제 2 영역(R2)에 속하는 메모리 셀들에 대한 읽기 페일이 발생할 수 있다.
이러한 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 프로그램 동작 시 제 2 소거 상태(11) 또는 제 1 프로그램 상태(P1)의 산포를 개선하는 스킴을 사용할 수 있다. 이는 이하의 도 13 내지 도 18을 참조하여, 좀더 자세히 설명된다.
도 13은 도 1의 불휘발성 메모리 장치(100)의 프로그램 동작의 일 실시 예를 보여주는 블록도이다. 도 13에서 설명될 불휘발성 메모리 장치(100)의 프로그램 동작은 도 8에서 설명된 프로그램 동작과 유사하다. 따라서, 이하에서는 도 8의 프로그램 동작과의 차이점이 중점적으로 설명된다.
도 13의 프로그램 동작은 도 8의 프로그램 동작과 비교하여 제 2 상위 비트 프로그램 동작을 수행하지 않는다. 또한, 도 13의 프로그램 동작은 도 8의 프로그램 동작과 비교하여 제 5 상위 비트 프로그램 동작(5th MSB program operation)을 더 수행한다.
좀 더 자세히 설명하면, 먼저, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3)로 프로그램될 메모리 셀들을 쉐도우 프로그램 상태(P0)로 프로그램하는 제 1 쉐도우 프로그램 동작이 수행된다. 이 후, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 소거 상태(E2)로 프로그램될 메모리 셀들을 쉐도우 소거 상태(P0(E))로 프로그램하는 제 2 쉐도우 프로그램 동작이 수행된다. 이 후, 제 1 소거 상태(E1)에 속하는 메모리 셀들이 제 1 프로그램 상태(P1)로 프로그램된다.
한편, 도 13의 프로그램 동작은 도 8의 프로그램 동작과 달리, 쉐도우 프로그램 상태(P0) 및 쉐도우 소거 상태(P0(E))에 속하는 메모리 셀들을 각각 프라임 쉐도우 프로그램 상태(P0') 및 제 2 소거 상태(E2))로 프로그램하는 동작을 수행하지 않는다. 즉, 제 1 소거 상태(E1)에 속하는 메모리 셀들이 제 1 프로그램 상태(P1)로 프로그램된 후, 쉐도우 프로그램 상태(P0)에 속하는 메모리 셀들을 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3)로 프로그램하는 동작이 각각 수행된다.
또한, 도 13의 프로그램 동작은 도 8의 프로그램 동작과 달리, 제 4 상위 비트 프로그램 동작을 수행한 후에, 제 5 상위 비트 프로그램 동작(5th MSB program operation)을 더 포함한다. 여기서, 제 5 상위 비트 프로그램 동작은 쉐도우 소거 상태(P0(E))에 속하는 메모리 셀들을 제 2 소거 상태(E2)로 프로그램하는 동작을 의미한다. 최종적으로 제 2 소거 상태(E2)의 분포를 좁혀주는 제 5 상위 비트 프로그램 동작을 수행함으로써, 도 13의 제 2 소거 상태(E2)는 도 8의 제 2 소거 상태(E2)에 비하여 좁은 산포를 가질 수 있다.
도 14는 도 13에서 설명된 불휘발성 메모리 장치(100, 도 1 참조)의 동작의 일 실시 예를 보여주는 순서도이다.
S310 단계에서, 하위 비트 프로그램 동작이 수행된다. 즉, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 및 제 3 프로그램 상태(P2, P3)로 프로그램될 메모리 셀들이 쉐도우 프로그램 상태(P0)로 프로그램된다.
S320 단계에서, 제 1 소거 상태(E1)에 속하는 메모리 셀들 중 선택된 메모리 셀들이 쉐도우 소거 상태(P0(E))로 프로그램된다. 이 경우, 소거 상태의 데이터 '11'이 부여되며, 동시에 인접한 셀들이 모두 공격 셀들인 메모리 셀들이 쉐도우 소거 상태(P0(E))로 프로그램된다.
S330 단계에서, 제 1 소거 상태(E1)에 속하는 메모리 셀들 중 데이터 '01'이 부여된 메모리 셀들을 제 1 프로그램 상태(P1)로 프로그램하는 제 1 상위 비트 프로그램 동작이 수행한다.
S340 단계에서, 쉐도우 프로그램 상태(P0)에 속하는 메모리 셀들을 제 2 프로그램 상태(P2)로 프로그램하는 제 3 상위 비트 프로그램 동작이 수행되고, S350 단계에서, 쉐도우 프로그램 상태(P0)에 속하는 메모리 셀들을 제 3 프로그램 상태(P3)로 프로그램하는 제 4 상위 비트 프로그램 동작이 수행된다.
이 후, S360 단계에서, 쉐도우 소거 상태(P0(E))에 속하는 메모리 셀들을 소거 상태(E2)로 프로그램하는 제 5 상위 비트 프로그램 동작이 수행된다.
도 15는 도 1의 불휘발성 메모리 장치(100)의 프로그램 동작의 일 실시 예를 보여주는 블록도이다. 도 15에서 설명될 불휘발성 메모리 장치(100)의 프로그램 동작은 도 8에서 설명된 프로그램 동작과 유사하다. 따라서, 이하에서는 도 8의 프로그램 동작과의 차이점이 중점적으로 설명된다.
도 15의 프로그램 동작은 도 8의 프로그램 동작과 비교하여 제 1 상위 비트 프로그램 동작의 수행 시에, 검증 전압(Vvfy5)이 낮게 설정된다. 또한, 도 15의 프로그램 동작은 도 8의 프로그램 동작과 비교하여 제 1 쉐도우 프로그램 상태(P1(E))의 메모리 셀들을 제 1 프로그램 상태(P1)로 프로그램하는 제 5 상위 비트 프로그램 동작(5th MSB program operation)을 더 수행한다.
좀 더 자세히 설명하면, 먼저, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3)로 프로그램될 메모리 셀들을 쉐도우 프로그램 상태(P0)로 프로그램하는 제 1 쉐도우 프로그램 동작이 수행된다. 이 후, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 소거 상태(E2)로 프로그램될 메모리 셀들을 쉐도우 소거 상태(P0(E))로 프로그램하는 제 2 쉐도우 프로그램 동작이 수행된다.
이 후, 제 1 소거 상태(E1)에 속하는 메모리 셀들이 제 1 쉐도우 프로그램 상태(P1(E))로 프로그램된다. 여기서, 도 8의 프로그램 동작과 달리, 제 1 쉐도우 프로그램 상태(P1(E))에 대응하는 검증 전압(Vvfy5)의 레벨은 제 1 프로그램 상태(Vvfy1)에 해당하는 검증 전압(Vvfy1)의 레벨에 비하여 낮게 설정된다.
이 후, 쉐도우 프로그램 상태(P0) 및 쉐도우 소거 상태(P0(E))에 속하는 메모리 셀들을 각각 프라임 쉐도우 프로그램 상태(P0') 및 제 2 소거 상태(E2))로 프로그램된다. 이 후, 쉐도우 프로그램 상태(P0)에 속하는 메모리 셀들을 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3)로 프로그램하는 동작이 각각 수행된다.
이 후, 도 13의 프로그램 동작은 도 8의 프로그램 동작과 달리, 제 1 쉐도우 프로그램 상태(P1(E))에 속하는 메모리 셀들을 제 1 프로그램 상태(P1)로 프로그램하는 제 5 상위 비트 동작이 더 수행된다. 최종적으로 제 1 프로그램 상태(P1)의 분포를 좁혀주는 제 5 상위 비트 프로그램 동작을 수행함으로써, 도 15의 제 1 프로그램 상태(P1)는 도 8의 제 1 프로그램 상태(P1)에 비하여 좁은 산포를 가질 수 있다.
도 16은 도 15에서 설명된 불휘발성 메모리 장치(100, 도 1 참조)의 동작의 일 실시 예를 보여주는 순서도이다.
S410 단계에서, 하위 비트 프로그램 동작이 수행된다. 즉, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 및 제 3 프로그램 상태(P2, P3)로 프로그램될 메모리 셀들이 쉐도우 프로그램 상태(P0)로 프로그램된다. S420 단계에서, 제 1 소거 상태(E1)에 속하는 메모리 셀들 중 선택된 메모리 셀들이 쉐도우 소거 상태(P0(E))로 프로그램된다.
S430 단계에서, 제 1 소거 상태(E1)에 속하는 메모리 셀들 중 데이터 '01'이 부여된 메모리 셀들을 제 1 쉐도우 프로그램 상태(P1(E))로 프로그램하는 제 1 상위 비트 프로그램 동작이 수행한다. 이 경우, 제 1 쉐도우 프로그램 상태(P1(E))에 대응하는 검증 전압은 제 1 프로그램 상태(P1)에 대응하는 검증 전압에 비하여 낮게 설정된다.
S440 단계에서, 쉐도우 프로그램 상태(P0)에 속하는 메모리 셀들 및 쉐도우 소거 상태(P0(E))에 속하는 메모리 셀들을 각각 프라임 쉐도우 프로그램 상태(P0') 및 제 2 소거 상태(E2)로 프로그램하는 동작이 수행된다.
S450 단계에서, 프라임 쉐도우 프로그램 상태(P0')에 속하는 메모리 셀들을 제 2 프로그램 상태(P2)로 프로그램하는 제 3 상위 비트 프로그램 동작이 수행되고, S460 단계에서, 프라임 쉐도우 프로그램 상태(P0')에 속하는 메모리 셀들을 제 3 프로그램 상태(P3)로 프로그램하는 제 4 상위 비트 프로그램 동작이 수행된다. 이 후, S470 단계에서, 제 1 쉐도우 프로그램 상태(P1(E))에 속하는 메모리 셀들을 제 1 프로그램 상태(P1)로 프로그램하는 제 5 상위 비트 프로그램 동작이 수행된다.
도 17은 도 1의 불휘발성 메모리 장치(100)의 프로그램 동작의 일 실시 예를 보여주는 블록도이다. 도 17에서 설명될 불휘발성 메모리 장치(100)의 프로그램 동작은 도 8에서 설명된 프로그램 동작과 유사하다. 따라서, 이하에서는 도 8의 프로그램 동작과의 차이점이 중점적으로 설명된다.
도 17의 프로그램 동작은 도 8의 프로그램 동작과 비교하여, 제 2 상위 비트 프로그램 동작을 수행하지 않는다. 또한, 도 17의 프로그램 동작은 도 8의 프로그램 동작과 비교하여, 제 1 쉐도우 프로그램 상태(P1(E))의 메모리 셀들을 제 1 프로그램 상태(P1)로 프로그램하는 제 5 상위 비트 프로그램 동작 및 쉐도우 소거 상태(P0(E))의 메모리 셀들을 제 2 소거 상태(E2)로 프로그램하는 제 6 상위 비트 프로그램 동작을 더 수행한다.
즉, 최종적으로 제 1 프로그램 상태(P1)의 분포를 좁혀주는 제 5 상위 비트 프로그램 동작 및 제 2 소거 상태(E2)의 분포를 좁혀주는 제 6 상위 비트 프로그램 동작을 각각 수행함으로써, 도 17의 제 1 프로그램 상태(P1) 및 제 2 소거 상태(E2)는 도 8의 제 1 프로그램 상태(P1) 및 제 2 소거 상태(E2)에 비하여 좁은 산포를 가질 수 있다.
도 18은 도 17에서 설명된 불휘발성 메모리 장치(100, 도 1 참조)의 동작의 일 실시 예를 보여주는 순서도이다.
S510 단계에서, 하위 비트 프로그램 동작이 수행된다. 즉, 제 1 소거 상태(E1)의 메모리 셀들 중 제 2 및 제 3 프로그램 상태(P2, P3)로 프로그램될 메모리 셀들이 쉐도우 프로그램 상태(P0)로 프로그램된다. S520 단계에서, 제 1 소거 상태(E1)에 속하는 메모리 셀들 중 선택된 메모리 셀들이 쉐도우 소거 상태(P0(E))로 프로그램된다.
S530 단계에서, 제 1 소거 상태(E1)에 속하는 메모리 셀들 중 데이터 '01'이 부여된 메모리 셀들을 제 1 쉐도우 프로그램 상태(P1(E))로 프로그램하는 제 1 상위 비트 프로그램 동작이 수행한다. S540 단계에서, 쉐도우 프로그램 상태(P0)에 속하는 메모리 셀들을 제 2 프로그램 상태(P2)로 프로그램하는 제 3 상위 비트 프로그램 동작이 수행되고, S550 단계에서, 쉐도우 프로그램 상태(P0)에 속하는 메모리 셀들을 제 3 프로그램 상태(P3)로 프로그램하는 제 4 상위 비트 프로그램 동작이 수행된다.
이 후, S560 단계에서, 제 1 쉐도우 프로그램 상태(P1(E))에 속하는 메모리 셀들을 제 1 프로그램 상태(P1)로 프로그램하는 제 5 상위 비트 프로그램 동작이 수행되고, S570 단계에서, 쉐도우 프로그램 상태(P0(E))에 속하는 메모리 셀들을 제 2 소거 상태(E2)로 프로그램하는 제 6 상위 비트 프로그램 동작이 수행된다.
Ⅵ. 응용 예
도 19 내지 도 22는 본 발명의 기술적 사상의 다양한 응용 예를 보여주는 도면들이다.
도 1 내지 도 18에서는, 제 2 소거 상태(E2)의 문턱 전압이 제 1 프로그램 상태(P1)의 문턱 전압보다 높고, 제 2 프로그램 상태(P2)의 문턱 전압보다 낮다 다만, 이는 예시적인 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 19에 도시된 바와 같이, 제 2 소거 상태(E2)의 문턱 전압은 제 2 프로그램 상태(P2)의 문턱 전압보다 높고, 제 3 프로그램 상태(P3)보다 낮을 수 있다. 다른 예로, 도 20에 도시된 바와 같이, 제 2 소거 상태(E2)의 문턱 전압은 제 3 프로그램 상태(P3)의 문턱 전압보다 높을 수 있다.
또한, 도 1 내지 도 18에서는, 2 비트의 멀티 레벨 셀에 대한 프로그램 동작이 설명되었다. 다만, 이는 예시적인 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 20에 도시된 바와 같이, 본 발명의 기술적 사상은 3 비트의 멀티 레벨 셀에도 적용될 수 있으며, 3 비트 이상의 멀티 레벨 셀에도 적용될 수 있다. 이 경우, 도 21에 도시된 바와 같이, 제 2 소거 상태(E2)의 문턱 전압은 제 1 프로그램 상태(P1)의 문턱 전압보다 높고, 제 2 프로그램 상태(P2)의 문턱 전압보다 낮을 수 있다.
또한, 도 1 내지 도 18에서는, 2 비트의 멀티 레벨 셀에 대한 프로그램 동작이 설명되었다. 다만, 이는 예시적인 것이며, 셀 어레이(110)의 메모리 셀은 싱글 비트 셀(SLC)로도 사용될 수 있다. 이 경우, 프로그램 동작은 하위 비트 프로그램 동작(LSB program operation)으로 종료하며, 도 22와 같은 문턱 전압의 산포를 가진다. 이 경우, 읽기 동작이 수행되면, 선택 읽기 전압(Vr_LSB)의 레벨은 제 3 선택 읽기 전압(Vrd3)의 레벨보다 높고, 제 2 선택 읽기 전압(Vr2)의 레벨보다 낮게 설정된다.
Ⅴ. 적용 예들
도 23은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 메모리 카드 시스템에 적용한 예를 보여주는 블록도이다. 메모리 카드 시스템(1000)은 호스트(1100)와 메모리 카드(1200)를 포함한다. 호스트(1100)는 호스트 컨트롤러(1110), 호스트 접속 유닛(1120), 그리고 디램(1130)을 포함한다.
호스트(1100)는 메모리 카드(1200)에 데이터를 쓰거나, 메모리 카드(1200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(1110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(1100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(1120)을 통해 메모리 카드(1200)로 전송한다. 디램(1130)은 호스트(1100)의 메인 메모리이다.
메모리 카드(1200)는 카드 접속 유닛(1210), 카드 컨트롤러(1220), 그리고 플래시 메모리(1230)를 포함한다. 카드 컨트롤러(1220)는 카드 접속 유닛(1210)을 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(1230)에 저장한다. 플래시 메모리(1230)는 호스트(1100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(1100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 23에 도시된 메모리 카드 시스템(1000)은 호스트 컨트롤러(1110), 카드 컨트롤러(1220), 또는 플래시 메모리(1230) 내에 압축 데이터 관리 로직 및 압축기(도시되지 않음)를 포함할 수 있다. 앞에서 설명한 바와 같이, 본 발명은 소거 상태의 문턱 전압이 프로그램 상태의 문턱 전압보다 높게 설정되도록, 소거 상태의 메모리 셀들을 프로그램한다. 따라서, 소거 상태의 메모리 셀들의 문턱 전압의 증가에 따른 읽기 실패(read fail)가 방지될 수 있다.
도 24는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 솔리드 스테이트 드라이브(SSD) 시스템에 적용한 예를 보여주는 블록도이다. 도 24를 참조하면, SSD 시스템(2000)은 호스트(2100)와 SSD(2200)를 포함한다. 호스트(2100)는 호스트 인터페이스(4111), 호스트 컨트롤러(2120), 그리고 디램(2130)을 포함한다.
호스트(2100)는 SSD(2200)에 데이터를 쓰거나, SSD(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2120)는 커맨드, 어드레스, 제어 신호 등의 신호(SGL)를 호스트 인터페이스(4111)를 통해 SSD(2200)로 전송한다. 디램(2130)은 호스트(2100)의 메인 메모리이다.
SSD(2200)는 호스트 인터페이스(2211)를 통해 호스트(2100)와 신호(SGL)를 주고 받으며, 전원 커넥터(power connector, 6221)를 통해 전원을 입력받는다. SSD(2200)는 복수의 불휘발성 메모리(2201~220n), SSD 컨트롤러(2210), 그리고 보조 전원 장치(2220)를 포함할 수 있다. 여기에서, 복수의 불휘발성 메모리(2201~220n)는 낸드 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등으로 구현될 수 있다.
복수의 불휘발성 메모리(2201~220n)는 SSD(2200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리(2201~220n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(2210)는 호스트 인터페이스(2211)를 통해 호스트(2100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(2210)는 호스트(2100)의 커맨드에 따라 해당 불휘발성 메모리에 데이터를 쓰거나 해당 불휘발성 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(2210)의 내부 구성은 도 25를 참조하여 상세하게 설명된다.
보조 전원 장치(2220)는 전원 커넥터(6221)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2220)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(2220)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2220)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
도 25은 도 24에 도시된 SSD 컨트롤러(2210)의 구성을 예시적으로 보여주는 블록도이다. 도 25을 참조하면, SSD 컨트롤러(2210)는 NVM 인터페이스(2211), 호스트 인터페이스(2212), 마모도 제어 로직(2213), 제어 유닛(2214), 에스램(2215), 그리고 DRAM(6216)을 포함한다.
NVM 인터페이스(2211)는 호스트(2100)의 메인 메모리로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(2211)는 불휘발성 메모리(2201~220n)로부터 읽은 데이터를 호스트 인터페이스(2212)를 경유하여 호스트(2100)로 전달한다.
호스트 인터페이스(2212)는 호스트(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 호스트 인터페이스(2212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(2100)와 통신할 수 있다. 또한, 호스트 인터페이스(2212)는 호스트(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
압축 데이터 관리 로직(2213)은 불휘발성 메모리(2201~220n)에 저장된 데이터를 관리하며, 압축된 데이터의 모아 쓰기 동작을 지원한다. 제어 유닛(2214)은 호스트(2100)로부터 입력된 신호(SGL)를 분석하고 처리한다. 제어 유닛(2214)은 호스트 인터페이스(2212)나 NVM 인터페이스(2211)를 통해 호스트(2100)나 불휘발성 메모리(2201~220n)를 제어한다. 제어 유닛(2214)은 SSD(2200)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리(2201~220n)의 동작을 제어한다.
에스램(2215)은 불휘발성 메모리(2201~220n)의 효율적 관리를 위해 사용되는 소프트웨어(S/W)를 구동하는 데 사용될 수 있다. 또한, 에스램(2215)은 호스트(2100)의 메인 메모리로부터 입력받은 메타 데이터를 저장하거나, 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 에스램(2215)에 저장된 메타 데이터나 캐시 데이터는 보조 전원 장치(2220)를 이용하여 불휘발성 메모리(2201~220n)에 저장될 수 있다.
DRAM(6216)은 압축된 데이터를 임시로 저장하며, 압축된 데이터를 수집하는 공간을 제공한다. 또한, 앞에서 살펴본 바와 같이, DRAM(6216)의 일부 공간은 대기 영역(waiting region)으로 설정될 수도 있다.
다시 도 24를 참조하면, 본 발명의 실시 예에 따른 SSD 시스템(2000)은 소거 상태의 문턱 전압이 프로그램 상태의 문턱 전압보다 높게 설정되도록, 소거 상태의 메모리 셀들을 프로그램한다. 따라서, 소거 상태의 메모리 셀들의 문턱 전압의 증가에 따른 읽기 실패(read fail)가 방지될 수 있다.
도 26은 본 발명의 실시 예에 따른 메모리 시스템을 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(3000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 26을 참조하면, 전자 장치(3000)는 메모리 시스템(3100), 전원 장치(3200), 보조 전원 장치(3250), 중앙처리장치(3300), 디램(3400), 그리고 사용자 인터페이스(3500)를 포함한다. 메모리 시스템(3100)은 플래시 메모리(3110) 및 메모리 컨트롤러(3120)를 포함한다. 메모리 시스템(3100)은 전자 장치(3000)에 내장될 수 있다.
앞에서 설명한 바와 같이, 본 발명에 따른 전자 장치(3000)는 소거 상태의 문턱 전압이 프로그램 상태의 문턱 전압보다 높게 설정되도록, 소거 상태의 메모리 셀들을 프로그램한다. 따라서, 소거 상태의 메모리 셀들의 문턱 전압의 증가에 따른 읽기 실패(read fail)가 방지될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 2차원 구조를 갖는 플래시 메모리 뿐만 아니라, 3차원 구조를 갖는 플래시 메모리에도 적용될 수 있다.
도 27은 본 발명에 사용되는 플래시 메모리를 예시적으로 보여주는 블록도이다. 도 27을 참조하면, 플래시 메모리(4000)는 3차원 셀 어레이(4110), 데이터 입출력 회로(4120), 어드레스 디코더(4130), 그리고 제어 로직(4140)을 포함한다.
3차원 셀 어레이(4110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다. 각각의 메모리 블록은 플래시 메모리(2100)의 소거 단위를 이룬다.
데이터 입출력 회로(4120)는 복수의 비트 라인(BLs)을 통해 3차원 셀 어레이(4110)와 연결된다. 데이터 입출력 회로(4120)는 외부로부터 데이터(DATA)를 입력받거나, 3차원 셀 어레이(4110)로부터 읽은 데이터(DATA)를 외부로 출력한다. 어드레스 디코더(4130)는 복수의 워드 라인(WLs) 및 선택 라인(GSL, SSL)을 통해 3차원 셀 어레이(4110)와 연결된다. 어드레스 디코더(4130)는 어드레스(ADDR)를 입력받고 워드 라인을 선택한다.
제어 로직(4140)은 플래시 메모리(4000)의 프로그램, 읽기, 소거 등의 동작을 제어한다. 예를 들면, 제어 로직(4140)은 프로그램 동작 시에, 어드레스 디코더(4130)를 제어함으로 선택 워드 라인으로 프로그램 전압이 제공되도록 하고, 데이터 입출력 회로(4120)를 제어함으로 데이터가 프로그램되도록 할 수 있다.
도 28은 도 27에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 28을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 그리고 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 전하 저장막(charge storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 외곽 부분(O)은 채널 반도체로 구성될 수 있고, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
계속해서 도 28을 참조하면, 메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 28에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 29은 도 28에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 29를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL1~GSL3)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
계속해서 도 29을 참조하면, 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 접지 선택 라인(GSL1~GSL3) 및 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀(이하, 페이지라 함)을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 선택 라인(SSL1, GSL1)이 선택된다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
E1: 제 1 소거 상태
E2: 제 2 소거 상태
P1: 제 1 프로그램 상태
P2: 제 2 프로그램 상태
P3: 제 3 프로그램 상태
P4: 제 4 프로그램 상태
P0: 쉐도우 프로그램 상태
P0': 프라임 쉐도우 프로그램 상태
P0(E): 쉐도우 소거 상태
P1(E): 제1 쉐도우 프로그램 상태
LSB: 하위 비트
MSB: 상위 비트
Vvfy1~Vvfy5: 프로그램 검증 전압
Vrd1~Vrd4: 선택 읽기 전압
Vr_LSB: 싱글 레벨 셀의 선택 읽기 전압

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이를 제어하는 프로그램 컨트롤 로직을 포함하며,
    상기 프로그램 컨트롤 로직은
    상기 복수의 메모리 셀들 중 소거 상태의 데이터에 대응하는 제 1 메모리 셀의 문턱 전압이 상기 복수의 메모리 셀들 중 프로그램 상태의 데이터에 대응하는 제 2 메모리 셀의 문턱 전압보다 높도록, 상기 제 1 메모리 셀을 프로그램하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프로그램 컨트롤 로직은
    상기 복수의 메모리 셀들 중 상기 소거 상태의 데이터에 대응하는 제 3 메모리 셀에 대하여는 프로그램 동작을 수행하지 않거나 상기 제 2 메모리 셀의 문턱 전압보다 낮도록 프로그램 동작을 수행하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 3 메모리 셀은 적어도 하나의 비 공격 셀과 인접하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 메모리 셀은 복수의 공격 셀들과 인접하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 각각 2 비트의 데이터를 저장하며, 서로 다른 문턱 전압에 대응하는 5개의 상태들 중 어느 하나의 상태에 속하는 불휘발성 메모리 장치.
  6. 제 1 소거 상태에 속하는 메모리 셀들 중 제 1 메모리 셀을, 상기 제 1 소거 상태의 문턱 전압보다 높은 제 1 프로그램 상태로 프로그램하는 단계;
    상기 제 1 소거 상태에 속하는 메모리 셀들 중 소거 상태의 데이터에 대응하는 제 2 메모리 셀을, 상기 제 1 프로그램 상태의 문턱 전압보다 높은 제 2 소거 상태로 프로그램하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 제 1 소거 상태에 속하는 메모리 셀들 중 제 3 메모리 셀을, 상기 제 1 프로그램 상태의 문턱 전압보다 높은 쉐도우 프로그램 상태로 프로그램하는 단계를 더 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  8. 제 7 항에 있어서,
    상기 제 2 소거 상태로 프로그램하는 단계는
    상기 제 2 메모리 셀을 상기 쉐도우 프로그램 상태와 동일한 검증 전압을 갖는 쉐도우 소거 상태로 프로그램하는 단계; 및
    상기 제 2 메모리 셀을 상기 쉐도우 소거 상태에서 상기 제 2 소거 상태로 프로그램하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 제 3 메모리 셀을 상기 쉐도우 프로그램 상태에서 상기 제 2 소거 상태와 동일한 검증 전압을 갖는 프라임 쉐도우 프로그램 상태로 프로그램하는 단계를 더 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 제 3 메모리 셀을 상기 프라임 쉐도우 프로그램 상태에서 상기 제 2 소거 전압보다 높은 문턱 전압을 갖는 제 3 프로그램 상태로 프로그램하는 단계를 더 포함하는 불휘발성 메모리 장치의 프로그램 방법.
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