KR20130070529A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20130070529A
KR20130070529A KR1020120144339A KR20120144339A KR20130070529A KR 20130070529 A KR20130070529 A KR 20130070529A KR 1020120144339 A KR1020120144339 A KR 1020120144339A KR 20120144339 A KR20120144339 A KR 20120144339A KR 20130070529 A KR20130070529 A KR 20130070529A
Authority
KR
South Korea
Prior art keywords
semiconductor
semiconductor chip
thermosetting resin
resin layer
film
Prior art date
Application number
KR1020120144339A
Other languages
English (en)
Inventor
유사쿠 시미즈
신야 아키즈키
다카시 오다
에이지 도요다
다케시 마츠무라
Original Assignee
닛토덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛토덴코 가부시키가이샤 filed Critical 닛토덴코 가부시키가이샤
Publication of KR20130070529A publication Critical patent/KR20130070529A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Adhesive Tapes (AREA)

Abstract

[과제] 반도체 칩의 오염이 적고 생산 효율이 좋은 반도체 장치의 제조 방법을 제공하는 것.
[해결 수단] 반도체 칩을 구비하는 반도체 장치의 제조 방법으로서, 반도체 칩을 준비하는 공정 A와, 열경화형 수지층을 갖는 수지 시트를 준비하는 공정 B와, 열경화형 수지층 상에 복수의 반도체 칩을 배치하는 공정 C와, 복수의 반도체 칩 상에 커버 필름을 배치하고, 배치된 커버 필름을 통해 가해지는 압력에 의해, 복수의 반도체 칩을 열경화형 수지층에 매립하는 공정 D를 구비하고, 커버 필름의 물에 대한 접촉각이 90° 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치의 소형화나 배선의 미세화는 점점 더 진행되는 경향이 있어, 좁은 반도체 칩 영역(반도체 칩을 평면시로 투시한 경우에, 반도체 칩과 서로 겹치는 영역) 내에 보다 많은 I/O 패드나 비아를 배치해야 하며, 동시에 핀 밀도도 상승하고 있다. 또한 BGA(Ball Grid Array) 패키지에서는, 반도체 칩 영역 내에는 다수의 단자가 형성되어 있고, 다른 요소를 형성하기 위한 영역이 한정되어 있기 때문에, 반도체 패키지 기판 상에서 반도체 칩 영역의 외측까지 단자로부터 배선을 인출하는 방법이 채택되고 있다.
이와 같은 상황하에, 반도체 장치의 소형화나 배선의 미세화에 개별적으로 대응한다면, 제조 라인의 증설이나 제조 순서의 번잡화 등에 의해 생산 효율이 저하되어 버려, 저비용화 요구에도 응할 수 없게 된다.
이것에 대하여, 반도체 패키지 제작의 저비용화를 위해, 개편(個片)화된 복수의 칩을 지지체 상에 배치하고, 일괄적으로 수지 밀봉하여 패키지를 형성하는 방법도 제안되어 있다. 예컨대, 특허문헌 1에서는, 지지체 상에 형성된 감열성 접착제 상에 개편화한 복수의 칩을 배열하고, 칩과 감열성 접착제를 덮도록 플라스틱제의 공통 캐리어를 형성한 후, 가열에 의해 칩을 매립한 공통 캐리어와 감열성 접착제를 박리하는 방법이 취해지고 있다.
특허문헌 1 : 미국 특허 제7,202,107호
그러나, 특허문헌 1의 반도체 장치의 제조 방법에서는, 전술한 바와 같이 최종적으로는 감열성 접착제와 공통 캐리어를 박리할 필요가 있기 때문에, 공통 캐리어에 감열성 접착제의 잔여물이 남거나, 감열성 접착제의 아웃가스 성분이 공통 캐리어에 불순물로서 잔존하여, 그 세정에 시간을 요하거나 하여 생산 효율이 저하될 우려가 있다. 또, 특허문헌 1의 반도체 장치의 제조 방법에서는, 감열성 접착제는, 칩을 가고정하는 데 사용된 후에 최종적으로 박리되어 있어, 이러한 공정을 생략할 수 있다면 보다 생산성을 향상시킬 수 있는 등의 점에서 개선의 여지가 있었다.
따라서, 본 발명의 목적은, 반도체 칩의 오염이 적고 생산 효율이 좋은 반도체 장치의 제조 방법을 제공하는 것에 있다.
본원 발명자들은 하기의 구성을 채택함으로써, 상기 과제를 해결할 수 있는 것을 발견하여 본 발명을 완성하였다.
즉, 본 발명은, 반도체 칩을 구비하는 반도체 장치의 제조 방법으로서,
반도체 칩을 준비하는 공정 A와,
열경화형 수지층을 갖는 수지 시트를 준비하는 공정 B와,
상기 열경화형 수지층 상에 복수의 반도체 칩을 배치하는 공정 C와,
상기 복수의 반도체 칩 상에 커버 필름을 배치하고, 배치된 상기 커버 필름을 통해 가해지는 압력에 의해, 상기 복수의 반도체 칩을 상기 열경화형 수지층에 매립하는 공정 D를 구비하고,
상기 커버 필름의 물에 대한 접촉각이 90° 이하인 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 열경화형 수지층 상에 복수의 반도체 칩을 배치한 후(공정 C), 복수의 반도체 칩을 상기 열경화형 수지층에 매립한다(공정 D). 따라서, 상기 열경화형 수지층을, 반도체 칩을 밀봉하는 밀봉재로 할 수 있다. 또, 반도체 칩을 열경화형 수지층 상에 배치한 후, 상기 열경화형 수지층에 매립하기 때문에, 반도체 칩을 가고정하기 위한 시트를 필요로 하지 않는다. 또, 반도체 칩을 가고정하기 위한 시트를 박리하는 공정을 필요로 하지 않는다. 그 결과, 제조 공정의 간략화나, 제조 비용의 삭감을 도모할 수 있다. 또, 반도체 칩을 열경화형 수지층에 매립하기 때문에, 반도체 칩에 가고정용의 시트를 접착하고 박리할 필요가 없다. 그 결과, 반도체 칩의 오염을 억제할 수 있다.
또, 상기 매립하는 공정 D는, 상기 복수의 반도체 칩 상에 배치된 커버 필름을 통해 가해지는 압력에 의해, 상기 복수의 반도체 칩을 상기 열경화형 수지층에 매립하는 공정이며, 상기 커버 필름의 물에 대한 접촉각이 90° 이하이다. 일반적으로 소수성인 것일수록 표면 에너지가 작아 저마찰이 되고, 친수성인 것일수록 표면 에너지가 커 고마찰이 된다. 상기 구성에 의하면, 상기 커버 필름의 물에 대한 접촉각이 90° 이하이고, 친수성이 높기 때문에, 커버 필름과 반도체 칩 사이의 마찰력이 커져, 매립 공정 D에서 양자의 어긋남을 저감할 수 있다. 그 결과, 매립시의 반도체 칩의 위치 어긋남을 억제할 수 있다. 또한, 본 발명에서는, 커버 필름의 표면의 슬립성의 지표로서, 물에 대한 접촉각을 규정하고 있다.
또, 본 발명은, 반도체 칩을 구비하는 반도체 장치의 제조 방법으로서,
반도체 칩을 준비하는 공정 A와,
열경화형 수지층을 갖는 수지 시트를 준비하는 공정 B와,
상기 복수의 반도체 칩을 상기 열경화형 수지층에 매립하는 공정 D
를 구비하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 복수의 반도체 칩을 상기 열경화형 수지층에 매립한다(공정 D). 따라서, 상기 열경화형 수지층을, 반도체 칩을 밀봉하는 밀봉재로 할 수 있다. 또, 반도체 칩을 열경화형 수지층에 직접 매립하기 때문에, 반도체 칩을 가고정하는 공정이나, 반도체 칩을 가고정하기 위한 시트를 필요로 하지 않는다. 그 결과, 제조 공정의 간략화나 제조 비용의 삭감을 도모할 수 있다. 또, 반도체 칩을 열경화형 수지층에 직접 매립하기 때문에, 반도체 칩에 가고정용의 시트를 접착하고 박리할 필요가 없다. 그 결과, 반도체 칩의 오염을 억제할 수 있다.
본 발명에 의하면, 오염이 적고 생산 효율이 좋은 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 2는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 3은 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 4는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 5는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 6은 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 7은 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 8은 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 9는 본 발명의 다른 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 10은 본 발명의 다른 실시형태 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 11은 본 발명의 다른 실시형태 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 12는 본 발명의 다른 실시형태 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
이하, 본 발명의 실시형태의 일례를, 도면을 참조하면서 설명한다. 도 1∼도 8은, 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다. 이하에서는, 우선 반도체 장치의 제조 방법에 관해 설명한 후, 상기 제조 방법에 의해 얻어지는 반도체 장치에 관해 설명한다.
본 실시형태에 따른 반도체 장치의 제조 방법은, 반도체 칩을 구비하는 반도체 장치의 제조 방법으로서, 반도체 칩을 준비하는 공정 A(반도체 칩 준비 공정)와, 열경화형 수지층을 갖는 수지 시트를 준비하는 공정 B(수지 시트 준비 공정)와, 상기 열경화형 수지층 상에 복수의 반도체 칩을 배치하는 공정 C(반도체 칩 배치 공정)와, 상기 복수의 반도체 칩을 상기 열경화형 수지층에 매립하는 공정 D(반도체 칩 매립 공정)를 적어도 구비한다.
[반도체 칩 준비 공정]
반도체 칩 준비 공정(공정 A)에서는, 회로 형성면(5a)에 도통 부재(6)가 형성된 반도체 칩(5)을 준비한다(도 1 참조). 반도체 칩(5)은 종래 공지의 방법에 의해, 표면에 회로가 형성된 반도체 웨이퍼를 다이싱하여 개편화하거나 하여 제작할 수 있다. 반도체 칩(5)의 평면시(平面視)에서의 형상으로는 목적으로 하는 반도체 장치에 따라서 변경하면 되고, 예컨대 한변의 길이가 1∼15 mm의 사이에서 독립적으로 선택되는 정방형 또는 직사각형 등이어도 좋다.
반도체 칩(5)의 두께는, 목적으로 하는 반도체 장치의 사이즈에 따라서 변경하면 되고, 예컨대 30∼725 ㎛이고, 바람직하게는 50∼450 ㎛이다.
반도체 칩(5)의 회로 형성면(5a)에는 도통 부재(6)가 형성되어 있다. 도통 부재(6)로는 특별히 한정되지 않고, 범프, 핀, 리드 등을 들 수 있다. 도통 부재(6)의 재질로는 특별히 한정되지 않고, 예컨대, 주석-납계 금속재, 주석-은계 금속재, 주석-은-구리계 금속재, 주석-아연계 금속재, 주석-아연-비스무트계 금속재 등의 땜납류(합금)나, 금계 금속재, 구리계 금속재 등을 들 수 있다. 도통 부재(6)의 높이도 용도에 따라서 정해지며, 일반적으로는 5∼100 ㎛ 정도이다. 반도체 칩(5)의 회로 형성면(5a)에서 개개의 도통 부재(6)의 높이는 동일해도 좋고 상이해도 좋다.
[수지 시트 준비 공정]
다음으로, 수지 시트 준비 공정(공정 B)에서는, 지지체(2) 상에 열경화형 수지층(1)이 적층된 수지 시트(10)를 준비한다(도 1 참조).
(지지체)
지지체(2)는 수지 시트(10)의 강도 모체가 되는 것이다. 지지체(2)의 재질은 특별히 한정되지 않고, 예컨대, 저밀도 폴리에틸렌, 직쇄형 폴리에틸렌, 중밀도 폴리에틸렌, 고밀도 폴리에틸렌, 초저밀도 폴리에틸렌, 랜덤 공중합 폴리프로필렌, 블록 공중합 폴리프로필렌, 호모폴리프로필렌, 폴리부텐, 폴리메틸펜텐 등의 폴리올레핀, 에틸렌-아세트산비닐 공중합체, 아이오노머 수지, 에틸렌-(메트)아크릴산 공중합체, 에틸렌-(메트)아크릴산에스테르(랜덤, 교대) 공중합체, 에틸렌-부텐 공중합체, 에틸렌-헥센 공중합체, 폴리우레탄, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스테르, 폴리카보네이트, 폴리이미드, 폴리에테르에테르케톤, 폴리에테르이미드, 폴리아미드, 전(全)방향족 폴리아미드, 폴리페닐술피드, 아라미드(종이), 유리, 유리 클로스, 불소 수지, 폴리염화비닐, 폴리염화비닐리덴, 셀룰로오스계 수지, 실리콘 수지, 유리, 금속(박), 종이 등을 들 수 있다. 그 중에서도 가열시의 지지성의 관점에서 내열성을 갖는 것, 예컨대, 폴리카보네이트, 유리, 금속(동박 등)이 바람직하다.
또 지지체(2)의 재료로서는, 상기 수지의 가교체 등의 폴리머도 들 수 있다. 상기 플라스틱 필름은, 무연신으로 이용해도 좋고, 필요에 따라서 일축 또는 이축의 연신 처리를 실시한 것을 이용해도 좋다.
지지체(2)의 표면은, 인접하는 층과의 밀착성, 유지성 등을 높이기 위해, 관용의 표면 처리, 예컨대, 크롬산 처리, 오존 폭로, 화염 폭로, 고압 전격 폭로, 이온화 방사선 처리 등의 화학적 또는 물리적 처리, 하도제에 의한 코팅 처리를 실시할 수 있다.
지지체(2)는, 동종 또는 이종의 것을 적절하게 선택하여 사용할 수 있고, 필요에 따라서 여러 종류를 블렌드한 것을 이용할 수 있다. 또, 지지체(2)에는, 대전 방지능을 부여하기 위해, 상기 지지체(2) 상에 금속, 합금, 이들의 산화물 등으로 이루어지는 두께가 30∼500 Å 정도인 도전성 물질의 증착층을 형성할 수 있다. 지지체(2)는 단층 혹은 2종 이상의 복층이어도 좋다.
지지체(2)의 두께는, 특별히 제한되지 않고 적절하게 결정할 수 있지만, 일반적으로는 5∼200 ㎛ 정도이다.
(열경화형 수지층)
본 실시형태에 따른 열경화형 수지층(1)은, 회로 형성면(5a)측(도 1에서는 회로 형성면(5a)의 하측)의 공간을 충전하고, 반도체 칩(5)을 밀봉하는 기능을 갖는다. 열경화형 수지층(1)의 구성 재료로는, 열가소성 수지와 열경화성 수지를 병용한 것을 들 수 있다. 또, 열경화성 수지 단독으로도 사용 가능하다.
상기 열가소성 수지로는, 천연고무, 부틸고무, 이소프렌고무, 클로로프렌고무, 에틸렌-아세트산비닐 공중합체, 에틸렌-아크릴산 공중합체, 에틸렌-아크릴산에스테르 공중합체, 폴리부타디엔 수지, 폴리카보네이트 수지, 열가소성 폴리이미드 수지, 6-나일론이나 6,6-나일론 등의 폴리아미드수지, 페녹시 수지, 아크릴 수지, PET나 PBT 등의 포화 폴리에스테르 수지, 폴리아미드이미드 수지 또는 불소 수지 등을 들 수 있다. 이들 열가소성 수지는 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 이들 열가소성 수지 중, 이온성 불순물이 적고 내열성이 높아, 반도체 칩의 신뢰성을 확보할 수 있는 아크릴 수지가 특히 바람직하다.
상기 아크릴 수지로는, 특별히 한정되지 않고, 탄소수 30 이하, 특히 탄소수 4∼18의 직쇄 또는 분기의 알킬기를 갖는 아크릴산 또는 메타크릴산의 에스테르의 1종 또는 2종 이상을 성분으로 하는 중합체 등을 들 수 있다. 상기 알킬기로는, 예컨대 메틸기, 에틸기, 프로필기, 이소프로필기, n-부틸기, t-부틸기, 이소부틸기, 아밀기, 이소아밀기, 헥실기, 헵틸기, 시클로헥실기, 2-에틸헥실기, 옥틸기, 이소옥틸기, 노닐기, 이소노닐기, 데실기, 이소데실기, 운데실기, 라우릴기, 트리데실기, 테트라데실기, 스테아릴기, 옥타데실기 또는 도데실기 등을 들 수 있다.
또, 상기 중합체를 형성하는 다른 모노머로는, 특별히 한정되지 않고, 예컨대 아크릴산, 메타크릴산, 카르복시에틸아크릴레이트, 카르복시펜틸아크릴레이트, 이타콘산, 말레산, 푸마르산 또는 크로톤산 등과 같은 카르복실기 함유 모노머, 무수 말레산 또는 무수 이타콘산 등과 같은 산 무수물 모노머, (메트)아크릴산 2-히드록시에틸, (메트)아크릴산 2-히드록시프로필, (메트)아크릴산 4-히드록시부틸, (메트)아크릴산 6-히드록시헥실, (메트)아크릴산 8-히드록시옥틸, (메트)아크릴산 10-히드록시데실, (메트)아크릴산 12-히드록시라우릴 또는 (4-히드록시메틸시클로헥실)-메틸아크릴레이트 등과 같은 히드록실기 함유 모노머, 스티렌술폰산, 알릴술폰산, 2-(메트)아크릴아미드-2-메틸프로판술폰산, (메트)아크릴아미드프로판술폰산, 술포프로필(메트)아크릴레이트 또는 (메트)아크릴로일옥시나프탈렌술폰산 등과 같은 술폰산기 함유 모노머 또는 2-히드록시에틸아크릴로일포스페이트 등과 같은 인산기 함유 모노머를 들 수 있다.
상기 열경화성 수지로는, 페놀 수지, 아미노 수지, 불포화 폴리에스테르 수지, 에폭시 수지, 폴리우레탄 수지, 실리콘 수지 또는 열경화성 폴리이미드 수지 등을 들 수 있다. 이들 수지는, 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 특히, 반도체 칩을 부식시키는 이온성 불순물 등의 함유가 적은 에폭시 수지가 바람직하다. 또, 에폭시 수지의 경화제로는 페놀 수지가 바람직하다.
상기 에폭시 수지는, 접착제 조성물로서 일반적으로 이용되는 것이라면 특별히 한정은 없고, 예컨대 비스페놀 A형, 비스페놀 F형, 비스페놀 S형, 브롬화비스페놀 A형, 수소 첨가 비스페놀 A형, 비스페놀 AF형, 비페닐형, 나프탈렌형, 플루오렌형, 페놀노볼락형, 오르토크레졸노볼락형, 트리스히드록시페닐메탄형, 테트라페니롤에탄형 등의 이작용 에폭시 수지나 다작용 에폭시 수지, 또는 히단토인형, 트리스글리시딜이소시아누레이트형 또는 글리시딜아민형 등의 에폭시 수지가 이용된다. 이들은 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 이들 에폭시 수지 중 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 트리스히드록시페닐메탄형 수지 또는 테트라페니롤에탄형 에폭시 수지가 특히 바람직하다. 이들 에폭시 수지는, 경화제로서의 페놀 수지와의 반응성이 풍부하고, 내열성 등이 뛰어나기 때문이다.
또한, 상기 페놀 수지는, 상기 에폭시 수지의 경화제로서 작용하는 것이며, 예컨대, 페놀노볼락 수지, 페놀아랄킬 수지, 크레졸노볼락 수지, tert-부틸페놀노볼락 수지, 노닐페놀노볼락 수지 등의 노볼락형 페놀 수지, 레졸형 페놀 수지, 폴리파라옥시스티렌 등의 폴리옥시스티렌 등을 들 수 있다. 이들은 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 이들 페놀 수지 중 페놀노볼락 수지, 페놀아랄킬 수지가 특히 바람직하다. 반도체 장치의 접속 신뢰성을 향상시킬 수 있기 때문이다.
상기 에폭시 수지와 페놀 수지의 배합 비율은, 예컨대, 상기 에폭시 수지 성분 중의 에폭시기 1 당량당 페놀 수지 중의 수산기가 0.5∼2.0 당량이 되도록 배합하는 것이 바람직하다. 보다 바람직한 것은 0.8∼1.2 당량이다. 즉, 양자의 배합 비율이 상기 범위에서 벗어나면, 충분한 경화 반응이 진행되지 않아, 에폭시 수지 경화물의 특성이 열화하기 쉬워지기 때문이다.
에폭시 수지와 페놀 수지의 열경화 촉진 촉매로서는, 특별히 제한되지 않고, 공지의 열경화 촉진 촉매 중에서 적절하게 선택하여 이용할 수 있다. 열경화 촉진 촉매는 단독으로 또는 2종 이상을 조합하여 이용할 수 있다. 열경화 촉진 촉매로는, 예컨대, 아민계 경화 촉진제, 인계 경화 촉진제, 이미다졸계 경화 촉진제, 붕소계 경화 촉진제, 인-붕소계 경화 촉진제 등을 이용할 수 있다.
또, 열경화형 수지층(1)에는, 무기 충전제를 적절하게 배합할 수 있다. 무기 충전제의 배합은, 도전성의 부여나 열전도성의 향상, 저장 탄성률의 조절 등을 가능하게 한다.
상기 무기 충전제로는, 예컨대, 실리카, 클레이, 석고, 탄산칼슘, 황산바륨, 산화알루미나, 산화베릴륨, 탄화규소, 질화규소 등의 세라믹류, 알루미늄, 구리, 은, 금, 니켈, 크롬, 납, 주석, 아연, 팔라듐, 땜납 등의 금속, 또는 합금류, 기타 카본 등으로 이루어지는 여러가지 무기 분말을 들 수 있다. 이들은, 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 그 중에서도, 실리카, 특히 용융 실리카가 바람직하게 이용된다.
무기 충전제의 평균 입경은, 0.1∼30 ㎛의 범위내인 것이 바람직하고, 0.5∼25 ㎛의 범위내인 것이 보다 바람직하다. 또한, 본 발명에서는, 평균 입경이 서로 다른 무기 충전제끼리를 조합하여 사용해도 좋다. 또, 평균 입경은, 광도식의 입도 분포계(HORIBA 제조, 장치명; LA-910)에 의해 구한 값이다.
상기 무기 충전제의 배합량은, 유기 수지 성분 100 중량부에 대하여 100∼1400 중량부로 설정하는 것이 바람직하다. 특히 바람직하게는 230∼900 중량부이다. 무기 충전제의 배합량을 100 중량부 이상으로 하면, 내열성이나 강도가 향상된다. 또, 1400 중량부 이하로 함으로써, 유동성을 확보할 수 있다. 이에 의해, 접착성이나 매립성이 저하되는 것을 방지할 수 있다.
또한, 열경화형 수지층(1)에는, 상기 무기 충전제 이외에, 필요에 따라서 다른 첨가제를 적절하게 배합할 수 있다. 다른 첨가제로는, 예컨대 난연제, 실란 커플링제, 이온 트랩제, 카본블랙 등의 안료 등을 들 수 있다. 상기 난연제로는, 예컨대, 삼산화안티몬, 오산화안티몬, 브롬화에폭시 수지 등을 들 수 있다. 이들은, 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 상기 실란 커플링제로는, 예컨대, β-(3,4-에폭시시클로헥실)에틸트리메톡시실란, γ-글리시독시프로필트리메톡시실란, γ-글리시독시프로필메틸디에톡시실란 등을 들 수 있다. 이들 화합물은, 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 상기 이온 트랩제로는, 예컨대 하이드로탈사이트류, 수산화비스무트 등을 들 수 있다. 이들은, 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 또, 고온 경화시의 점성의 향상을 고려하여, 점도 조정용의 첨가제로서, 엘라스토머 성분을 첨가할 수도 있다. 엘라스토머 성분은, 수지를 증점하는 것이라면 특별히 제한되지 않지만, 예컨대, 폴리아크릴산에스테르 등의 각종 아크릴계 공중합체; 폴리스티렌-폴리이소부틸렌계 공중합체, 스티렌아크릴레이트계 공중합체 등의 스티렌 골격을 갖는 엘라스토머; 부타디엔고무, 스티렌-부타디엔고무(SBR), 에틸렌-아세트산비닐 코폴리머(EVA), 이소프렌고무, 아크릴로니트릴고무 등의 고무질 중합체 등을 들 수 있다.
또, 열경화형 수지층의 120℃에서의 점도는 100∼10000 Paㆍs가 바람직하고, 500∼3000 Paㆍs가 보다 더 바람직하다. 상기 점도가 100 Paㆍs 이상이면, 열경화시에 표면 형상이 크게 변형하는 것을 억제할 수 있다. 또, 10000 Paㆍs 이하로 함으로써, 수지의 유동성이 나빠져 부품의 단면을 충분히 충전할 수 없게 되는 것을 억제할 수 있다.
열경화형 수지층(1)의 두께(복층의 경우는 총두께)는 특별히 한정되지 않지만, 경화후의 수지의 강도나 도통 부재(6) 사이의 충전성을 고려하면 100 ㎛ 이상 1000 ㎛ 이하가 바람직하다. 또한, 열경화형 수지층(1)의 두께는, 도통 부재(6)의 높이를 고려하여 적절하게 설정할 수 있다.
(수지 시트의 제작 방법)
본 실시형태에 따른 수지 시트는, 지지체(2) 상에 열경화형 수지층(1)을 적층함으로써 얻을 수 있다.
지지체(2)의 제막 방법으로는, 예컨대 캘린더 제막법, 유기 용매 중에서의 캐스팅법, 밀폐계에서의 인플레이션 압출법, T 다이 압출법, 공압출법, 드라이 라미네이트법 등을 예시할 수 있다.
열경화형 수지층(1)을 형성하는 공정으로는, 예컨대, 이형 필름 상에 열경화형 수지층(1)의 구성 재료인 접착제 조성물 용액을 도공하여 도포층을 형성하는 공정을 행하고, 그 후, 상기 도포층을 건조시키는 공정을 행하는 방법을 들 수 있다.
상기 접착제 조성물 용액의 도공 방법으로는 특별히 한정되지 않고, 예컨대, 콤마코트법, 파운틴법, 그라비아법 등을 이용하여 도공하는 방법을 들 수 있다. 도공 두께로는, 도포층을 건조시켜 최종적으로 얻어지는 열경화형 수지층(1)의 두께가 10∼100 ㎛의 범위내가 되도록 적절하게 설정하면 된다.
상기 이형 필름으로는 특별히 한정되지 않고, 예컨대, 이형 필름에서의 열경화형 수지층(1)과의 접합면에, 실리콘층 등의 이형 코트층이 형성된 것을 들 수 있다. 또, 이형 필름의 기재로는, 예컨대 글라신지와 같은 종이재나, 폴리에틸렌, 폴리프로필렌, 폴리에스테르 등으로 이루어진 수지 필름을 들 수 있다.
상기 도포층의 건조는, 도포층에 건조풍을 취입함으로써 행한다. 상기 건조풍의 취입은, 예컨대, 그 취입 방향을 이형 필름의 반송 방향과 평행하도록 행하는 방법이나, 도포층의 표면에 수직이 되도록 행하는 방법을 들 수 있다. 건조풍의 풍량은 특별히 한정되지 않고, 통상은 5∼20 m/min, 바람직하게는 5∼15 m/min이다. 건조풍의 풍량을 5 m/min 이상으로 함으로써, 도포층의 건조가 불충분해지는 것을 방지할 수 있다. 한편, 건조풍의 풍량을 20 m/min 이하로 함으로써, 도포층의 표면 근방에서의 유기 용제의 농도를 균일하게 하기 때문에, 그 증발을 균일하게 할 수 있다. 그 결과, 표면 상태가 면내에서 균일한 열경화형 수지층(1)의 형성이 가능해진다.
건조 시간은 접착제 조성물 용액의 도공 두께에 따라서 적절하게 설정되며, 통상은 1∼5 min, 바람직하게는 2∼4 min의 범위내이다. 건조 시간을 1 min 이상으로 함으로써, 경화 반응이 충분히 진행되지 않아 미반응의 경화 성분이나 잔존하는 용매량이 많아지는 것을 억제할 수 있다. 그 결과, 후속 공정에서 아웃가스나 보이드의 문제가 발생하는 것을 방지할 수 있다. 한편, 5 min 이내로 함으로써, 경화 반응이 지나치게 진행되는 것을 억제할 수 있다. 그 결과, 유동성이나 반도체 웨이퍼의 도통 부재의 매립성이 저하되는 것을 방지할 수 있다.
건조 온도는 특별히 한정되지 않고, 통상은 70∼160℃의 범위내에서 설정된다. 본 실시형태에서는, 건조 시간의 경과와 함께, 건조 온도를 단계적으로 상승시켜 행하는 것이 바람직하다. 구체적으로는, 예컨대 건조 초기(건조 직후로부터 1 min 이하)에는 70℃∼100℃의 범위내에서 설정되고, 건조 후기(1 min 초과 5 min 이하)에는 100∼160℃의 범위내에서 설정된다. 이에 따라, 도공 직후에 건조 온도를 급격히 상승시킨 경우에 생기는 도포층 표면의 핀홀의 발생을 방지할 수 있다.
계속해서, 지지체(2) 상에 열경화형 수지층(1)의 전사를 행한다(도 1 참조). 상기 전사는 압착에 의해 행할 수 있다. 접합 온도는 40∼80℃가 바람직하고, 보다 바람직하게는 50∼70℃이다. 또, 접합 압력은 0.1∼0.6 MPa가 바람직하고, 보다 바람직하게는 0.2∼0.5 MPa이다.
상기 이형 필름은, 지지체(2) 상에 열경화형 수지층(1)을 접합 후에 박리해도 좋고, 혹은, 그대로 수지 시트(10)의 보호 필름으로서 사용하고, 반도체 칩의 열경화형 수지층(1) 상으로의 배치시에 박리해도 좋다. 이에 의해, 본 실시형태에 따른 수지 시트(10)를 제조할 수 있다.
또한, 열경화형 수지층(1)의 형성은, 지지체(2) 상에 접착제 조성물 용액을 직접 도공한 후, 상기 건조 조건으로 도포막을 건조시켜도 좋다. 이것에 의해서도, 수지 시트(10)를 제조할 수 있다.
[반도체 칩 배치 공정]
다음으로, 반도체 칩 배치 공정(공정 C)에서는, 상기 열경화형 수지층(1)과 상기 반도체 칩의 회로 형성면(5a)이 대향하도록 열경화형 수지층(1) 상에 복수의 반도체 칩(5)을 배치한다(도 1 참조). 반도체 칩(5)의 배치에는, 플립 칩 본더나 다이본더 등의 공지의 장치를 이용할 수 있다.
반도체 칩(5)의 배치의 레이아웃이나 배치수는, 수지 시트(10)의 형상이나 사이즈, 목적으로 하는 반도체 장치의 생산수 등에 따라서 적절하게 설정할 수 있고, 예컨대, 복수행, 복수열의 매트릭스형으로 정렬시켜 배치할 수 있다.
상기 복수의 반도체 칩(5)의 열경화형 수지층(1) 상으로의 배치시에는, 적어도 도통 부재(6)가 열경화형 수지층(1)과 접촉하고 있으면 된다. 특히, 회로 형성면(5a)이 열경화형 수지층(1)과 접촉하고 있는 것이 보다 바람직하다. 적어도 도통 부재(6)가 열경화형 수지층(1)과 접촉하고 있으면, 반도체 칩(5)을 열경화형 수지층(1)에 고정할 수 있다.
[반도체 칩 매립 공정]
다음으로, 반도체 칩 매립 공정(공정 D)에서는, 복수의 반도체 칩(5) 상에 배치된 커버 필름(12)을 통해 압력을 가함으로써, 복수의 반도체 칩(5)을 열경화형 수지층(1)에 매립한다(도 2, 도 3 참조). 매립은, 프레스 성형기나, 롤 성형기를 이용하여, 수지 시트(10)의 양측으로부터 압력을 가함으로써 행할 수 있다. 매립은, 커버 필름(12)을 미리 복수의 반도체 칩(5) 상에 배치한 후, 수지 시트(10)의 양측으로부터 압력을 가하는(예컨대, 금형(20)에 의해 압력을 가하는) 방법을 채택할 수 있다. 또, 프레스 성형기나, 롤 성형기측에 커버 필름(12)을 배치해 두고, 가압과 함께 커버 필름(12)이 복수의 반도체 칩(5) 상에 배치되는 방법을 채택할 수 있다. 이에 의해, 반도체 칩(5)의 회로 형성면(5a)과는 반대측의 면(5b)(이면(5b))이 노출되고, 또한, 반도체 칩(5)이 열경화형 수지층(1)에 매립된 상태로 할 수 있다. 매립 온도는 60∼150℃가 바람직하고, 보다 바람직하게는 80∼120℃이다. 또, 매립 압력은 0.02∼3 MPa가 바람직하고, 보다 바람직하게는 0.05∼1 MPa이다.
(커버 필름)
커버 필름(12)으로는, 특별히 한정되지 않지만, 예컨대, 글라신지와 같은 종이재나, 폴리에틸렌, 폴리프로필렌, 폴리에스테르 등으로 이루어진 수지 필름을 들 수 있다. 커버 필름(12)의 표면(열경화형 수지층(1) 및 반도체 칩(5)과 접하는 쪽의 면)은, 반도체 칩의 이면에 열경화형 수지층(1)의 풀이 남는 것을 방지하는 관점에서, 관용의 표면 처리, 예컨대 플라즈마 처리, 엠보스 처리, 샌드블라스트 처리 등을 할 수 있다.
커버 필름(12)의 물에 대한 접촉각은 90° 이하이다. 상기 접촉각은 80° 이하인 것이 바람직하다. 또, 상기 접촉각은 작을수록 바람직하지만, 예컨대 45° 이상 60° 이상으로 할 수 있다. 커버 필름(12)의 물에 대한 접촉각이 90° 이하이고, 커버 필름(12) 표면의 슬립성이 낮기 때문에, 커버 필름(12)과 반도체 칩(5)(반도체 칩(5)의 이면(5b)) 사이의 마찰력이 커져, 매립 공정에서 양자의 어긋남을 저감할 수 있다. 그 결과, 매립시의 반도체 칩(5)의 위치 어긋남을 억제할 수 있다.
[열경화 공정]
다음으로, 열경화 공정에서는, 열경화형 수지층(1)을 가열하여 경화시킨다. 상기 열경화 공정에서의 가열 온도는, 90∼200℃로 행하는 것이 바람직하고, 120∼175℃로 행하는 것이 보다 바람직하다. 또, 가열 시간은, 30∼240분인 것이 바람직하고, 60∼180분인 것이 보다 바람직하다.
열경화형 수지층의 경화 전후에서의, 반도체 칩 사이 거리의 변화는, 상기 반도체 칩 배치 공정에서 반도체 칩(5) 사이의 거리를 5000 ㎛로 하여 배치했을 때, 20 ㎛ 이내인 것이 바람직하고, 10 ㎛인 것이 보다 바람직하다. 또한, 반도체 칩 사이 거리란, 인접하는 반도체 칩의 단부끼리의 거리를 말한다.
[지지체 박리 공정]
다음으로, 지지체 박리 공정에서는, 지지체(2)를 열경화형 수지층(1)으로부터 박리한다(도 4 참조). 박리는, 종래 공지의 박리 장치를 이용하여 행할 수 있다.
[반도체 이면용 필름 접착 공정]
본 실시형태에서는 반도체 이면용 필름 접착 공정을 더 포함하는 것이 바람직하다. 반도체 이면용 필름 접착 공정에서는, 반도체 이면용 필름(14)을 반도체 칩(5)의 이면(5b)측으로부터 접착한다(도 5 참조).
반도체 이면용 필름(본 실시형태에서는, 반도체 이면용 필름(14))은, 반도체 소자(본 실시형태에서는 반도체 칩(5))의 이면(본 실시형태에서는 이면(5b))에 형성됨으로써, 상기 반도체 소자를 보호하는 기능을 하는 것이다. 또한, 상기 반도체 소자의 이면이란, 회로가 형성된 면과는 반대측의 면을 의미한다.
(반도체 이면용 필름)
본 실시형태에 따른 반도체 이면용 필름(14)은 필름형의 형태를 갖고 있다. 반도체 이면용 필름(14)은, 통상, 제품으로서의 형태에서는 미경화 상태(반경화 상태를 포함)이며, 반도체 웨이퍼 또는 반도체 소자에 점착시킨 후에 열경화된다.
상기 반도체 이면용 필름은, 적어도 열경화성 수지에 의해 형성되어 있는 것이 바람직하고, 나아가 적어도 열경화성 수지와 열가소성 수지에 의해 형성되어 있는 것이 보다 바람직하다. 적어도 열경화성 수지에 의해 형성함으로써, 반도체 이면용 필름은 접착제층으로서의 기능을 유효하게 발휘시킬 수 있다.
상기 열가소성 수지로는, 예컨대, 천연고무, 부틸고무, 이소프렌고무, 클로로프렌고무, 에틸렌-아세트산비닐 공중합체, 에틸렌-아크릴산 공중합체, 에틸렌아크릴산에스테르 공중합체, 폴리부타디엔 수지, 폴리카보네이트 수지, 열가소성 폴리이미드 수지, 6-나일론이나 6,6-나일론 등의 폴리아미드 수지, 페녹시 수지, 아크릴 수지, PET(폴리에틸렌테레프탈레이트)나 PBT(폴리부틸렌테레프탈레이트) 등의 포화 폴리에스테르 수지, 폴리아미드이미드 수지 또는 불소 수지 등을 들 수 있다. 열가소성 수지는 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 이들 열가소성 수지 중, 이온성 불순물이 적고 내열성이 높아, 반도체 소자의 신뢰성을 확보할 수 있는 아크릴 수지가 특히 바람직하다.
상기 아크릴 수지로는, 특별히 한정되지 않고, 탄소수 30 이하(바람직하게는 탄소수 4∼18, 더욱 바람직하게는 탄소수 6∼10, 특히 바람직하게는 탄소수 8 또는 9)의 직쇄 또는 분기의 알킬기를 갖는 아크릴산 또는 메타크릴산의 에스테르의 1종 또는 2종 이상을 성분으로 하는 중합체 등을 들 수 있다. 즉, 본 발명에서는, 아크릴 수지란, 메타크릴 수지도 포함하는 넓은 의미이다. 상기 알킬기로는, 예컨대, 메틸기, 에틸기, 프로필기, 이소프로필기, n-부틸기, t-부틸기, 이소부틸기, 펜틸기, 이소펜틸기, 헥실기, 헵틸기, 2-에틸헥실기, 옥틸기, 이소옥틸기, 노닐기, 이소노닐기, 데실기, 이소데실기, 운데실기, 도데실기(라우릴기), 트리데실기, 테트라데실기, 스테아릴기, 옥타데실기 등을 들 수 있다.
또, 상기 아크릴 수지를 형성하기 위한 다른 모노머(알킬기의 탄소수가 30 이하인 아크릴산 또는 메타크릴산의 알킬에스테르 이외의 모노머)로는, 특별히 한정되는 것은 아니고, 예컨대, 아크릴산, 메타크릴산, 카르복시에틸아크릴레이트, 카르복시펜틸아크릴레이트, 이타콘산, 말레산, 푸마르산 또는 크로톤산 등과 같은 카르복실기 함유 모노머, 무수 말레산 또는 무수 이타콘산 등과 같은 산 무수물 모노머, (메트)아크릴산 2-히드록시에틸, (메트)아크릴산 2-히드록시프로필, (메트)아크릴산 4-히드록시부틸, (메트)아크릴산 6-히드록시헥실, (메트)아크릴산 8-히드록시옥틸, (메트)아크릴산 10-히드록시데실, (메트)아크릴산 12-히드록시라우릴 혹은 (4-히드록시메틸시클로헥실)-메틸아크릴레이트 등과 같은 히드록실기 함유 모노머, 스티렌술폰산, 알릴술폰산, 2-(메트)아크릴아미드-2-메틸프로판술폰산, (메트)아크릴아미드프로판술폰산, 술포프로필(메트)아크릴레이트 또는 (메트)아크릴로일옥시나프탈렌술폰산 등과 같은 술폰산기 함유 모노머, 또는 2-히드록시에틸아크릴로일포스페이트 등과 같은 인산기 함유 모노머 등을 들 수 있다. 또한, (메트)아크릴산이란 아크릴산 및/또는 메타크릴산을 말하며, 본 발명의 (메트)와는 완전히 동일한 의미이다.
또, 상기 열경화성 수지로는, 에폭시 수지, 페놀 수지 외에, 아미노 수지, 불포화 폴리에스테르 수지, 폴리우레탄 수지, 실리콘 수지, 열경화성 폴리이미드 수지 등을 들 수 있다. 열경화성 수지는, 단독으로 또는 2종 이상 병용하여 이용할 수 있다. 열경화성 수지로는, 특히, 반도체 소자를 부식시키는 이온성 불순물 등의 함유가 적은 에폭시 수지가 바람직하다. 또, 에폭시 수지의 경화제로는 페놀 수지를 바람직하게 이용할 수 있다.
에폭시 수지로서는, 특별히 한정은 없고, 예컨대, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 브롬화비스페놀 A형 에폭시 수지, 수소 첨가 비스페놀 A형 에폭시 수지, 비스페놀 AF형 에폭시 수지, 비페닐형 에폭시 수지, 나프탈렌형 에폭시 수지, 플루오렌형 에폭시 수지, 페놀노볼락형 에폭시 수지, 오르토크레졸노볼락형 에폭시 수지, 트리스히드록시페닐메탄형 에폭시 수지, 테트라페니롤에탄형 에폭시 수지 등의 이작용 에폭시 수지나 다작용 에폭시 수지, 또는 히단토인형 에폭시 수지, 트리스글리시딜이소시아누레이트형 에폭시 수지 또는 글리시딜아민형 에폭시 수지 등의 에폭시 수지를 이용할 수 있다.
에폭시 수지로는, 상기 예시 중 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 트리스히드록시페닐메탄형 에폭시 수지, 테트라페니롤에탄형 에폭시 수지가 특히 바람직하다. 이들 에폭시 수지는, 경화제로서의 페놀 수지와의 반응성이 풍부하고, 내열성 등이 뛰어나기 때문이다.
또한, 상기 페놀 수지는, 상기 에폭시 수지의 경화제로서 작용하는 것이며, 예컨대, 페놀노볼락 수지, 페놀아랄킬 수지, 크레졸노볼락 수지, tert-부틸페놀노볼락 수지, 노닐페놀노볼락 수지 등의 노볼락형 페놀 수지, 레졸형 페놀 수지, 폴리파라옥시스티렌 등의 폴리옥시스티렌 등을 들 수 있다. 페놀 수지는 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 이들 페놀 수지 중 페놀노볼락 수지, 페놀아랄킬 수지가 특히 바람직하다. 반도체 장치의 접속 신뢰성을 향상시킬 수 있기 때문이다.
에폭시 수지와 페놀 수지의 배합 비율은, 예컨대, 상기 에폭시 수지 성분 중의 에폭시기 1 당량당 페놀 수지 중의 수산기가 0.5 당량∼2.0 당량이 되도록 배합하는 것이 바람직하다. 보다 바람직한 것은 0.8 당량∼1.2 당량이다. 즉, 양자의 배합 비율이 상기 범위에서 벗어나면, 충분한 경화 반응이 진행되지 않아, 에폭시 수지 경화물의 특성이 열화하기 쉬워지기 때문이다.
상기 열경화성 수지의 함유량으로는, 반도체 이면용 필름에서의 전체 수지 성분에 대하여 5 중량% 이상 90 중량% 이하인 것이 바람직하고, 10 중량% 이상 85 중량% 이하인 것이 보다 바람직하고, 15 중량% 이상 80 중량% 이하인 것이 더욱 바람직하다.
에폭시 수지와 페놀 수지의 열경화 촉진 촉매로는, 특별히 제한되지 않고, 공지의 열경화 촉진 촉매 중에서 적절하게 선택하여 이용할 수 있다. 열경화 촉진 촉매는 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
상기 열경화 촉진 촉매의 비율은, 수지 성분의 전량에 대하여 0.008∼0.25 중량%인 것이 바람직하고, 0.0083∼0.23 중량%인 것이 보다 바람직하고, 0.0087∼0.22 중량%인 것이 더욱 바람직하다. 열경화 촉진 촉매의 상기 비율이 0.01 중량% 이상이면, 열경화성 수지를 바람직하게 열경화시킬 수 있다. 또, 열경화 촉진 촉매의 상기 비율이 0.25 중량% 이하의 비율이면, 장기간 보존시의 경화 반응의 진행을 억제할 수 있다.
여기서, 반도체 이면용 필름은 단층이어도 좋고 복수의 층이 적층된 적층 필름이어도 좋지만, 반도체 이면용 필름이 적층 필름인 경우, 열경화 촉진 촉매의 상기 비율은, 적층 필름 전체로서 수지 성분의 전량에 대하여 0.01∼0.25 중량%이면 된다.
상기 반도체 이면용 필름으로는, 에폭시 수지 및 페놀 수지를 포함하는 수지 조성물이나, 에폭시 수지, 페놀 수지 및 아크릴 수지를 포함하는 수지 조성물에 의해 형성되어 있는 것이 바람직하다. 이들 수지는, 이온성 불순물이 적고 내열성이 높기 때문에, 반도체 소자의 신뢰성을 확보할 수 있다.
반도체 이면용 필름(14)은, 반도체 칩(5)의 이면(5b)(회로 비형성면)에 대하여 접착성(밀착성)을 갖고 있는 것이 중요하다. 반도체 이면용 필름(14)은, 예컨대, 열경화성 수지로서의 에폭시 수지를 포함하는 수지 조성물에 의해 형성할 수 있다. 반도체 이면용 필름(14)을 미리 어느 정도 가교시켜 놓기 위해, 제작시에 중합체의 분자쇄 말단의 작용기 등과 반응하는 다작용성 화합물을 가교제로서 첨가시켜 놓는 것이 바람직하다. 이에 의해, 고온하에서의 접착 특성을 향상시켜, 내열성의 개선을 도모할 수 있다.
반도체 이면용 필름의 반도체 웨이퍼(반도체 칩)에 대한 접착력(23℃, 박리 각도 180도, 박리 속도 300 mm/분)은, 0.5 N/20 mm∼15 N/20 mm의 범위가 바람직하고, 0.7 N/20 mm∼10 N/20 mm의 범위가 보다 바람직하다. 0.5 N/20 mm 이상으로 함으로써, 우수한 밀착성으로 반도체 웨이퍼나 반도체 칩에 점착되어 있어, 부유 등의 발생을 방지할 수 있다.
상기 가교제로서는, 특별히 제한되지 않고, 공지의 가교제를 이용할 수 있다. 구체적으로는, 예컨대, 이소시아네이트계 가교제, 에폭시계 가교제, 멜라민계 가교제, 과산화물계 가교제 외에, 요소계 가교제, 금속 알콕시드계 가교제, 금속 킬레이트계 가교제, 금속염계 가교제, 카르보디이미드계 가교제, 옥사졸린계 가교제, 아지리딘계 가교제, 아민계 가교제 등을 들 수 있다. 가교제로서는, 이소시아네이트계 가교제나 에폭시계 가교제가 바람직하다. 또, 상기 가교제는 단독으로 또는 2종 이상 조합하여 사용할 수 있다.
또한, 가교제의 사용량은 특별히 제한되지 않고, 가교시키는 정도에 따라서 적절하게 선택할 수 있다. 구체적으로는, 가교제의 사용량으로서는, 예컨대, 폴리머 성분(특히, 분자쇄 말단의 작용기를 갖는 중합체) 100 중량부에 대하여, 통상 7 중량부 이하(예컨대, 0.05 중량부∼7 중량부)로 하는 것이 바람직하다. 가교제의 사용량이 폴리머 성분 100 중량부에 대하여 7 중량부보다 많으면, 접착력이 저하되기 때문에 바람직하지 않다. 또한, 응집력 향상의 관점에서는, 가교제의 사용량은 폴리머 성분 100 중량부에 대하여 0.05 중량부 이상인 것이 바람직하다.
또한, 본 발명에서는, 가교제를 이용하는 대신, 혹은, 가교제를 이용하고 전자선이나 자외선 등의 조사에 의해 가교 처리를 실시하는 것도 가능하다.
상기 반도체 이면용 필름은 착색되어 있는 것이 바람직하다. 이에 의해, 우수한 마킹성 및 외관성을 발휘시킬 수 있어, 부가가치가 있는 외관의 반도체 장치로 하는 것이 가능해진다. 이와 같이, 착색된 반도체 이면용 필름은, 우수한 마킹성을 갖고 있기 때문에, 반도체 소자 또는 상기 반도체 소자가 이용된 반도체 장치의 비회로면측의 면에, 반도체 이면용 필름을 통해, 인쇄 방법이나 레이저 마킹 방법 등의 각종 마킹 방법을 이용함으로써, 마킹을 실시하여, 문자 정보나 도형 정보 등의 각종 정보를 부여시킬 수 있다. 특히, 착색의 색을 컨트롤함으로써, 마킹에 의해 부여된 정보(문자 정보, 도형 정보 등)를, 우수한 시인성으로 시인하는 것이 가능해진다.
반도체 이면용 필름(14)을 착색시키는 경우, 그 착색 형태는 특별히 제한되지 않는다. 예컨대, 반도체 이면용 필름은, 착색제가 첨가된 단층의 필름형물이어도 좋다. 또, 적어도 열경화성 수지에 의해 형성된 수지층과, 착색제층이 적어도 적층된 적층 필름이어도 좋다. 또한, 반도체 이면용 필름(14)이 수지층과 착색제층의 적층 필름인 경우, 적층 형태의 반도체 이면용 필름(14)으로서는, 수지층/착색제층/수지층의 적층 형태를 갖고 있는 것이 바람직하다. 이 경우, 착색제층의 양측의 2개의 수지층은, 동일한 조성의 수지층이어도 좋고, 상이한 조성의 수지층이어도 좋다.
반도체 이면용 필름(14)에는, 필요에 따라서 다른 첨가제를 적절하게 배합할 수 있다. 다른 첨가제로서는, 예컨대, 충전제(필러), 난연제, 실란 커플링제, 이온 트랩제 외에, 증량제, 노화 방지제, 산화 방지제, 계면 활성제 등을 들 수 있다.
상기 충전제로서는, 무기 충전제, 유기 충전제의 어느 것이어도 좋지만, 무기 충전제가 바람직하다. 무기 충전제 등의 충전제의 배합에 의해, 반도체 이면용 필름에 도전성의 부여나 열전도성의 향상, 탄성률의 조절 등을 도모할 수 있다. 또한, 반도체 이면용 필름(14)으로서는 도전성이어도 좋고, 비도전성이어도 좋다. 상기 무기 충전제로는, 예컨대, 실리카, 클레이, 석고, 탄산칼슘, 황산바륨, 산화알루미나, 산화베릴륨, 탄화규소, 질화규소 등의 세라믹류, 알루미늄, 구리, 은, 금, 니켈, 크롬, 납, 주석, 아연, 팔라듐, 땜납 등의 금속, 또는 합금류, 기타 카본 등으로 이루어지는 여러가지 무기 분말 등을 들 수 있다. 충전제는 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 충전제로서는, 그 중에서도, 실리카, 특히 용융 실리카가 바람직하다. 또한, 무기 충전제의 평균 입경은 0.1 ㎛∼80 ㎛의 범위내인 것이 바람직하다. 무기 충전제의 평균 입경은, 예컨대, 레이저 회절형 입도 분포 측정 장치에 의해 측정할 수 있다.
상기 충전제(특히 무기 충전제)의 배합량은, 유기 수지 성분 100 중량부에 대하여 80 중량부 이하(0 중량부∼80 중량부)인 것이 바람직하고, 특히 0 중량부∼70 중량부인 것이 바람직하다.
또, 상기 난연제로서는, 예컨대 삼산화안티몬, 오산화안티몬, 브롬화에폭시 수지 등을 들 수 있다. 난연제는, 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 상기 실란 커플링제로는, 예컨대, β-(3,4-에폭시시클로헥실)에틸트리메톡시실란, γ-글리시독시프로필트리메톡시실란, γ-글리시독시프로필메틸디에톡시실란 등을 들 수 있다. 실란 커플링제는, 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 상기 이온 트랩제로서는, 예컨대 하이드로탈사이트류, 수산화비스무트 등을 들 수 있다. 이온 트랩제는, 단독으로 또는 2종 이상을 병용하여 이용할 수 있다.
반도체 이면용 필름(14)은, 예컨대, 에폭시 수지 등의 열경화성 수지와, 필요에 따라서 아크릴 수지 등의 열가소성 수지와, 필요에 따라서 용매나 그 밖의 첨가제 등을 혼합하여 수지 조성물을 조제하고, 필름형의 층으로 형성하는 관용의 방법을 이용하여 형성할 수 있다. 구체적으로는, 예컨대, 적당한 세퍼레이터(박리지 등) 상에 상기 수지 조성물을 도포하여 수지층(또는 접착제층)을 형성하고, 이것을 건조시키는 방법 등에 의해, 반도체 이면용 필름으로서의 필름형의 층(접착제층)을 형성할 수 있다. 또한, 상기 수지 조성물은, 용액이어도 좋고 분산액이어도 좋다.
또한, 반도체 이면용 필름(14)이, 에폭시 수지 등의 열경화성 수지를 포함하는 수지 조성물에 의해 형성되어 있는 경우, 반도체 이면용 필름은, 반도체 웨이퍼에 적용하기 전의 단계에서는, 열경화성 수지가 미경화 또는 부분 경화의 상태이다.
반도체 이면용 필름(14)의 두께(적층 필름의 경우는 총두께)는 특별히 한정되지 않지만, 예컨대, 2 ㎛∼200 ㎛ 정도의 범위에서 적절하게 선택할 수 있다. 또한, 상기 두께는 4 ㎛∼160 ㎛ 정도가 바람직하고, 6 ㎛∼100 ㎛ 정도가 보다 바람직하고, 10 ㎛∼80 ㎛ 정도가 특히 바람직하다.
또, 반도체 이면용 필름(14)에서의 가시광(파장 : 400 nm∼800 nm)의 광선 투과율(가시광 투과율)은 특별히 제한되지 않지만, 예컨대, 20% 이하(0%∼20%)의 범위인 것이 바람직하고, 보다 바람직하게는 10% 이하(0%∼10%), 특히 바람직하게는 5% 이하(0%∼5%)이다. 가시광 투과율을 20% 이하로 하면, 광선 통과에 의해, 반도체 소자에 악영향을 미칠 우려를 저감할 수 있다. 상기 가시광 투과율(%)은, 반도체 이면용 필름(14)의 수지 성분의 종류나 그 함유량, 착색제(안료나 염료 등)의 종류나 그 함유량, 무기 충전재의 함유량 등에 의해 컨트롤할 수 있다.
[페이스측 가공 공정]
다음으로, 페이스측 가공 공정에서는, 열경화형 수지층(1)의 반도체 이면용 필름(14)이 접착되어 있지 않은 측의 면을 연삭한다(도 6 참조). 이 공정은, 예컨대, 종래 공지의 백그라인드 테이프를 반도체 이면용 필름(14)에 접착한 후에, 종래 공지의 이면 연삭 장치를 이용하여 행할 수 있다. 이에 의해, 도통 부재(6)를 노출시킨다.
또한, 상기 반도체 이면용 필름 접착 공정에서는, 반도체 이면용 필름(14)을 접착하는 경우에 관해 설명했지만, 본 발명에서는, 백그라인드 테이프 상에 반도체 이면용 필름이 적층된, 백그라인드 테이프체형의 반도체 이면용 필름을, 반도체 칩(5)의 이면(5b)측으로부터 접착하는 것으로 해도 좋다. 이 경우, 백그라인드 테이프를 접착하는 공정을 생략하는 것이 가능해진다.
[재배선 형성 공정]
다음으로, 재배선 형성 공정에서는, 열경화형 수지층(1) 상에, 상기 노출된 도통 부재(6)와 접속하는 재배선(8)을 형성한다(도 7 참조).
재배선의 형성 방법으로는, 예컨대, 노출되어 있는 도통 부재(6) 및 열경화형 수지층(1) 상에 진공 성막법 등의 공지의 방법을 이용하여 금속 시드층을 형성하고, 세미애디티브법 등의 공지의 방법에 의해 재배선(8)을 형성할 수 있다.
그 후에, 재배선(8) 및 열경화형 수지층(1) 상에 폴리이미드나 PBO 등의 절연층을 형성해도 좋다.
[범프 형성 공정]
이어서, 형성한 재배선(8) 상에 범프를 형성하는 범핑 가공을 행해도 좋다(도시하지 않음). 범핑 가공은, 땜납 볼이나 땜납 도금 등 공지의 방법으로 행할 수 있다. 범프의 재질은, 반도체 칩 준비 공정에서 설명한 도통 부재의 재질을 바람직하게 이용할 수 있다.
[다이싱 공정]
마지막으로, 열경화형 수지층(1), 반도체 칩(5), 반도체 이면용 필름(14) 및 재배선(8) 등을 구비하는 적층체의 다이싱을 행한다(도 8 참조). 이에 의해, 칩 영역의 외측에 배선을 인출한 반도체 장치(11)를 얻을 수 있다. 다이싱은, 통상, 종래 공지의 다이싱 시트에 의해 상기 적층체를 고정한 후에 행한다. 절단 개소의 위치 맞춤은 적외선(IR)을 이용한 화상 인식에 의해 행해도 좋다.
본 공정에서는, 예컨대 다이싱 시트까지 컷팅하는 풀컷이라고 불리는 절단 방식 등을 채택할 수 있다. 본 공정에서 이용하는 다이싱 장치로는 특별히 한정되지 않고, 종래 공지의 것을 이용할 수 있다.
또한, 다이싱 공정에 이어서 적층체의 익스팬드를 행하는 경우, 상기 익스팬드는 종래 공지의 익스팬드 장치를 이용하여 행할 수 있다. 익스팬드 장치는, 다이싱 링을 통해 적층 필름을 아래쪽으로 누르는 것이 가능한 도넛형의 외측 링과, 외측 링보다 직경이 작고 적층 필름을 지지하는 내측 링을 갖고 있다. 이 익스팬드 공정에 의해, 인접하는 반도체 장치(11)끼리 접촉하여 파손되는 것을 방지할 수 있다.
이상, 본 실시형태에 따른 반도체 장치의 제조 방법에 의하면, 열경화형 수지층(1) 상에 복수의 반도체 칩(5)을 배치한 후(공정 C), 복수의 반도체 칩(5)을 열경화형 수지층(1)에 매립한다(공정 D). 따라서, 열경화형 수지층(1)을, 반도체 칩(5)을 밀봉하는 밀봉재로 할 수 있다. 또, 반도체 칩(5)을 열경화형 수지층(1) 상에 배치한 후, 열경화형 수지층(1)에 매립하기 때문에, 반도체 칩을 가고정하기 위한 시트를 필요로 하지 않는다. 또, 반도체 칩을 가고정하기 위한 시트를 박리하는 공정을 필요로 하지 않는다. 그 결과, 제조 공정의 간략화나, 제조 비용의 삭감을 도모할 수 있다. 또, 반도체 칩(5)을 열경화형 수지층(1)에 매립하기 때문에, 반도체 칩에 가고정용의 시트를 접착하고 박리할 필요가 없다. 그 결과, 반도체 칩의 오염을 억제할 수 있다.
(다른 실시형태 1)
전술한 실시형태에서는, 페이스측 가공 공정, 즉, 열경화형 수지층(1)의 반도체 이면용 필름(14)이 접착되어 있지 않은 측의 면을 연삭하여, 도통 부재(6)를 노출시키는 경우에 관해 설명한다(도 6 참조). 그러나, 본 발명에서, 도통 부재를 노출시키는 방법은 이것에 한정되지 않고, 예컨대, 열경화형 수지층측으로부터 레이저 가공을 행하여, 도통 부재를 노출시키는(레이저 가공 공정) 것으로 해도 좋다. 이 경우, 상기 페이스측 가공 공정 대신, 레이저 가공 공정을 행하면 된다. 도 9는, 본 발명의 다른 실시형태 1에 따른 반도체 장치의 제조 방법의 공정을 모식적으로 나타내는 단면도이다. 도 9에 나타낸 바와 같이, 다른 실시형태 1에서는, 열경화형 수지층(1)측으로부터 레이저 가공을 행하여, 도통 부재(6)를 노출시킨다. 이 때, 레이저로서는, 탄산 가스 레이저나 YAG 레이저, 엑시머 레이저 등을 이용할 수 있다. 또한, 레이저 가공후에는, 노출된 도통 부재(6)와 접속하는 재배선(8)을 형성하는 공정(재배선 형성 공정)을 행하게 된다.
(다른 실시형태 2)
전술한 실시형태에서는, 열경화형 수지층(1) 상에 복수의 반도체 칩(5)을 배치한 후, 매립하는 경우, 즉, 반도체 칩 배치 공정(공정 A)을 행한 후, 반도체 칩 매립 공정(공정 B)을 행하는 경우에 관해 설명했다. 그러나, 본 발명에서, 반도체 칩을 열경화형 수지층에 매립하는 방법은 이것에 한정되지 않고, 예컨대, 반도체 칩을 하나씩 직접, 열경화형 수지층에 매립하는 것으로 해도 좋다. 도 10은, 본 발명의 다른 실시형태 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다. 도 10에 나타낸 바와 같이, 다른 실시형태 2에서는, 반도체 칩(5)을 하나씩 직접, 열경화형 수지층(1)에 매립한다. 매립에는, 예컨대, 종래 공지의 플립 칩 본더를 이용할 수 있다. 매립하는 조건으로서는, 압력은 0.01∼3 MPa가 바람직하고, 0.05∼1 MPa가 보다 바람직하다. 또, 온도는 80∼280℃가 바람직하고, 180∼220℃가 보다 바람직하다.
다른 실시형태 2에 따른 반도체 장치의 제조 방법에 의하면, 열경화형 수지층(1)을, 반도체 칩(5)을 밀봉하는 밀봉재로 할 수 있다. 또, 반도체 칩(5)을 열경화형 수지층(1)에 직접 매립하기 때문에, 반도체 칩을 가고정하는 공정이나, 반도체 칩을 가고정하기 위한 시트를 필요로 하지 않는다. 그 결과, 제조 공정의 간략화나, 제조 비용의 삭감을 도모할 수 있다. 또, 반도체 칩(5)을 열경화형 수지층(1)에 직접 매립하기 때문에, 반도체 칩에 가고정용의 시트를 접착하고 박리할 필요가 없다. 그 결과, 반도체 칩의 오염을 억제할 수 있다.
(다른 실시형태 3)
전술한 실시형태에서는, 반도체 칩 배치 공정(공정 C)에서, 열경화형 수지층(1)과 반도체 칩(5)의 회로 형성면(5a)이 대향하도록 열경화형 수지층(1) 상에 복수의 반도체 칩(5)을 배치하는 경우에 관해 설명했다(도 1 참조). 그러나, 본 발명에서 반도체 칩을 배치하는 방향은, 이 예에 한정되지 않고, 열경화형 수지층과 반도체 칩의 회로 형성면과는 반대측의 면이 대향하도록 열경화형 수지층 상에 복수의 반도체 칩을 배치하는 것으로 해도 좋다. 도 11 및 도 12는, 본 발명의 다른 실시형태 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다. 우선, 도 11에 나타낸 바와 같이, 다른 실시형태 3에서는, 열경화형 수지층(1)과 반도체 칩(5)의 회로 형성면(5a)과는 반대측의 면이 대향하도록 열경화형 수지층(1) 상에 복수의 반도체 칩(5)을 배치한다. 다음으로, 복수의 반도체 칩(5) 상에 배치된 커버 필름(12)을 통해 압력을 가함으로써, 복수의 반도체 칩(5)을 열경화형 수지층(1)에 매립한다.
(다른 실시형태 4)
전술한 실시형태에서는, 지지체(2) 상에 열경화형 수지층(1)이 적층된 수지 시트(10)를 이용하는 경우에 관해 설명했다. 그러나, 본 발명에서 수지 시트는 열경화형 수지층을 갖고 있다면, 이것에 한정되지 않는다. 예컨대, 본 발명의 수지 시트는, 열경화형 수지층만으로 이루어진 것이어도 좋다.
(반도체 장치)
반도체 장치(11)는, 도 8에 나타낸 바와 같이, 열경화형 수지층(1) 내에 매립된 반도체 칩(5)과, 열경화형 수지층(1) 상에 형성되고 반도체 칩(5)을 갖는 도통 부재(6)에 접속된 재배선(8)을 구비하고 있다.
실시예
<수지 시트의 제작>
혼련기를 이용하고, 에폭시 수지[에폭시 당량 200, 연화점 80℃, 도토카세이 주식회사 제조 YSLV-80XY]를 100 중량부, 페놀 경화제[수산기 당량 203, 연화점 67℃, 메이와카세이 주식회사 제조 MEH7851SS]를 105 중량부, 용융 실리카[덴키카가쿠코교사 제조, FB-9454(평균 입경 20 ㎛)]를 2198 중량부, 경화 촉진제로서의 이미다졸계 화합물[시코쿠카세이 주식회사 제조 2PHZ-PW]을 2.5 중량부 및 점도 조정용 첨가제로서의 폴리스티렌-폴리이소부틸렌계 공중합체[카네카사 제조 SIBSTAR072T]를 90 중량부 혼합한 후, 프레스기로 압연하여 수지 시트 A(두께 1000 ㎛)를 제작했다.
또한, 작성한 수지 시트 A의 점도를 측정한 바, 120℃에서의 점도가 2000 Paㆍs였다. 측정은, TA 인스트루먼트사 제조, 점탄성 측정 장치 ARES를 이용하여, 1 Hz의 조건으로 행했다.
<커버 필름>
압출로 제작한 PET 필름(두께 50 ㎛)에 실리콘으로 이형 처리를 행한 필름을 커버 필름 A로 했다.
압출로 제작한 폴리올레핀 필름(두께 50 ㎛)을 엠보스 처리한 필름을 커버 필름 B로 했다.
(접촉각의 측정)
제작한 커버 필름의 물에 대한 접촉각은 순수를 필름 상에 적하하여 θ/2법으로 측정했다. 결과를 표 1에 나타낸다.
커버 필름 A 커버 필름 B
물에 대한 접촉각(°) 100 80
(반도체 칩 매립 공정의 평가)
제작한 수지 시트 및 커버 필름을 이용하여, 반도체 칩 매립 평가를 행했다. 평가는, 수지 시트 A와 커버 필름 A를 이용한 경우를 비교예 1로서, 수지 시트 A와 커버 필름 B를 이용한 경우를 실시예 1로서 행했다. 또, 도 10과 같이 칩을 하나씩 수지 시트 A에 매립한 경우를 실시예 2로서 행했다.
구체적으로는, 비교예 1과 실시예 1에 관한 평가에 관해서는, 수지 시트의 열경화형 수지층과 반도체 칩의 회로 형성면이 대향하도록 열경화형 수지층 상에 16개의 반도체 칩을 4행 4열이 되도록 배치했다. 이 때, 반도체 칩 사이의 거리를 5000 ㎛가 되도록 배치했다. 반도체 칩은, 사이즈가 5 mm□인 것을 이용했다. 반도체 칩의 배치는, 신가와사 제조의 장치명 다이본더 SPA-300을 이용하여, 테이블 온도 70℃, 다이본드 압력 1 kg, 가압 시간 1 sec로 배치했다. 다음으로, 반도체 칩의 매립을 행했다. 구체적으로는, 미카도테크노스사 제조의 장치명 순간 진공 적층 장치 VS008-1515에 커버 필름을 배치하고, 커버 필름을 통해 압력을 가함으로써, 복수의 반도체 칩을 열경화형 수지층에 매립했다. 이 때, 장치의 설정 조건은 진공 20 Torr 분위기, 테이블 온도 90℃, 압력 0.05 MPa, 가압 시간 1분으로 행했다. 그 후, 온도 120℃, 가열 시간 3 hr의 조건으로, 열경화형 수지층을 경화시켰다. 열경화형 수지층의 경화후의, 반도체 칩의 이면에 풀이 남았는지의 여부를 현미경에 의해 관찰했다. 결과를 표 2에 나타낸다. 또, 열경화형 수지층의 경화 전후에서의, 칩 사이의 거리의 변화가 20 ㎛ 이내인 경우를 칩 시프트 없음, 20 ㎛보다 큰 경우를 칩 시프트 있음으로 평가했다. 결과를 표 2에 나타낸다.
또, 실시예 2에 관한 평가는, 사이즈가 5 mm□인 반도체 칩을 파나소닉사 제조의 플립 칩 본더 FB30T-M을 이용하여, 콜릿 온도 200℃, 압입 속도 50 ㎛/sec, 하중 1 kg, 10 sec로 매립했다. 이 때, 반도체 칩 사이의 거리를 5000 ㎛가 되도록 배치했다. 그 후, 온도 120℃, 가열 시간 3 hr의 조건으로 열경화형 수지층을 경화시켰다. 열경화형 수지층의 경화 전후에서의, 칩 사이의 거리의 변화가 20 ㎛ 이내인 경우를 칩 시프트 없음, 20 ㎛보다 큰 경우를 칩 시프트 있음으로 평가했다. 결과를 표 2에 나타낸다.
실시예 1 실시예 2 비교예 1
칩 시프트 무 무 유
경화후 풀이 남았지의 여부 무 - 무
1 : 열경화형 수지층 2 : 지지체
5 : 반도체 칩 5a : 회로 형성면
6 : 도통 부재 10 : 수지 시트
12 : 커버 필름 14 : 반도체 이면용 필름

Claims (2)

  1. 반도체 칩을 구비하는 반도체 장치의 제조 방법으로서,
    반도체 칩을 준비하는 공정 A와,
    열경화형 수지층을 갖는 수지 시트를 준비하는 공정 B와,
    상기 열경화형 수지층 상에 복수의 반도체 칩을 배치하는 공정 C와,
    상기 복수의 반도체 칩 상에 커버 필름을 배치하고, 배치된 상기 커버 필름을 통해 가해지는 압력에 의해, 상기 복수의 반도체 칩을 상기 열경화형 수지층에 매립하는 공정 D를 구비하고,
    상기 커버 필름의 물에 대한 접촉각이 90° 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 칩을 구비하는 반도체 장치의 제조 방법으로서,
    반도체 칩을 준비하는 공정 A와,
    열경화형 수지층을 갖는 수지 시트를 준비하는 공정 B와,
    상기 복수의 반도체 칩을 상기 열경화형 수지층에 매립하는 공정 D
    를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020120144339A 2011-12-19 2012-12-12 반도체 장치의 제조 방법 KR20130070529A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2011-277335 2011-12-19
JP2011277335A JP5892780B2 (ja) 2011-12-19 2011-12-19 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
KR20130070529A true KR20130070529A (ko) 2013-06-27

Family

ID=48588458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120144339A KR20130070529A (ko) 2011-12-19 2012-12-12 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (1) US20130157419A1 (ko)
JP (1) JP5892780B2 (ko)
KR (1) KR20130070529A (ko)
CN (1) CN103165478A (ko)
TW (1) TW201334093A (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8389862B2 (en) 2008-10-07 2013-03-05 Mc10, Inc. Extremely stretchable electronics
JP2013145839A (ja) * 2012-01-16 2013-07-25 Nitto Denko Corp 中空封止用樹脂シートおよびその製法、並びに中空型電子部品装置の製法および中空型電子部品装置
US9013046B1 (en) * 2012-07-19 2015-04-21 Sandia Corporation Protecting integrated circuits from excessive charge accumulation during plasma cleaning of multichip modules
JP2015082563A (ja) * 2013-10-22 2015-04-27 日東電工株式会社 半導体装置の製造方法、シート状樹脂組成物及びダイシングテープ一体型シート状樹脂組成物
JP6215755B2 (ja) * 2014-04-14 2017-10-18 ルネサスエレクトロニクス株式会社 半導体装置
TWI661935B (zh) * 2014-06-13 2019-06-11 日商富士軟片股份有限公司 暫時接著用積層體、暫時接著用積層體的製造方法以及帶有元件晶圓的積層體
US9899330B2 (en) * 2014-10-03 2018-02-20 Mc10, Inc. Flexible electronic circuits with embedded integrated circuit die
CN105565254B (zh) * 2014-10-17 2017-11-14 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制备方法、电子装置
WO2016134306A1 (en) 2015-02-20 2016-08-25 Mc10, Inc. Automated detection and configuration of wearable devices based on on-body status, location, and/or orientation
EP3829187A1 (en) 2016-02-22 2021-06-02 Medidata Solutions, Inc. System, devices, and method for on-body data and power transmission
US11154235B2 (en) 2016-04-19 2021-10-26 Medidata Solutions, Inc. Method and system for measuring perspiration
US10447347B2 (en) 2016-08-12 2019-10-15 Mc10, Inc. Wireless charger and high speed data off-loader
KR102385965B1 (ko) * 2016-08-31 2022-04-12 린텍 가부시키가이샤 반도체 장치의 제조 방법
CN111095536A (zh) * 2017-09-11 2020-05-01 莱新科技股份有限公司 电子电路装置和电子电路装置的制造方法
CN108039415B (zh) * 2017-11-02 2019-06-07 厦门市三安光电科技有限公司 微元件的封装方法
WO2020073306A1 (en) * 2018-10-12 2020-04-16 Boe Technology Group Co., Ltd. Micro light emitting diode apparatus and fabricating method thereof
JP7371882B2 (ja) 2019-04-12 2023-10-31 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法
CN112335036A (zh) 2019-05-16 2021-02-05 莱新科技股份有限公司 电子电路装置以及电子电路装置的制造方法
WO2020250795A1 (ja) 2019-06-10 2020-12-17 株式会社ライジングテクノロジーズ 電子回路装置
US12119433B2 (en) 2020-12-14 2024-10-15 Nichia Corporation Method of manufacturing light emitting device and method of manufacturing light emitting module
JP7389364B2 (ja) 2021-07-30 2023-11-30 日亜化学工業株式会社 発光装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW569424B (en) * 2000-03-17 2004-01-01 Matsushita Electric Ind Co Ltd Module with embedded electric elements and the manufacturing method thereof
EP1321980A4 (en) * 2000-09-25 2007-04-04 Ibiden Co Ltd SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, MULTILAYER PRINTED CIRCUIT BOARD, AND METHOD FOR MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD
US20040038442A1 (en) * 2002-08-26 2004-02-26 Kinsman Larry D. Optically interactive device packages and methods of assembly
JP4360446B1 (ja) * 2008-10-16 2009-11-11 住友ベークライト株式会社 半導体装置の製造方法及び半導体装置
JP2010272609A (ja) * 2009-05-20 2010-12-02 Panasonic Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP5892780B2 (ja) 2016-03-23
JP2013128060A (ja) 2013-06-27
US20130157419A1 (en) 2013-06-20
CN103165478A (zh) 2013-06-19
TW201334093A (zh) 2013-08-16

Similar Documents

Publication Publication Date Title
JP5892780B2 (ja) 半導体装置の製造方法
US8906746B2 (en) Method for producing semiconductor device
TWI632625B (zh) Tape for electronic device packaging
JP5837381B2 (ja) 半導体装置の製造方法
JP5437111B2 (ja) ダイボンドフィルム、ダイシング・ダイボンドフィルム及び半導体装置
KR101607803B1 (ko) 플립칩형 반도체 이면용 필름 및 다이싱 테이프 일체형 반도체 이면용 필름
TWI465542B (zh) 覆晶型半導體背面用膜
JP2015213201A (ja) 半導体装置の製造方法
JP6310492B2 (ja) 電子デバイスパッケージ用テープ
KR20130056863A (ko) 플립칩형 반도체 이면용 필름, 다이싱 테이프 일체형 반도체 이면용 필름, 반도체 장치의 제조방법, 및 플립칩형 반도체 장치
KR20130009654A (ko) 반도체 장치용 접착 필름, 플립 칩형 반도체 이면용 필름 및 다이싱 테이프 일체형 반도체 이면용 필름
JP2013030766A (ja) 積層フィルム及びその使用
TWI643930B (zh) 電子裝置封裝用膠帶
JP5696205B2 (ja) ダイボンドフィルム、ダイシング・ダイボンドフィルム及び半導体装置
JP2013030765A (ja) 半導体装置の製造方法
KR20130056861A (ko) 플립칩형 반도체 이면용 필름
KR102402235B1 (ko) 접착 필름, 다이싱·다이 본드 필름, 반도체 장치의 제조 방법 및 반도체 장치
JP6429824B2 (ja) 電子デバイスパッケージ用テープ
WO2017168824A1 (ja) 電子デバイスパッケージ、電子デバイスパッケージの製造方法、および電子デバイスパッケージ用テープ
KR20120010173A (ko) 플립 칩형 반도체 이면용 필름, 다이싱 테이프 일체형 반도체 이면용 필름, 반도체 장치의 제조 방법 및 플립 칩형 반도체 장치
KR102593593B1 (ko) 전자 디바이스 패키지용 테이프
JP2015122422A (ja) 接着フィルム、ダイシング・ダイボンドフィルム、半導体装置の製造方法及び半導体装置
JP2013127997A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid