KR20130064688A

KR20130064688A - 증폭기

Info

Publication number: KR20130064688A
Application number: KR1020120122082A
Authority: KR
Inventors: 도루 마니와; 시게까즈 기무라
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2011-12-08
Filing date: 2012-10-31
Publication date: 2013-06-18
Also published as: JP2013121139A; US20130147549A1; EP2602931B1; US9059664B2; JP5772557B2; EP2602931A2; CN103166578A; EP2602931A3; KR101394769B1

Abstract

정포락선 신호를 발생시키는 처리를 효율적으로 행한다.
증폭기는 입력 신호와 직교하는 직교 신호를 발생하는 신호 처리 회로와, 직교 신호를 아날로그 신호로 변환하는 제1 D/A 변환기와, 입력 신호를 아날로그 신호로 변환하는 제2 D/A 변환기와, 제1 D/A 변환기로부터의 아날로그 신호와, 제2 D/A 변환기로부터의 아날로그 신호에 기초하여, 정포락선 신호를 발생하는 아날로그 연산 회로를 갖는다

Description

증폭기{AMPLIFIER}

본 발명은, 증폭기에 관한 것이다.

아웃페이징(Outphasing) 증폭 기술이 알려져 있다. 아웃페이징 증폭 기술에 의해 증폭 처리를 실행하는 아웃페이징형 증폭기는, 정포락선형 증폭기라고도 불린다.

아웃페이징형 증폭기는, 입력 신호를 2개의 정진폭의 2 신호로 벡터 분해한다. 즉, 아웃페이징형 증폭기는, 입력 신호를 2개의 정진폭의 2 신호로, 진폭 위상 변환한다. 아웃페이징형 증폭기는 벡터 분해한 2 신호를, 각각 D/A 변환하고, 증폭한다. 아웃페이징형 증폭기는, 증폭한 2 신호를 합성한다. 이러한 처리를 실행함으로써, 증폭기의 효율을 높일 수 있다.

증폭기의 효율을 높이는 정포락선형 고효율 증폭기에 대하여, 증폭기의 선형성을 높인 정포락선형 선형 증폭기가 알려져 있다(예를 들면, 특허 문헌 1 참조).

일본 특허 출원 공개 평3-232306호 공보

아웃페이징형 증폭기는, 입력 신호를 2개의 정진폭의 2 신호로 진폭 위상 변환한다. 입력 신호를 2개의 정진폭의 2 신호로 진폭 위상 변환하면, 진폭 위상 변환된 2 신호의 주파수 대역이 넓어진다.

도 1, 도 2는 진폭 위상 변환 처리를 도시한다.

도 1의 (A)는 입력 신호의 일례를 도시한다. 입력 신호는 정현파에 의해 나타내며, 시간의 경과에 따라서, (1), (2), (3), (4), (5)의 순으로 진폭이 변화한다.

도 1의 (B)는 위상 평면 상에 있어서의 신호의 시간 천이의 일례를 도시한다. 위상 평면은, X축을 I상(In Phase), Y축을 Q상(Quadrature Phase)이라고 한 경우, 신호는 X축 상에 있어서 변화한다.

도 1의 (C)는 신호의 주파수 성분의 일례를 도시한다. 신호는 I상에서 변화하기 때문에, 신호의 주파수 성분의 확대는 생각되지 않는다.

도 2의 (A)는 입력 신호를 진폭 위상 변환하는 처리의 일례를 도시한다. 입력 신호는 정현파에 의해 나타내기 때문에, 진폭 위상 변환한 경우, 시간의 경과에 따라서, (1), (2), (3), (4), (5)의 순으로 진폭, 위상이 변화한다.

도 2의 (B)는 위상 평면 상에 있어서의 신호의 시간 천이의 일례를 도시한다. 위상 평면은 X축을 I상, Y축을 Q상이라고 한 경우, 신호는 X축, Y축에 의해 나타내는 평면 상에 있어서 변화한다.

도 2의 (C)는 신호의 주파수 성분의 일례를 도시한다. 신호는 I상, Q상에서 나타내는 평면 상에서 변화하기 때문에, 신호의 주파수 성분이 넓어진다.

도 3은 증폭 회로(10)의 일례를 도시한다.

증폭 회로(10)는 진폭 위상 변환기(12₁ 및 12₂)와, D/A 변환기(14₁ 및 14₂)와, 증폭기(16₁ 및 16₂)와, 합성기(18)를 갖는다.

입력 신호는 진폭 위상 변환기(12₁ 및 12₂)에 의해 진폭 위상 변환된다. 진폭 위상 변환기(12₁ 및 12₂)에 의해 진폭 위상 변환된 입력 신호는, D/A 변환기(14₁ 및 14₂)에 의해 D/A 변환된다. D/A 변환기(14₁ 및 14₂)에 의해 D/A 변환된 신호는, 증폭기(16₁ 및 16₂)에 의해 증폭된다. 증폭기(16₁ 및 16₂)에 의해 증폭된 신호는, 합성기(18)에 의해 합성된다. 합성기(18)에 의해 합성된 신호는, 출력된다.

도 3의 (A)에는, 증폭 회로(10)에 입력되는 입력 신호의 일례로서, 멀티 캐리어 변조파의 스펙트럼이 나타내진다. 진폭 위상 변환기(12₁ 및 12₂)에 의해 진폭 위상 변환됨으로써, 입력 신호의 주파수 대역이 넓어진다. 이 때문에, D/A 변환기(14₁ 및 14₂)에 의해, 아날로그 신호로 변환된 입력 신호의 주파수 대역도 넓어진다. 도 3의 (B)에는, D/A 변환기(14₂)에 의해 아날로그 신호로 변환된 입력 신호의 스펙트럼의 일례가 나타내진다. D/A 변환기(14₁)에 의해 아날로그 신호로 변환된 입력 신호의 스펙트럼에 대해서도, 도 3의 (B)와 대략 동일하다.

광대역의 신호를 아날로그 신호로 변환할 때는, 어느 정도의 정밀도를 갖는 D/A 변환기가 요구된다. 즉, D/A 변환기의 분해능이 높은 것이 요구된다. 또한, 광대역의 신호를 처리하기 위해서, 처리 속도가 높은 D/A 변환기가 요구된다. 즉, D/A 변환기의 샘플링 레이트가 높은 것이 요구된다. 따라서, 분해능이 높고, 또한 샘플링 레이트가 높은 D/A 변환기가 요구되지만, 이러한 D/A 변환기를 준비하는 것은 어렵다.

또한, 증폭기(16₁ 및 16₂)의 특성이 다른 경우에는, 제로 출력을 실현할 수 없게 된다. 제로 출력을 실현할 수 없게 되면 왜곡 보상 방식으로서 프리 디스토션 방식을 사용 가능하지 못한다.

개시의 증폭기는, 정포락선 신호를 발생시키는 처리를 효율적으로 행하는 것을 목적으로 한다.

개시의 일 실시예의 증폭기는,

입력 신호와 직교하는 직교 신호를 발생하는 신호 처리 회로와,

상기 직교 신호를 아날로그 신호로 변환하는 제1 D/A 변환기와,

상기 입력 신호를 아날로그 신호로 변환하는 제2 D/A 변환기와,

상기 제1 D/A 변환기로부터의 아날로그 신호와, 상기 제2 D/A 변환기로부터의 아날로그 신호에 기초하여, 정포락선 신호를 발생하는 아날로그 연산 회로

를 갖는다.

개시의 실시예에 따르면, 정포락선 신호를 발생시키는 처리를 효율적으로 행할 수 있다.

도 1은 진폭 위상 변환 처리의 일례를 도시하는 도면.
도 2는 진폭 위상 변환 처리의 일례를 도시하는 도면.
도 3은 증폭 회로의 일례를 도시하는 도면.
도 4는 기지국의 일 실시예를 도시하는 도면.
도 5는 송신기에 의해 실행되는 처리를 도시하는 도면.
도 6은 송신기에 의해 실행되는 처리를 도시하는 도면.
도 7은 송신기의 일 실시예를 도시하는 도면.
도 8은 아날로그 연산 회로의 일 실시예(그 1)를 도시하는 도면.
도 9는 아날로그 연산 회로의 일 실시예(그 2)를 도시하는 도면.
도 10은 송신기의 동작의 일 실시예를 나타내는 플로우차트.
도 11은 송신기의 일 변형예를 도시하는 도면.
도 12는 왜곡 보상 회로의 일 실시예를 도시하는 도면.

이하, 도면에 기초하여, 실시예를 설명한다.

또한, 실시예를 설명하기 위한 전체 도면에 있어서, 동일 기능을 갖는 것은 동일 부호를 이용해서, 반복된 설명은 생략한다.

<기지국>

도 4는 기지국(100)의 일 실시예를 도시한다. 도 4에는, 주로 기지국(100)의 하드웨어 구성이 도시된다.

기지국(100)은, 베이스 밴드 처리 장치(BBU; Base Band Unit)(102)와, 리모트 라디오 헤드(RRH; Remote Radio Head)(110)를 갖는다. 도 4에는 1대의 리모트 라디오 헤드(110)가 도시되어 있지만, 2대 이상이어도 된다.

베이스 밴드 처리 장치(102)는 베이스 밴드 신호 처리를 행한다. 베이스 밴드 처리 장치(102)는 네트워크와의 사이에서 송수신되는 데이터의 처리를 행하는 데이터 처리부(104)를 갖는다. 데이터 처리부(104)는 DSP(Digital Signal Processor)에 의해 실현되어도 된다. 또한, 데이터 처리부(104)는 FPGA(Field Programmable Gate Array)에 의해 실현되어도 된다. 또한, 데이터 처리부(104)는 전용 LSI(Large Scale Integration)에 의해 실현되어도 된다.

베이스 밴드 처리 장치(102)는 송신 데이터 송출부(106)를 갖는다. 송신 데이터 송출부(106)는 데이터 처리부(104)와 RRH(110)와 접속된다. 송신 데이터 송출부(106)는 데이터 처리부(104)로부터의 데이터를 RRH(110)로 송출한다. 송신 데이터 송출부(106)는 E/O 변환기(Electrical/Optical Converter)에 의해 실현되어도 된다. 이 경우, 데이터 처리부(104)로부터의 전기 신호가, E/O 변환기에 의해 광 신호로 변환된다. 광 신호로 변환된 데이터 처리부(104)로부터의 전기 신호는, 광 화이버를 통해서, RRH(110)로 입력된다. 또한, 송신 데이터 송출부(106)는 패러렐-시리얼 변환기에 의해 실현되어도 된다. 이 경우, 데이터 처리부(104)로부터의 패러렐 신호가, 패러렐-시리얼 변환기에 의해 시리얼 신호로 변환된다. 시리얼 신호로 변환된 데이터 처리부(104)로부터의 패러렐 신호는, 디지털 신호 전송로를 통해서, RRH(110)로 입력된다.

또한, 베이스 밴드 처리 장치(102)는 수신 데이터 수령부(108)를 갖는다. 수신 데이터 수령부(108)는 데이터 처리부(104)와 RRH(110)와 접속된다. 수신 데이터 수령부(108)는 RRH(110)로부터의 데이터를 데이터 처리부(104)로 입력한다. 수신 데이터 수령부(108)는 O/E 변환기(Optical/Electrical Converter)에 의해 실현되어도 된다. 이 경우, RRH(110)로부터의 광 신호가, O/E 변환기에 의해 전기 신호로 변환된다. 광 신호는 광 화이버를 통해서, RRH(110)로부터 베이스 밴드 처리 장치(102)로 입력된다. O/E 변환기는 전기 신호로 변환된 RRH(110)로부터의 광 신호를, 데이터 처리부(104)로 입력한다. 또한, 수신 데이터 수령부(108)는, 시리얼-패러렐 변환기에 의해 실현되어도 된다. 이 경우, 시리얼-패러렐 변환기에 의해, RRH(110)로부터의 시리얼 신호가, 패러렐 신호로 변환된다. 시리얼 신호는, 디지털 신호 전송로를 통해서, RRH(110)로부터 베이스 밴드 처리 장치(102)로 입력된다. 시리얼-패러렐 변환기는, 패러렐 신호로 변환된 RRH(110)로부터의 시리얼 신호를, 데이터 처리부(104)로 입력한다.

RRH(110)는 기지국의 무선부이다. RRH(110)는 송신 데이터 수령부(112)를 갖는다. 송신 데이터 수령부(112)는 송신 데이터 송출부(106)와 접속된다. 송신 데이터 수령부(112)는 베이스 밴드 처리 장치(102)로부터의 데이터를 캐리어 합성부(114)로 입력한다. 송신 데이터 수령부(112)는 O/E 변환기에 의해 실현되어도 된다. 이 경우, 베이스 밴드 처리 장치(102)로부터의 광 신호가, O/E 변환기에 의해 전기 신호로 변환된다. 광 신호는 광 화이버를 통해서, 베이스 밴드 처리 장치(102)로부터 송신 데이터 수령부(112)로 입력된다. O/E 변환기는 전기 신호로 변환된 베이스 밴드 처리 장치(102)로부터의 광 신호를, 캐리어 합성부(114)로 입력한다. 또한, 송신 데이터 수령부(112)는, 시리얼-패러렐 변환기에 의해 실현되어도 된다. 이 경우, 시리얼-패러렐 변환기에 의해, 베이스 밴드 처리 장치(102)로부터의 시리얼 신호가, 패러렐 신호로 변환된다. 시리얼 신호는, 디지털 신호 전송로를 통해서, 베이스 밴드 처리 장치(102)로부터 RRH(110)로 입력된다. 시리얼-패러렐 변환기는, 패러렐 신호로 변환된 베이스 밴드 처리 장치(102)로부터의 시리얼 신호를, 캐리어 합성부(114)로 입력한다.

RRH(110)는 캐리어 합성부(114)를 갖는다. 캐리어 합성부(114)는 송신 데이터 수령부(112)와 접속된다. 캐리어 합성부(114)는 송신 데이터 수령부(112)로부터의 데이터와, 캐리어 신호를 합성한다. 캐리어 합성부(114)는 송신기(116)로, 캐리어 신호가 합성된 신호를 입력한다. 캐리어 합성부(114)는 FPGA에 의해 실현되어도 된다. 또한, 캐리어 합성부(114)는 전용 LSI에 의해 실현되어도 된다.

RRH(110)는 송신기(116)를 갖는다. 송신기(116)는 캐리어 합성부(114)와 접속된다. 송신기(116)는 캐리어 합성부(114)로부터의 신호를 증폭한다. 송신기(116)는, 증폭한 캐리어 합성부(114)로부터의 신호를, 안테나 공용 필터(118)로 입력한다. 송신기(116)로부터의 신호는, 안테나 공용 필터(118)에 의해 대역 제한되고, 안테나(120)로부터 송신된다.

RRH(110)는, 안테나 공용 필터(118)를 갖는다. 안테나 공용 필터(118)는 송신기(116)와 접속된다. 안테나 공용 필터(118)는 송신기(116)로부터의 신호의 대역 제한을 행한다. 안테나 공용 필터(118)는 대역 제한한 송신기(116)로부터의 신호를 안테나(120)로부터 송신한다. 또한, 안테나 공용 필터(118)는, 안테나(120)로부터의 신호의 대역 제한을 행한다. 안테나 공용 필터(118)는 대역 제한한 안테나(120)로부터의 신호를 수신기(122)로 입력한다.

RRH(110)는 안테나(120)를 갖는다. 안테나(120)는 안테나 공용 필터(118)와 접속된다. 안테나(120)는 안테나 공용 필터(118)로부터의 신호를 송신한다. 또한, 안테나(120)는, 무선 신호를 수신한다. 상기 무선 신호는, 안테나 공용 필터(118)로 입력된다.

RRH(110)는 수신기(122)를 갖는다. 수신기(122)는 안테나 공용 필터(118)와 접속된다. 수신기(122)는 안테나 공용 필터(118)로부터의 신호를 수신한다. 수신기(122)는 캐리어 분리부(124)로, 수신한 신호를 입력한다.

RRH(110)는 캐리어 분리부(124)를 갖는다. 캐리어 분리부(124)는 수신기(122)와 접속된다. 캐리어 분리부(124)는 수신기(122)로부터의 신호로부터, 캐리어 신호를 분리한다. 캐리어 분리부(124)는 FPGA에 의해 실현되어도 된다. 또한, 캐리어 분리부(124)는 전용 LSI에 의해 실현되어도 된다.

RRH(110)는 수신 데이터 송출부(126)를 갖는다. 수신 데이터 송출부(126)는 캐리어 분리부(124)와 접속된다. 수신 데이터 송출부(126)는 캐리어 분리부(124)에 의해 캐리어 신호가 분리된 신호를, 베이스 밴드 신호 처리 장치(102)로 송출한다. 수신 데이터 송출부(126)는 E/O 변환기에 의해 실현되어도 된다. 이 경우, 캐리어 분리부(124)로부터의 전기 신호가, E/O 변환기에 의해 광 신호로 변환된다. 광 신호로 변환된 캐리어 분리부(124)로부터의 전기 신호는, 광 화이버를 통해서, 베이스 밴드 처리 장치(102)에 입력된다. 또한, 수신 데이터 송출부(126)는 패러렐-시리얼 변환기에 의해 실현되어도 된다. 이 경우, 캐리어 분리부(124)로부터의 패러렐 신호가 패러렐-시리얼 변환기에 의해 시리얼 신호로 변환된다. 시리얼 신호로 변환된 캐리어 분리부(124)로부터의 패러렐 신호는 디지털 신호 전송로를 통해서, 베이스 밴드 신호 처리 장치(102)로 입력된다.

<송신기(116)>

도 5, 도 6은 송신기(116)에 의해 실행되는 처리를 설명하기 위한 도면이다.

송신기(116)는 캐리어 합성부(114)와 접속된다. 송신기(116)는 캐리어 합성부(114)로부터의 신호를 증폭하는 증폭기를 갖는다. 이하, 주로 송신기(116)가 갖는 증폭기에 대해서 설명한다.

송신기(116)에는, 캐리어 합성부(114)로부터의 신호가 입력된다. 송신기(116)는 캐리어 합성부(114)로부터의 신호에 기초하여, 그 캐리어 합성부(114)로부터의 신호에 직교하는 신호를 작성한다.

구체적으로는, 캐리어 합성부(114)로부터의 신호는, 수학식 1에 의해 나타낸다.

「x(t)」는 크기를 1로 규격화한 진폭 성분이고, 「exp」는 자연대수의 밑이고, 「j」는 허수 단위이고, 「θ(t)」는 위상 성분이다.

이하, 캐리어 합성부(114)로부터 송신기(116)로 입력되는 신호를 「원 입력 신호 성분」이라 한다. 원 입력 신호 성분은, 도 5의 (B)의 하부 도면, 도 6의 (A)에 의해 도시한다. 도 6에는, 원 입력 신호 성분의 일례로서 변조파 신호의 경우의 스펙트럼이 나타내진다. 또한, 원 입력 신호 성분에 직교하는 신호를 「보충 신호 성분」이라 한다. 보충 신호 성분은, 도 5의 (B)의 상부 도면, 도 6의 (B)에 의해 도시한다.

보충 신호 성분은, 수학식 2에 의해 나타낸다.

여기에, k는 보충 신호 계수로 1, ―1, j, ―j 등의 값을 취할 수 있다.

수학식 2는, 원 입력 신호 성분을 진폭 위상 변환함으로써 얻어진다.

진폭 위상 변환 처리에 대해서 설명한다.

도 5의 (A)에 도시한 바와 같이, 입력 신호의 시간축의 연장선 상에 중심 「O」를 갖는 반경 1의 원을 생각한다. 정현파의 각 점은, 그 원 상을 회전하는 벡터로서 나타낼 수 있다.

예를 들면, 수학식 1에 있어서, 시간 t일 때, 원 입력 신호 성분은 x(t)exp(jθ(t))에 의해 구할 수 있다. 도 5의 (A)에서는, x(t)는 정현파 상에서는 「A」에 의해 나타내지고, 원 상에서는 「α」에 의해 나타내진다. 원 상의 「α」로부터 시간축에 내린 수선과, 시간축과의 교점을 「β」라고 한다.

이 경우, 삼각형 Oαβ의 직각삼각형을 생각한다. Oα의 길이는 1이며, αβ의 길이는 A이다. 따라서, 피타고라스의 정리에 의해, αβ에 직교하는 Oβ의 길이는, √(1-A²)에 의해 나타낸다. √(1-A²)에 위상 성분을 포함시킴으로써, 수학식 2에 의해 나타내는 보충 신호 성분이 얻어진다.

송신기(116)는 보충 신호 성분을 D/A 변환한다. 또한, 송신기(116)는 원 입력 신호 성분을 D/A 변환한다.

송신기(116)는 아날로그 신호로 변환된 보충 신호 성분과, 아날로그 신호로 변환된 원 입력 신호 성분을 이용해서, 정포락선 신호를 생성한다.

구체적으로는, 송신기(116)는 아날로그 신호로 변환된 보충 신호 성분에 180도 위상차를 붙인 신호를 발생한다. 180도는 일례이다. 송신기(116)는, 아날로그 신호로 변환된 위상차없는 보충 신호 성분과, 아날로그 신호로 변환된 원 입력 신호 성분을 합성하여 합성 신호(이하, 「제1 합성 신호」라 함)를 생성한다. 또한, 송신기(116)는 아날로그 신호로 변환된 보충 신호 성분에 180도 위상을 붙인 신호와, 아날로그 신호로 변환된 원 입력 신호 성분을 합성하고, 합성 신호(이하, 「제2 합성 신호」라 함)를 생성한다.

송신기(116)는 제1 합성 신호, 제2 합성 신호를 증폭한다. 송신기(116)는 증폭된 제1 합성 신호와, 증폭된 제2 합성 신호를 합성한다. 증폭된 제1 합성 신호와 증폭된 제2 합성 신호가 합성(가산)된 신호는, 도 6의 (C)에 의해 도시된다.

도 5의 (B)의 하부 도면에 도시된 바와 같이, 송신기(116)의 일 실시예에서는, 「원 입력 신호 성분」은 주파수 대역이 넓어지지 않는다. 「원 입력 신호 성분」의 주파수 대역이 넓어지지 않기 때문에, 송신기(116)의 「원 입력 신호 성분」에 대응하는 부분에는, 광대역의 신호를 D/A 변환 처리하는 성능은 요구되지 않는다. 즉, 낮은 샘플링 레이트를 갖는 D/A 변환기로 무방하다. 또한, 광대역의 신호를 D/A 변환 처리하는 성능이 요구되지 않기 때문에, 처리 속도가 높은 것은 요구되지 않는다.

한편, 「보충 신호 성분」은 주파수 대역이 넓어진다. 「보충 신호 성분」의 주파수 대역이 넓어지지만 증폭되기 전에 정포락선으로 변환된다. 정포락선 신호는 증폭기의 포화 레벨로 동작하므로, D/A 변환될 때의 정밀도는 요구되지 않는다. 즉, 낮은 분해능을 갖는 D/A 변환기로 무방하다. D/A 변환 처리 속도가 높은 것이 요구되지만, 정밀도가 높은 것은 요구되지 않는다.

이상에 의해, 송신기(116)의 일 실시예에서는, 증폭기에, 「고속」이면서 「고정밀도」이며, D/A 변환 처리하는 성능은 요구되지 않는다. 즉, 높은 샘플링 레이트, 또한 높은 분해능을 갖는 D/A 변환기를 사용하지 않고, 송신기(116)의 증폭기를 구성할 수 있다.

도 7은 송신기(116)의 일 실시예를 도시한다. 도 7에는, 주로 송신기(116)가 갖는 증폭기의 하드웨어 구성이 나타내진다.

송신기(116)는 신호 처리 회로(202)를 갖는다. 신호 처리 회로(202)는 캐리어 합성부(114)와 접속된다. 신호 처리 회로(202)는 캐리어 합성부(114)로부터의 신호에 기초하여, 그 캐리어 합성부(114)로부터의 신호를 「원 입력 신호 성분」이라고 하는 「보충 신호 성분」의 신호를 작성한다.

보충 신호 성분은 수학식 2에 의해 나타낸다.

신호 처리 회로(202)는, D/A 변환기(204₁)로 보충 신호 성분을 입력하고, D/A 변환기(204₂)로 원 입력 신호 성분을 입력한다. 여기서, 캐리어 합성부(114)로서의 기능과, 신호 처리 회로(202)로서의 기능을 LSI에 의해 실현하도록 해도 되고, FPGA에 의해 실현하도록 해도 된다.

송신기(116)는, D/A 변환기(204₁)를 갖는다. D/A 변환기(204₁)는 신호 처리 회로(202)와 접속된다. D/A 변환기(204₁)는 아날로그 신호로, 신호 처리 회로(202)로부터의 보충 신호 성분을 변환한다. D/A 변환기(204₁)는 아날로그 연산 회로(206)로, 아날로그 신호로 변환한 보충 신호 성분을 입력한다.

송신기(116)는 D/A 변환기(204₂)를 갖는다. D/A 변환기(204₂)는 신호 처리 회로(202)와 접속된다. D/A 변환기(204₂)는 아날로그 신호로, 신호 처리 회로(202)로부터의 원 입력 신호 성분을 변환한다. D/A 변환기(204₂)는 아날로그 연산 회로(206)로, 아날로그 신호로 변환한 원 입력 신호 성분을 입력한다.

송신기(116)는, 아날로그 연산 회로(206)를 갖는다. 아날로그 연산 회로(206)는, D/A 변환기(204₁ 및 204₂)와 접속된다. 아날로그 연산 회로(206)는, D/A 변환기(204₁)로부터의 아날로그 신호와, D/A 변환기(204₂)로부터의 아날로그 신호를 이용해서, 정포락선 신호를 생성한다. 구체적으로는, 아날로그 연산 회로(206)는, D/A 변환기(204₁)로부터의 아날로그 신호에 180도 위상차를 붙인 신호를 생성한다. 아날로그 연산 회로(206)는, D/A 변환기(204₁)로부터의 위상차 없는 아날로그 신호와, D/A 변환기(204₂)로부터의 아날로그 신호를 합성하고, 제1 합성 신호를 생성한다. 또한, 아날로그 연산 회로(206)는, D/A 변환기(204₁)로부터의 아날로그 신호에 180도 위상차를 붙인 신호와, D/A 변환기(204₂)로부터의 아날로그 신호를 합성하고, 제2 합성 신호를 생성한다. 아날로그 연산 회로(206)는, 증폭기(208₁)로, 제1 합성 신호를 입력한다. 아날로그 연산 회로(206)는, 증폭기(208₂)로, 제2 합성 신호를 입력한다.

송신기(116)는 증폭기(208₁)를 갖는다. 증폭기(208₁)는, 아날로그 연산 회로(206)와 접속된다. 증폭기(208₁)는 아날로그 연산 회로(206)로부터의 제1 합성 신호를 증폭한다. 증폭기(208₁)는 합성기(210)로, 증폭된 제1 합성 신호를 입력한다. 증폭기(208₁)는 아날로그 연산 회로(206)로부터의 출력 신호가 입력되는 입력 정합 회로(도시하지 않음)와, 그 입력 정합 회로로부터의 출력 신호가 입력되는 증폭 소자(도시하지 않음)와, 증폭 소자로부터의 출력 신호가 입력되는 출력 정합 회로(도시하지 않음)에 의해 실현되어도 된다. 출력 정합 회로로부터의 출력 신호는, 합성기(210)에 입력된다. 증폭 소자는, 예를 들면 트랜지스터에 의해 실현되어도 된다.

송신기(116)는 증폭기(208₂)를 갖는다. 증폭기(208₂)는 아날로그 연산 회로(206)와 접속된다. 증폭기(208₂)는 아날로그 연산 회로(206)로부터의 제2 합성 신호를 증폭한다. 증폭기(208₂)는, 합성기(210)로, 증폭된 제2 합성 신호를 입력한다. 증폭기(208₂)는, 아날로그 연산 회로(206)로부터의 출력 신호가 입력되는 입력 정합 회로(도시하지 않음)와, 그 입력 정합 회로로부터의 출력 신호가 입력되는 증폭 소자(도시하지 않음)와, 증폭 소자로부터의 출력 신호가 입력되는 출력 정합 회로(도시하지 않음)에 의해 실현되어도 된다. 출력 정합 회로로부터의 출력 신호는, 합성기(210)에 입력된다. 증폭 소자는, 예를 들면 트랜지스터에 의해 실현되어도 된다.

송신기(116)는 합성기(210)를 갖는다. 합성기(210)는 증폭기(208₁ 및 208₂)와 접속된다. 합성기(210)는, 증폭기(208₁)로부터의 증폭된 제1 합성 신호와, 증폭기(208₂)로부터의 증폭된 제2 합성 신호를 합성한다. 합성기(210)는 증폭기(208₁)로부터의 증폭된 제1 합성 신호와, 증폭기(208₂)로부터의 증폭된 제2 합성 신호가 합성된 신호를 출력한다. 합성기(210)에서는, 전송 선로(도시하지 않음)를 전송하는 증폭기(208₁)로부터의 출력 신호와, 전송 선로(도시하지 않음)를 전송하는 증폭기(208₂)로부터의 출력 신호가 가산된다.

<아날로그 연산 회로(206)>

도 8은 아날로그 연산 회로(206)의 일 실시예(그 1)를 도시한다.

아날로그 연산 회로(206)의 일 실시예(그 1)에서는, 180° 분배기와, 동상 분배기와, 2개의 90° 합성기에 의해 아날로그 연산 회로(206)가 실현된다.

아날로그 연산 회로(206)는 분배기(302₁)를 갖는다. 분배기(302₁)는 D/A 변환기(204₁)와 접속된다. D/A 변환기(204₁)는 수학식 2의 k=1의 경우의 신호를 출력한다. 분배기(302₁)는, D/A 변환기(204₁)로부터의 아날로그 신호에 위상차 없는 신호와 180도 위상차를 붙인 신호를 생성한다. 즉, 분배기(302₁)는 180° 분배기에 의해 실현되고, D/A 변환기(204₁)로부터의 아날로그 신호에 대하여 위상이 180도 지연된 신호를 출력한다. 분배기(302₁)는 180°의 하이브리드 회로에 의해 실현되어도 된다. 분배기(302₁)는 합성기(304₁)로, D/A 변환기(204₁)로부터 위상차 없는 아날로그 신호를 입력한다. 분배기(302₁)는 합성기(304₂)로, D/A 변환기(204₁)로부터의 아날로그 신호에 대하여 180도 위상차를 붙인 신호를 입력한다.

아날로그 연산 회로(206)는, 분배기(302₂)를 갖는다. 분배기(302₂)는 D/A 변환기(204₂)와 접속된다. 분배기(302₂)는 동상 분배기에 의해 실현되고, 합성기(304₁ 및 304₂)로, 각각 D/A 변환기(204₂)로부터의 아날로그 신호를 입력한다.

아날로그 연산 회로(206)는 합성기(304₁)를 갖는다. 합성기(304₁)는 분배기(302₁ 및 302₂)와 접속된다. 합성기(304₁)는, 90°의 하이브리드 회로에 의해 실현되어도 된다. 합성기(304₁)는 분배기(302₁)로부터의 아날로그 신호와, 분배기(302₂)로부터의 아날로그 신호 사이에서 90도 위상차를 붙여서 합성함으로써 제1 합성 신호를 생성한다. 합성기(304₁)는 증폭기(208₁)로, 제1 합성 신호를 입력한다.

아날로그 연산 회로(206)는 합성기(304₂)를 갖는다. 합성기(304₂)는 분배기(302₁ 및 302₂)와 접속된다. 합성기(304₂)는, 90°의 하이브리드 회로에 의해 실현되어도 된다. 합성기(304₂)는 분배기(302₁)로부터의 아날로그 신호와, 분배기(302₂)로부터의 아날로그 신호 사이에서 90도 위상차를 붙여서 합성함으로써 제2 합성 신호를 생성한다. 합성기(304₂)는 증폭기(208₂)로, 제2 합성 신호를 입력한다.

도 9는 아날로그 연산 회로(206)의 일 실시예(그 2)를 도시한다.

아날로그 연산 회로(206)의 일 실시예(그 2)에서는, 180° 분배기와, 동상 분배기와, 2개의 동상 합성기에 의해 아날로그 연산 회로(206)가 실현된다.

아날로그 연산 회로(206)는 분배기(302₁)를 갖는다. 분배기(302₁)는 D/A 변환기(204₁)와 접속된다. D/A 변환기(204₁)는 수학식 2의 k=j의 경우의 신호를 출력한다. 분배기(302₁)는 D/A 변환기(204₁)로부터의 아날로그 신호에 대하여 위상차 없는 신호와 180도 위상차를 붙인 신호를 생성한다. 즉, 분배기(302₁)는 180° 분배기에 의해 실현되고, D/A 변환기(204₁)로부터의 아날로그 신호에 대하여 위상이 180도 지연된 신호를 출력한다. 분배기(302₁)는 180°의 하이브리드 회로에 의해 실현되어도 된다. 분배기(302₁)는 합성기(306₁)로, D/A 변환기(204₁)로부터 위상차 없는 아날로그 신호를 입력한다. 분배기(302₁)는, 합성기(306₂)로, D/A 변환기(204₁)로부터의 아날로그 신호에 대하여 180도 위상차를 붙인 신호를 입력한다.

아날로그 연산 회로(206)는 분배기(302₂)를 갖는다. 분배기(302₂)는 D/A 변환기(204₂)와 접속된다. 분배기(302₂)는 동상 분배기에 의해 실현되고, 합성기(306₁ 및 306₂)로, 각각 D/A 변환기(204₂)로부터의 아날로그 신호를 입력한다.

아날로그 연산 회로(206)는, 합성기(306₁)를 갖는다. 합성기(306₁)는 분배기(302₁ 및 302₂)와 접속된다. 합성기(306₁)는 동상 합성기에 의해 실현되고, 분배기(302₁)로부터의 아날로그 신호와, 분배기(302₂)로부터의 아날로그 신호를 동상 합성함으로써 제1 합성 신호를 생성한다. 합성기(306₁)는 증폭기(208₁)로, 제1 합성 신호를 입력한다.

아날로그 연산 회로(206)는, 합성기(306₂)를 갖는다. 합성기(306₂)는 분배기(302₁ 및 302₂)와 접속된다. 합성기(306₂)는 동상 합성기에 의해 실현되고, 분배기(302₁)로부터의 아날로그 신호와, 분배기(302₂)로부터의 아날로그 신호를 동상 합성함으로써 제2 합성 신호를 생성한다. 합성기(306₂)는 증폭기(208₂)로, 제2 합성 신호를 입력한다.

<송신기(116)의 동작>

도 10은 송신기(116)의 동작의 일 실시예를 도시한다. 주로, 송신기(116)가 갖는 증폭기의 동작에 대해서 나타낸다.

스텝 S1002에서는, 신호 처리 회로(202)는, 원 입력 신호 성분으로부터 보충 신호 성분을 계산한다.

스텝 S1004에서는, 신호 처리 회로(202)는, 보충 신호 성분으로, 보충 신호 계수를 부여한다. 즉, 신호 처리 회로(202)는, 보충 신호 성분으로, 보충 신호 계수를 승산한다. 보충 신호 계수는 미리 설정되어도 된다.

스텝 S1006에서는 D/A 변환기(204₁)는 보충 신호 계수가 부여된 보충 신호 성분을 D/A 변환한다.

스텝 S1008에서는, 아날로그 연산 회로(206)는 스텝 S1006에 의해 D/A 변환됨으로써 얻어지는 아날로그 신호를 위상차 분배한다. 여기서, 위상차는 보충 신호 계수에 의존한 값이어도 된다. 예를 들면, 아날로그 연산 회로(206)는, 180도의 위상차를 붙여서 분배한다.

스텝 S1010에서는, D/A 변환기(204₂)는, 원 입력 신호 성분을 D/A 변환한다.

스텝 S1012에서는, 아날로그 연산 회로(206)는, 스텝 S1010에 의해 원 입력 신호 성분이 D/A 변환됨으로써 얻어지는 아날로그 신호를 동상 분배한다.

스텝 S1014에서는, 아날로그 연산 회로(206)는, 스텝 S1012에 의해 동상 분배됨으로써 얻어지는 입력 신호계의 신호와, 스텝 S1008에 의해 위상차 분배함으로써 얻어지는 보충 신호계의 신호를 합성하고, 제1 합성 신호를 생성한다.

스텝 S1016에서는, 증폭기(208₁)는, 제1 합성 신호를 증폭한다.

스텝 S1018에서는, 아날로그 연산 회로(206)는, 스텝 S1012에 의해 동상 분배됨으로써 얻어지는 입력 신호계의 신호와, 스텝 S1008에 의해 위상차 분배함으로써 얻어지는 보충 신호계의 신호를 합성하고, 제2 합성 신호를 생성한다.

스텝 S1020에서는, 증폭기(208₂)는, 제2 합성 신호를 증폭한다.

스텝 S1022에서는, 합성기(210)는, 스텝 S1016에 의해 증폭된 제1 합성 신호와, 스텝 S1020에 의해 증폭된 제2 합성 신호를 합성한다.

스텝 S1024에서는, 합성기(210)는, 증폭된 제1 합성 신호와, 증폭된 제2 합성 신호를 합성한 신호를 출력한다.

<변형예>

도 11은 송신기(116)의 일 변형예를 도시한다. 송신기(116)는, 캐리어 합성부(114)로부터의 신호를 증폭하는 증폭기를 갖는다. 이하, 주로 송신기(116)가 갖는 증폭기에 대해서 설명한다.

송신기(116)의 일 변형예는, 도 7에 도시되는 송신기에 있어서, 대역 제한부(212)를 갖는 점에서 다르다. 대역 제한부(212)는 신호 처리 회로(202)와, D/A 변환기(204₁)와 접속된다. 대역 제한부(212)는 신호 처리 회로(202)로부터의보충 신호 성분의 주파수 대역을 제한한다. 구체적으로는, 대역 제한부(212)는, 저역 통과 필터(LPF)에 의해 실현되어도 된다.

D/A 변환기(204₁)에 입력되는 보충 신호 성분은, 무한한 대역은 아니다. 즉, 보충 신호 성분의 주파수 대역은 넓어지지만, 그 대역폭은 유한하다. 대역 제한부(212)는, 보충 신호 성분의 저주파수 대역을 통과시킨다. 대역 제한부(212)를 가짐으로써, D/A 변환기(204₁)에 입력되는 보충 신호 성분의 주파수 대역을 협대역화할 수 있기 때문에, D/A 변환기(204₁)로 요구되는 D/A 변환 처리 속도를 저감할 수 있다. 즉, 낮은 샘플링 레이트를 갖는 D/A 변환기에서, D/A 변환기(204₁)를 실현할 수 있다.

대역 제한부(212)를 가짐으로써 증폭기(208₁)에 입력되는 보충 신호 성분과, 증폭기(208₂)에 입력되는 보충 신호 성분은 정포락선 신호로부터 어긋나는 경우가 있지만, 증폭기(208₁ 및 208₂)는 포화 동작하고 있으므로 성능에 큰 열화는 없다.

<왜곡 보상 회로>

도 12는 본 실시예, 본 변형예에 의한 송신기(116)을 이용함으로써 실현되는 왜곡 보상 회로의 일 실시예를 도시한다.

왜곡 보상 회로는, 분배기(402)를 갖는다. 분배기(402)는 송신기(116)와 접속된다. 분배기(402)는 송신기(116)로부터의 출력 신호를 분배한다. 분배기(402)는 지연선(404)을 통해서, 분배한 신호를 감산기(406)로 입력한다. 또한, 분배기(402)는 분배한 신호를 감산기(412)로 입력한다.

한편, 캐리어 합성부(114)로부터의 출력 신호는, 지연선(408)을 통해서, 진폭 위상 조정기(410)로 입력된다.

진폭 위상 조정기(410)는 지연선(408)을 통해서, 캐리어 합성부(114)와 접속된다. 진폭 위상 조정기(410)는, 캐리어 합성부(114)로부터의 출력 신호의 진폭이나 위상의 어긋남을 조정한다. 진폭 위상 조정기(410)는, 진폭이나 위상의 어긋남이 조정된 신호를 감산기(412)에 입력한다.

감산기(412)는 분배기(402)와, 진폭 위상 조정기(410)와 접속된다. 감산기(412)는 분배기(402)로부터의 출력 신호와, 진폭 위상 조정기(410)로부터의 출력 신호와의 차를 구함으로써 오차 신호를 검출한다. 감산기(412)로부터의 오차 신호는, 진폭 위상 조정기(414)에 입력된다.

진폭 위상 조정기(414)는 감산기(412)와 접속된다. 진폭 위상 조정기(414)는, 감산기(412)로부터의 오차 신호의 진폭이나 위상의 어긋남을 조정한다. 진폭 위상 조정기(414)는 진폭이나 위상의 어긋남이 조정된 오차 신호를 증폭기(416)로 입력한다.

증폭기(416)는 진폭 위상 조정기(414)와 접속된다. 증폭기(416)는 진폭 위상 조정기(414)로부터의 오차 신호를 증폭한다. 진폭 위상 조정기(414)는 감산기(406)로, 증폭한 오차 신호를 입력한다.

감산기(406)는, 분배기(402)와, 증폭기(416)와 접속된다. 감산기(406)는, 분배기(402)로부터의 출력 신호와, 증폭기(416)로부터의 오차 신호와의 차를 구함으로써 송신기(116)로부터의 신호로부터, 오차 성분을 제거한다. 이와 같이 함으로써, 왜곡 보상을 행할 수 있다. 감산기(406)는 왜곡 보상을 행한 신호를 출력한다.

왜곡 보상 회로의 일 실시예에 따르면, 원 입력 신호 성분을 이용해서, 오차 검출을 행할 수 있기 때문에, 원 입력 신호 성분을 발생시키는 회로를 설치하지 않고, 왜곡 보상을 행할 수 있다.

이상의 실시예를 포함하는 실시 형태에 관한 것으로, 또한 이하의 부기를 개시한다.

(부기 1)

를 갖는 증폭기.

(부기 2)

상기 제2 D/A 변환기의 분해능은, 상기 제1 D/A 변환기의 분해능보다도 높고, 또한 상기 제1 D/A 변환기의 샘플링 레이트는, 상기 제2 D/A 변환기의 샘플링 레이트보다도 높은 부기 1에 기재된 증폭기.

(부기 3)

상기 아날로그 연산 회로는,

상기 제1 D/A 변환기로부터의 제1 출력 신호를, 그 제1 출력 신호와, 그 제1 출력 신호에 대하여 위상차를 갖는 제2 출력 신호로 분배하는 제1 분배기와,

상기 제2 D/A 변환기로부터의 제3 출력 신호를, 그 제3 출력 신호와, 그 제3 출력 신호와 동상인 제4 출력 신호로 분배하는 제2 분배기와,

상기 제1 분배기로부터의 제1 출력 신호와, 상기 제2 분배기로부터의 제3 출력 신호를 합성하는 제1 합성기와,

상기 제1 분배기로부터의 제2 출력 신호와, 상기 제2 분배기로부터의 제4 출력 신호를 합성하는 제2 합성기

를 갖는 부기 1 또는 2에 기재된 증폭기.

(부기 4)

상기 직교 신호의 대역을 제한하는 대역 제한 필터

를 갖고,

상기 제1 D/A 변환기는, 상기 대역 제한 필터에 의해 대역이 제한된 직교 신호를 아날로그 신호로 변환하는 부기 1에 기재된 증폭기.

(부기 5)

상기 제2 D/A 변환기의 분해능은 상기 제1 D/A 변환기의 분해능보다도 높은, 부기 4에 기재된 증폭기.

(부기 6)

상기 신호 처리 회로는, 상기 입력 신호를 x(t)exp(jθ(t))(「x(t)」는 크기를 1로 규격화한 진폭 성분, 「exp」는 자연대수의 밑, 「j」는 허수 단위, 「θ(t)」는 위상 성분)이라고 한 경우, 직교 신호로서,

(k는, 1, ―1, j, ―j에 의해 나타내는 계수)

를 발생하는, 부기 1 또는 5 중 어느 한 항에 기재된 증폭기.

(부기 7)

상기 아날로그 연산 회로는,

상기 제1 분배기로부터의 제1 출력 신호와, 상기 제2 분배기로부터의 제3 출력 신호를 위상차를 붙여서 합성하는 제1 합성기와,

상기 제1 분배기로부터의 제2 출력 신호와, 상기 제2 분배기로부터의 제4 출력 신호를 위상차를 붙여서 합성하는 제2 합성기

를 갖는 부기 1에 기재된 증폭기.

(부기 8)

상기 아날로그 연산 회로는,

상기 제1 분배기로부터의 제1 출력 신호와, 상기 제2 분배기로부터의 제3 출력 신호를 동상에서 합성하는 제1 합성기와,

상기 제1 분배기로부터의 제2 출력 신호와, 상기 제2 분배기로부터의 제4 출력 신호를 동상에서 합성하는 제2 합성기

를 갖는 부기 1에 증폭기.

(부기 9)

상기 제1 합성기로부터의 출력 신호를 증폭하는 제1 증폭기와,

상기 제2 합성기로부터의 출력 신호를 증폭하는 제2 증폭기와,

상기 제1 증폭기에 의해 증폭된 상기 제1 합성기로부터의 출력 신호와, 상기 제2 증폭기에 의해 증폭된 상기 제2 합성기로부터의 출력 신호를 합성하는 합성기

를 갖는 부기 2, 7 및 8 중 어느 한 항에 기재된 증폭기.

(부기 10)

상기 합성기로부터의 출력 신호를 분배하는 분배부와,

상기 분배부에 의해 분배된 제1 출력 신호와, 상기 입력 신호 사이의 차분을 구하는 제1 감산기와,

상기 분배부에 의해 분배된 제2 출력 신호와, 상기 제1 감산기로부터의 출력 신호 사이의 차분을 구하는 제2 감산기

를 갖는 부기 9에 기재된 증폭기.

(부기 11)

부기 1 내지 10 중 어느 한 항에 기재된 증폭기를 갖는 송신기.

(부기 12)

부기 11에 기재된 송신기를 갖는 기지국.

(부기 13)

입력 신호와 직교하는 직교 신호를 발생하고,

상기 직교 신호를 아날로그 신호로 변환함으로써 제1 아날로그 신호를 발생하고,

상기 입력 신호를 아날로그 신호로 변환함으로써 제2 아날로그 신호를 발생하고,

상기 제1 아날로그 신호와, 상기 제2 아날로그 신호에 기초하여, 정포락선 신호를 발생하는 증폭기에 있어서의 방법.

10 : 증폭기
12₁, 12₂ : 진폭 위상 변환기
14₁, 14₂ : D/A 변환기
16₁, 16₂ : 증폭기
18 : 합성기
100 : 기지국
102 : 베이스 밴드 처리 장치
104 : 데이터 처리부
106 : 송신 데이터 송출부
108 : 수신 데이터 수령부
110 : RRH
112 : 송신 데이터 수령부
114 : 캐리어 합성부
116 : 송신기
118 : 안테나 공용 필터
120 : 안테나
122 : 수신기
124 : 캐리어 분리부
126 : 수신 데이터 송출부
202 : 신호 처리 회로
204₁, 204₂ : D/A 변환기
206 : 아날로그 연산 회로
208₁, 208₂ : 증폭기
210 : 합성기
212 : 대역 제한부
302₁, 302₂ : 분배기
304₁, 304₂ : 합성기
306₁, 306₂ : 합성기
402 : 분배기
404 : 지연선
406 : 감산기
408 : 지연선
410 : 진폭 위상 조정기
412 : 감산기
414 : 진폭 위상 조정기
426 : 증폭기

Claims

입력 신호와 직교하는 직교 신호를 발생하는 신호 처리 회로와,
상기 직교 신호를 아날로그 신호로 변환하는 제1 D/A 변환기와,
상기 입력 신호를 아날로그 신호로 변환하는 제2 D/A 변환기와,
상기 제1 D/A 변환기로부터의 아날로그 신호와, 상기 제2 D/A 변환기로부터의 아날로그 신호에 기초하여, 정포락선 신호를 발생하는 아날로그 연산 회로
를 갖는 증폭기.
제1항에 있어서,
상기 제2 D/A 변환기의 분해능은, 상기 제1 D/A 변환기의 분해능보다도 높고, 또한 상기 제1 D/A 변환기의 샘플링 레이트는, 상기 제2 D/A 변환기의 샘플링 레이트보다도 높은 증폭기.
제1항 또는 제2항에 있어서,
상기 아날로그 연산 회로는,
상기 제1 D/A 변환기로부터의 제1 출력 신호를, 그 제1 출력 신호와, 그 제1 출력 신호에 대하여 위상차를 갖는 제2 출력 신호로 분배하는 제1 분배기와,
상기 제2 D/A 변환기로부터의 제3 출력 신호를, 그 제3 출력 신호와, 그 제3 출력 신호와 동상인 제4 출력 신호로 분배하는 제2 분배기와,
상기 제1 분배기로부터의 제1 출력 신호와, 상기 제2 분배기로부터의 제3 출력 신호를 합성하는 제1 합성기와,
상기 제1 분배기로부터의 제2 출력 신호와, 상기 제2 분배기로부터의 제4 출력 신호를 합성하는 제2 합성기
를 갖는 증폭기.
제1항에 있어서,
상기 직교 신호의 대역을 제한하는 대역 제한 필터
를 갖고,
상기 제1 D/A 변환기는, 상기 대역 제한 필터에 의해 대역이 제한된 직교 신호를 아날로그 신호로 변환하는 증폭기.
제4항에 있어서,
상기 제2 D/A 변환기의 분해능은, 상기 제1 D/A 변환기의 분해능보다도 높은 증폭기.
제1항에 있어서,
상기 신호 처리 회로는, 상기 입력 신호를 x(t)exp(jθ(t))(「x(t)」는 크기를 1로 규격화한 진폭 성분, 「exp」는 자연대수의 밑, 「j」는 허수 단위, 「θ(t)」은 위상 성분)라고 한 경우, 직교 신호로서,

(k는 1, ―1, j, ―j에 의해 나타내는 계수)
를 발생하는 증폭기.