KR20130062025A - 적층형 세라믹 커패시터 - Google Patents

Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성된 복수의 내부전극; 상기 세라믹 소체의 상하 면에 각각 형성된 커버부; 및 상기 세라믹 소체의 양측 면에 형성된 외부전극; 을 포함하며, 상기 각각의 커버부는 양측 단부에 적어도 하나의 발수층을 갖는 적층형 세라믹 커패시터를 제공한다.

Description

적층형 세라믹 커패시터 {Multi-Layered Capacitor}

본 발명은 적층형 세라믹 커패시터에 관한 것이다.

적층형 세라믹 커패시터(Multi-Layered Ceramic Capacitor: MLCC)는 이동통신 단말기, 노트북, 컴퓨터 및 개인 휴대용 단말기(PDA) 등 여러 전자제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.

최근 적층형 세라믹 커패시터는 전자제품의 소형화에 따라 초소형화 및 초고용량화가 요구되며, 이를 위해 유전체층, 내부전극 및 외부전극의 두께를 얇게 하면서 많은 수의 유전체를 적층한 제품이 제조되고 있다.

이러한 적층형 세라믹 커패시터는 소형화를 위해 외부전극의 두께를 얇게 하기 위해서 칩의 모서리 부분에는 페이스트를 상대적으로 얇게 도포하게 되는데, 이러한 구조에 따라 도금액과 같은 이물질의 침투에 취약해질 수 있는 문제점이 발생하는바 이는 제품의 신뢰성이 저하되는 원인이 되었다.

당 기술분야에서는, 외부전극의 두께를 유지하면서도 칩의 모서리 부분을 통해 도금액과 같은 이물질이 침투하는 것을 방지할 수 있는 새로운 방안이 요구되어 왔다.

본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성된 복수의 내부전극; 상기 세라믹 소체의 상하 면에 각각 형성된 커버부; 및 상기 세라믹 소체의 양측 면에 형성된 외부전극; 을 포함하며, 상기 각각의 커버부는 양측 단부에 적어도 하나의 발수층을 갖는 적층형 세라믹 커패시터를 제공한다.

본 발명의 일 실시 예에서, 상기 발수층은 글라스 성분을 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 커버부는 복수의 커버 시트를 적층하여 형성될 수 있다.

본 발명의 일 실시 예에서, 상기 발수층은 상기 커버 시트의 폭 방향을 따라 선형으로 형성될 수 있다.

본 발명의 일 실시 예에서, 상기 발수층은 상기 커버 시트의 일면에 대해서 50 % 이하의 형성 면적을 가질 수 있다.

본 발명의 일 실시 예에 따르면, 세라믹 소체의 상하 면에 형성된 커버부의 양측 단부에 소정 두께를 갖는 발수층을 적어도 하나 이상 구비함으로써, 외부전극의 두께를 증가시키지 않고도 취약부인 칩의 모서리 부분을 통해 도금액과 같은 이물질이 침투하는 것을 효과적으로 방지할 수 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층형 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 2의 커버부를 구성하는 커버 시트를 나타낸 평면도이다.
도 4는 도 3의 커버 시트 복수 개가 적층된 것을 나타낸 측단면도이다.
도 5는 도 1의 적층형 세라믹 커패시터에서 복수의 내부전극이 형성된 복수의 유전체층과, 그 상하 면에 복수의 커버 시트가 적층된 것을 나타낸 측단면도이다.
도 6은 도 5의 구조물을 상하 방향을 따라 압착시킨 칩을 나타낸 측단면도이다.
도 7은 도 6의 사시도이다.
도 8은 도 6의 칩의 일측면에 외부전극이 형성된 것을 부분적으로 나타낸 측단면도이다.
도 9는 도 8의 B부분 확대도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.

도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층형 세라믹 커패시터(100)는, 복수의 유전체층(114)이 적층된 세라믹 소체(115)와, 유전체층(114)의 적어도 일면에 형성된 복수의 제1 및 제2 내부전극(131, 132)과, 세라믹 소체(115)의 상하면에 각각 형성된 커버부(110)와, 세라믹 소체(115)의 양측 면에 형성된 제1 및 제2 외부전극(121, 122)을 포함하며, 각각의 커버부(110)는 양측 단부에 적어도 하나의 발수층(111)을 가질 수 있다.

세라믹 소체(115)는 일반적으로 직방체 형상일 수 있으며, 이에 제한되는 것은 아니다. 또한, 세라믹 소체(115)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층형 세라믹 커패시터(100)를 구성할 수 있다.

도 5를 참조하면, 이러한 세라믹 소체(115)를 구성하는 유전체층(114)은 커패시터의 용량 형성이 기여하는 것으로, 유전체층(114)의 두께는 적층 세라믹 커패시터(100)의 설계된 용량에 맞춰 변경할 수 있다.

이러한 유전체층(114)은 세라믹 분말을 포함할 수 있으며, 예를 들어 BaTiO₃계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(114)에는 이러한 세라믹 분말과 함께, 전이금속 산화물이나 탄화물, 희토류 원소, 마그네슘(Mg)이나 알루미늄(Al) 등과 같은 다양한 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.

제1 및 제2 내부전극(131, 132)은 상이한 극성을 가지며, 유전체층(114)을 형성하는 세라믹 그린시트 상에 형성되어 상하로 적층될 수 있다.

또한, 하나의 유전체층(114)을 사이에 두고 세라믹 소체(115)의 내부에서 적층 방향에 따라 대향되게 배치될 수 있으며, 제1 및 제2 내부전극(131, 132)의 양측 단부는 세라믹 소체(115)의 일면을 통해 노출될 수 있다.

이러한 제1 및 제2 내부전극(131, 132)은 수지 재료와 도전재를 포함할 수 있으며, 상기 도전재는 예를 들어 구리(Cu), 니켈(Ni) 및 금(Au) 등의 금속 중 하나 또는 이들의 합금을 이용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

제1 및 제2 외부전극(121, 122)은 세라믹 소체(115)의 양 측면을 덮도록 형성될 수 있으며, 세라믹 소체(115)의 일면을 통해 노출된 제1 및 제2 내부전극(131, 132)의 단부와 접속되어 전기적으로 연결됨으로써 외부단자로서의 역할을 수행할 수 있다.

이러한 제1 및 제2 외부전극(121, 122)은 세라믹 소체(114)의 양 측면에 도전성 페이스트를 도포하여 형성할 수 있으며, 상기 도전성 페이스트의 주요 성분으로는 구리(Cu)와 같은 금속성분과, 글라스 및 유기재료 등을 포함할 수 있다.

도 3 및 도 4를 참조하면, 커버부(110)는 적어도 하나의 커버 시트(112)로 이루어지며, 커버 시트(112)는 유전체층(114)과 동일한 재료를 이용하여 형성할 수 있다.

이때, 도 4에 도시된 바와 같이, 커버부(110)는 복수 개의 커버 시트(112), 예컨대 10 개 이상의 커버 시트(112)를 적층하여 구성할 수 있다.

또한, 커버부(110)는 필요시 1 내지 3 개 등의 소수의 커버 시트(112)로만 구성할 수 있으며, 이때 발수층(111)의 두께를 두껍게 하여 3개 이상의 복수의 커버 시트(112)로 커버부(110)를 구성한 것과 유사한 효과를 구현할 수 있다.

한편, 이러한 커버 시트(112)의 적층 개수 및 두께 등은 본 발명의 일 실시 형태를 나타내는 것으로, 본 발명이 이에 한정되는 것은 아니다.

최근 들어 칩의 소형화 및 고용량화에 의해 외부전극의 두께가 점점 얇아지면서 그로 인해 이러한 외부 이물질의 침투성이 더 높아지고 있다.

즉, 외부전극을 형성한 후 거치게 되는 도금 공정에서 외부전극이 두께가 충분하지 않아 칩을 완벽하게 실링하지 못해 도금액이 칩의 내부로 침투하게 되며, 이에 칩의 신뢰성이 저하되는 결과를 가져올 수 있는 것이다.

본 실시 형태에서는 각각의 커버 시트(112)가 양측 단부 중 일면에 소정 두께의 발수층(111)을 가질 수 있으며, 이러한 발수층(111)은 제품 전체로 볼 때 도금액과 같은 외부 이물질의 침투에 취약한 칩의 코너부분에 위치하므로, 이를 통해 상기 이물질 침투의 문제점을 해소할 수 있는 것이다.

한편, 도 6 및 도 7을 참조하면, 칩의 구조상 제1 및 제2 내부전극(131, 132)이 중첩되는 중앙 부분과 제1 및 제2 내부전극(131, 132)이 교대로 노출되어 구성된 외곽 부분 간에는 세라믹 소체(115)의 압착시 단차가 발생할 수 있다.

즉, 중앙 부분은 내부전극들이 중첩되기 때문에 상대적으로 높은 밀도를 갖게 되므로 두꺼운 형상을 갖게 되는 것이다.

그러나, 본 실시 형태에 따르면, 커버부(110)의 양측 단부, 즉 칩의 외곽 부분에 소정 두께를 갖는 발수층(111)을 형성함으로써 두께 차이에 대한 보정이 이루어지게 된다.

따라서, 칩의 중앙 부분과 외곽 부분 간의 단차가 줄어드는 효과를 기대할 수 있으며, 이를 통해 칩의 신뢰성을 향상시키고 용량의 감소를 방지할 수 있다.

이러한 발수층(111)은 바람직하게 글라스 성분으로 구성될 수 있으며, 이 글라스 성분은 제1 및 제2 외부전극(121, 122)에 포함된 글라스 성분과 동일한 성분일 수 있다.

또한, 발수층(111)은 커버 시트(112)의 폭 방향을 따라 선형으로 형성할 수 있다. 이는 각각의 커버 시트(112)에 형성된 면적을 동일하게 설정하는 효과를 제공할 수 있다.

또한, 발수층(111)은 커버 시트(112)의 일면에 대해서 50 % 이하의 범위에 해당하는 면적으로 양측 단부에 형성될 수 있다.

이는, 만약 발수층(111)의 면적이 50 %를 초과하게 되면 칩 전체의 크기가 증가되는 문제점이 발생할 수 있기 때문이다.

위와 같이 구성된 본 실시 형태의 적층 세라믹 커패시터(100)는, 도 8 및 9를 참조하면, 발수층(111)이 적층 세라믹 커패시터(100)의 양측 단부의 모서리에 위치함으로써, 그 내부에 포함된 글라스 성분이 제1 및 제2 외부전극(121, 122) 도포시 제1 및 제2 외부전극(121, 122)의 원료에 포함되는 글라스 성분과 결합되면서 발수층(111)과 제1 및 제2 외부전극(121, 122) 간의 연결로 인해 칩의 모서리 부분에 글라스로 이루어진 큰 배리어를 형성하게 되고, 이에 도금액 침투의 주요 경로를 막아 주어 도금액 침투를 억제하는 역할을 할 수 있다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 ; 적층형 세라믹 커패시터 110 ; 커버부
111 ; 발수층 112 ; 커버 시트
114 ; 유전체층 115 ; 세라믹 소체
121, 122 ; 제1 및 제2 외부전극 131, 132 ; 제1 및 제2 내부전극

Claims (5)

1. 복수의 유전체층이 적층된 세라믹 소체;
   상기 유전체층의 적어도 일면에 형성된 복수의 내부전극;
   상기 세라믹 소체의 상하 면에 각각 형성된 커버부; 및
   상기 세라믹 소체의 양측 면에 형성된 외부전극; 을 포함하며,
   상기 각각의 커버부는 양측 단부에 적어도 하나의 발수층을 갖는 적층형 세라믹 커패시터.
   
2. 제1항에 있어서,
   상기 발수층은 글라스 성분을 포함하는 것을 특징으로 하는 적층형 세라믹 커패시터.
   
3. 제1항에 있어서,
   상기 커버부는 복수의 커버 시트를 적층하여 형성된 것을 특징으로 하는 적층형 세라믹 커패시터.
   
4. 제3항에 있어서,
   상기 발수층은 상기 커버 시트의 폭 방향을 따라 선형으로 형성된 것을 특징으로 하는 적층형 세라믹 커패시터.
   
5. 제3항에 있어서,
   상기 발수층은 상기 커버 시트의 일면에 대해서 50 % 이하의 형성 면적을 갖는 것을 특징으로 하는 적층형 세라믹 커패시터.

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