KR20130058428A - 고체 전해 캐패시터 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 고체 전해 캐패시터 및 이의 제조방법에 관한 것으로, 본 발명은 금속 분말을 포함하는 성형체를 소결하여 형성된 칩소결체; 상기 칩소결체의 상부에 형성된 카본층; 및 상기 카본층 상에 형성된 은(Ag)층을 포함하며, 상기 은(Ag)층은 평균 입경이 3 μm 이상인 제1 입자 및 제2 입자를 포함하며, 제1 입자의 평균 입경은 제2 입자의 2배 내지 4배인 고체 전해 캐패시터 및 이의 제조방법을 제공한다.
본 발명에 따르면 고체 전해 캐패시터의 은(Ag)층이 평균 입경이 3 μm 이상인 제1 입자 및 제2 입자를 포함하며, 제1 입자의 평균 입경은 제2 입자의 2배 내지 4배가 되도록 2종 사이즈의 입자를 혼합하여 형성됨으로써, 표면의 코팅성 개선 및 등가직렬저항 (Equivalent Series Resistance, ESR) 특성을 향상시킬 수 있다.

Description

고체 전해 캐패시터 및 이의 제조방법 {Solid Electrolyte Capacitor and fabrication method thereof}
본 발명은 고체 전해 캐패시터 및 이의 제조방법에 관한 것으로서, 표면의 코팅성 개선 및 우수한 등가직렬저항(Equivalent Series Resistance, ESR) 특성을 가질 수 있는 고체 전해 캐패시터 및 이의 제조방법에 관한 것이다.
탄탈(tantalum: Ta) 소재는 융점이 높고 연성, 내식성 등이 우수한 기계적, 물리적 특징으로 인해 전기, 전자를 비롯하여 기계, 화공, 의료뿐만 아니라 우주, 군사 등 산업전반에 걸쳐 광범위하게 사용되고 있는 금속이다.
특히 탄탈 소재는 모든 금속 중 가장 안정한 양극 산화피막을 형성시킬 수 있는 특성으로 현재 소형 커패시터의 양극소재로 널리 이용되고 있다.
더욱이 탄탈 소재는 최근 전자, 정보통신 등 IT 산업의 급격한 발달로 인해 매년 그 사용량이 10%씩 급격히 증가하고 있다.
탄탈 캐패시터(Tantalum Capacitor)는 탄탈 파우더(Tantalum Powder)를 소결하여 굳혔을때 나오는 빈틈을 이용하는 구조로 되어 있으며, 전극 금속으로서의 탄탈 표면에, 양극 산화법에 의해 산화 탄탈(Ta2O5)을 형성하고, 이것을 유전체로 하여, 그 위에 전해질로서 이산화망간층(MnO2)을 형성한다.
또한 음극 전극의 도출 때문에 이산화망간(MnO2)층 위에 카본층 및 금속층으로서 은(Ag)층을 형성하게 된다.
최근 소형 고용량화 제품 개발에 따라 상기 은(Ag)층의 형성시에 작은 입경의 입자를 사용하는 경우, 표면의 코팅성은 개선되나 입자간 접촉수가 많아서 접촉 저항이 높아지는 문제가 있다.
한편, 입경이 큰 입자를 사용할 경우, 소자의 엣지(Edge)부에 도포가 잘되지 않는 문제가 있다.
본 발명은 고체 전해 캐패시터 및 이의 제조방법에 관한 것으로서, 표면의 코팅성 개선 및 우수한 등가직렬저항(Equivalent Series Resistance, ESR) 특성을 가질 수 있는 고체 전해 캐패시터 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 금속 분말을 포함하는 성형체를 소결하여 형성된 칩소결체; 상기 칩소결체의 상부에 형성된 카본층; 및 상기 카본층 상에 형성된 은(Ag)층을 포함하며, 상기 은(Ag)층은 평균 입경이 3 μm 이상인 제1 입자 및 제2 입자를 포함하며, 제1 입자의 평균 입경은 제2 입자의 2배 내지 4배인 고체 전해 캐패시터를 제공한다.
상기 은(Ag)층이 포함하는 제1 및 제2 입자의 형상은 판상(flake)일 수 있다.
상기 제1 입자는 상기 제1 및 제2 입자의 합계량에 대하여 5 내지 25 중량%의 함량을 가질 수 있다.
상기 제1 입자의 평균 입경은 8.0 내지 12.0 μm 일 수 있다.
상기 금속 분말은 탄탈(Ta), 알루미늄(Al), 니오브(Nb), 바나듐(V), 티탄(Ti) 및 지르코늄(Zr)을 포함하는 군으로부터 선택된 하나 이상일 수 있다.
상기 고체 전해 캐패시터는 상기 칩소결체와 상기 카본층 사이에 유전체 산화 피막층 및 음극의 극성을 갖는 고체 전해질층을 더 포함할 수 있다.
상기 고체 전해질층은 이산화망간(MnO2) 및 전도성 고분자로 이루어진 군으로부터 선택된 하나 이상으로 형성될 수 있다.
본 발명의 다른 실시형태는 소결에 의해 칩소결체를 성형하는 단계; 상기 칩소결체의 외부면에 카본층을 적층하는 단계; 평균 입경이 3 μm 이상인 제1 입자 및 제2 입자를 포함하며, 제1 입자의 평균 입경은 제2 입자의 2배 내지 4배인 은(Ag) 페이스트를 마련하는 단계; 및 상기 카본층의 외측에 은 페이스트를 도포하여 은(Ag)층을 형성하는 단계;를 포함하는 고체 전해 캐패시터의 제조방법을 제공한다.
상기 은(Ag) 페이스트가 포함하는 제1 및 제2 입자의 형상은 판상(flake)일 수 있다.
상기 제1 입자는 상기 제1 및 제2 입자의 합계량에 대하여 5 내지 25 중량%의 함량을 가질 수 있다.
상기 제1 입자의 평균 입경은 8.0 내지 12.0 μm 일 수 있다.
상기 금속 분말은 탄탈(Ta), 알루미늄(Al), 니오브(Nb), 바나듐(V), 티탄(Ti) 및 지르코늄(Zr)을 포함하는 군으로부터 선택된 하나 이상일 수 있다.
상기 고체 전해 캐패시터의 제조방법은 칩소결체의 외부면에 카본층을 적층하는 단계 전에 상기 칩소결체와 상기 카본층 사이에 유전체 산화 피막층 및 음극의 극성을 갖는 고체 전해질층을 형성하는 단계를 더 포함할 수 있다.
상기 고체 전해질층은 이산화망간(MnO2) 및 전도성 고분자로 이루어진 군으로부터 선택된 하나 이상으로 형성될 수 있다.
본 발명에 따르면 고체 전해 캐패시터의 은(Ag)층이 평균 입경이 3 μm 이상인 제1 입자 및 제2 입자를 포함하며, 제1 입자의 평균 입경은 제2 입자의 2배 내지 4배가 되도록 2종 사이즈의 입자를 혼합하여 형성됨으로써, 표면의 코팅성 개선 및 등가직렬저항 (Equivalent Series Resistance, ESR) 특성을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 고체 전해 캐패시터의 칩소결체의 단면도이다.
도 2는 도 1의 A 영역의 확대도이다.
도 3은 본 발명의 다른 실시예에 따른 고체 전해 캐패시터의 제조 공정도이다.
도 4는 본 발명의 실시예 및 비교예의 등가직렬저항(Equivalent Series Resistance, ESR) 특성을 비교한 그래프이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일실시예에 따른 고체 전해 캐패시터의 칩소결체의 단면도이다.
도 2는 도 1의 A 영역의 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 고체 전해 캐패시터는 금속 분말을 포함하는 성형체를 소결하여 형성된 칩소결체(11); 상기 칩소결체(11)의 상부에 형성된 카본층; 및 상기 카본층 상에 형성된 은(Ag)층을 포함하며, 상기 은(Ag)층은 평균 입경이 3 μm 이상인 제1 입자(1) 및 제2 입자(2)를 포함하며, 제1 입자(1)의 평균 입경은 제2 입자(2)의 2배 내지 4배일 수 있다.
상기 고체 전해 캐패시터는 상기 칩소결체(11) 내부에 위치하는 삽입영역과 상기 칩소결체(11) 외부에 위치하는 비삽입 영역을 갖는 양극 인출선(12)을 더 포함할 수 있다
상기 칩소결체(11)는 금속 분말 및 바인더를 포함하는 성형체(10)를 소결하여 형성될 수 있다.
구체적으로, 금속 분말, 바인더 및 용제를 일정비율로 혼합 교반시키고, 혼합 파우더를 압축하여 직육면체로 성형한 후, 이를 고온과 고진동 하에서 소결시켜 제작될 수 있다.
상기 금속 분말은 본 발명의 일 실시예에 따른 고체 전해 캐패시터의 칩소결체에 사용될 수 있는 것이라면 특별히 제한되지 않으며, 예를 들어, 탄탈(Ta), 알루미늄(Al), 니오브(Nb), 바나듐(V), 티탄(Ti) 및 지르코늄(Zr)을 포함하는 군으로부터 선택된 하나 이상일 수 있다.
특히, 본 발명의 일 실시예에 따른 고체 전해 캐패시터의 칩소결체는 탄탈(Ta) 분말을 사용하여 형성될 수 있다.
상기 바인더는 특별히 제한되지 않으며, 예를 들어, 셀룰로오스계 바인더일 수 있다.
상기 셀룰로오스계 바인더로서는 니트로셀룰로오스(nitrocellulose), 메틸 셀룰로오스(methyl cellulose), 에틸 셀룰로오스(ethyl cellulose) 및 히드록시 프로필 셀룰로오스(hydroxy propyl cellulose)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
그리고, 상기 양극 인출선(12)은 혼합 파우더를 압축하기 전, 중심으로부터 편심되도록 삽입 장착될 수 있다.
본 발명의 일 실시예에 따르면, 상기 칩소결체(11)에는 절연층으로서 유전체 산화피막층(13)이 형성될 수 있다.
즉, 상기 유전체 산화피막층(13)은 전기화학 반응을 이용한 화성공정에 의해서 상기 칩소결체(11)의 표면에 산화피막(Ta2O5)을 성장시켜 형성할 수 있다.
이때 상기 유전체 산화피막층(13)은 상기 칩소결체(11)를 유전체로 변화시키게 된다.
그리고, 상기 유전체 산화피막층(13) 상에 음극의 극성을 갖는 고체 전해질층(14)이 도포되어 형성될 수 있다.
상기 고체 전해질층(14)은 특별히 제한되지 않으며, 예를 들어 이산화망간(MnO2) 및 전도성 고분자로 이루어진 군으로부터 선택된 하나 이상으로 형성될 수 있으며, 특히 이산화망간(MnO2)으로 형성될 수 있다.
구체적으로, 이산화망간(MnO2)으로 형성될 경우에는 질산-망간 용액에 상기 유전체 산화피막층(13)으로 포밍된 상기 칩소결체(11)를 함침시켜 그 외표면에 질산-망간 용액이 도포되도록 한 후에 이를 소성시켜 음극을 갖는 이산화망간(MnO2)층인 고체 전해질층(14)이 형성될 수 있다.
다음으로, 카본층(15)이 상기 고체 전해질층(14) 상에 적층되며, 카본 분말을 에폭시계의 수지를 포함하는 유기 용매에 용해하여, 카본 분말이 용해된 용액에 상기 칩소결체(11)를 함침한 후 유기 용매를 휘발시키기 위해 소정 온도로 건조함으로써 적층된다.
또한, 상기 카본층(15)은 은(Ag) 이온이 통과되는 것을 방지하는 역할을 수행할 수 있다.
그 다음, 상기 카본층(15)의 상부면에 은(Ag) 페이스트로 형성된 은(Ag)층(16)을 포함할 수 있다.
상기 은(Ag)층(16)은 도전성이 향상되도록 카본층(15)의 외측에 적층될 수 있다.
또한, 상기 은(Ag)층(16)은 음극층이 가지는 극성에 대한 도전성이 향상되도록 함으로써 극성 전달을 위한 전기적 연결을 용이하게 할 수 있다.
본 발명의 일 실시예에 따르면, 상기 은(Ag)층(16)은 평균 입경이 3 μm 이상인 제1 입자(1) 및 제2 입자(2)를 포함하며, 제1 입자(1)의 평균 입경은 제2 입자(2)의 2배 내지 4배일 수 있다.
상기 제1 입자(1) 및 제2 입자(2)는 우수한 등가직렬저항(Equivalent Series Resistance, ESR) 특성을 얻기 위하여, 평균 입경이 3 μm 이상일 수 있다.
상기 제1 입자(1) 및 제2 입자(2)의 평균 입경이 3 μm 미만의 경우에는, 입자간 접촉수가 많아져서 접촉저항이 높아지므로, 등가직렬저항(Equivalent Series Resistance, ESR) 특성이 나빠질 수 있다.
또한, 접촉저항을 줄임과 동시에 상기 고체 전해 캐패시터의 표면의 코팅성을 개선하기 위하여, 제1 입자(1)의 평균 입경은 제2 입자(2)의 2배 내지 4배일 수 있다.
본 발명의 일 실시예에 따른 고체 전해 캐패시터의 은(Ag)층(16)은 평균 입경이 서로 다른 이종의 제1 은(Ag) 입자(1)와 제2 은(Ag) 입자(2)를 포함함으로써, 평균 입경이 큰 제1 은(Ag) 입자(1)는 입자간 접촉수를 줄여 접촉저항을 줄일 수 있다.
상기 감소된 접촉저항으로 인하여, 상기 고체 전해 캐패시터는 우수한 등가직렬저항(Equivalent Series Resistance, ESR) 특성을 얻을 수 있다.
또한, 평균 입경이 작은 제2 은(Ag) 입자(2)는 상기 고체 전해 캐패시터의 엣지(Edge)부의 도포 상태를 양호하게 구현할 수 있으며, 표면 조도가 형성되어 있는 카본층(15)의 표면을 치밀하게 도포할 수 있다.
상기와 같이, 고체 전해 캐패시터의 표면의 코팅성이 개선됨으로 인하여 신뢰성이 향상되는 효과가 있을 수 있다.
상기 제1 입자(1)의 평균 입경은 제2 입자(2)의 평균 입경과 비교하여 2배 내지 4배일 수 있다.
상기 제1 입자(1)의 평균 입경이 제2 입자(2)의 평균 입경에 비하여 2배 미만일 경우에는 평균 입경이 충분히 크지 않아, 입자간 접촉수 감소에 따른 우수한 등가직렬저항(Equivalent Series Resistance, ESR) 특성을 얻을 수 없다.
상기 제1 입자(1)의 평균 입경이 제2 입자(2)의 평균 입경에 비하여 4배를 초과하는 경우에는 상기 제1 입자(1)의 평균 입경이 너무 커서, 고체 전해 캐패시터의 표면의 코팅성 개선 효과가 미비할 수 있다.
상기 제1 입자(1)의 평균 입경은 특별히 제한되지 않으며, 예를 들어 8.0 내지 12.0 μm 일 수 있다.
상기 은(Ag)층(16)이 포함하는 제1 및 제2 입자(1, 2)의 형상은 판상(flake)일 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 일실시예에 따르면, 상기 제1 입자(1)는 상기 제1 및 제2 입자(1, 2)의 합계량에 대하여 5 내지 25 중량%의 함량을 가질 수 있다.
상기 제1 입자(1)의 함량이 5 중량% 미만의 경우에는 평균 입경이 큰 입자의 함량이 적어서 입자간 접촉수 감소에 따른 우수한 등가직렬저항(Equivalent Series Resistance, ESR) 특성을 얻을 수 없다.
상기 제1 입자(1)의 함량이 25 중량%를 초과하는 경우에는 평균 입경이 큰 입자의 함량이 많아 상기 고체 전해 캐패시터의 엣지(Edge)부 및 표면 조도가 형성되어 있는 카본층(15)의 표면을 치밀하게 도포할 수 없다.
또한, 상기 은(Ag)층(16)을 형성하는 방법은 특별히 제한되지 않으며, 예를 들어 침지 도장(dip coating) 방식에 의해 형성될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 고체 전해 캐패시터의 제조 공정도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 고체 전해 캐패시터의 제조방법은 소결에 의해 칩소결체를 성형하는 단계; 상기 칩소결체의 외부면에 카본층을 적층하는 단계; 평균 입경이 3 μm 이상인 제1 입자 및 제2 입자를 포함하며, 제1 입자의 평균 입경은 제2 입자의 2배 내지 4배인 은(Ag) 페이스트를 마련하는 단계; 및 상기 카본층의 외측에 은 페이스트를 도포하여 은(Ag)층을 형성하는 단계;를 포함할 수 있다.
본 발명의 다른 실시예에 따른 고체 전해 캐패시터의 제조방법은 평균 입경이 3 μm 이상인 제1 입자 및 제2 입자를 포함하며, 제1 입자의 평균 입경은 제2 입자의 2배 내지 4배인 은(Ag) 페이스트를 마련하는 단계; 및 상기 카본층의 외측에 은 페이스트를 도포하여 은(Ag)층을 형성하는 단계;를 포함한다는 점을 제외하고는 일반적인 제조방법을 따르며, 여기서는 생략하도록 한다.
상기 고체 전해 캐패시터의 제조방법은 칩소결체의 외부면에 카본층을 적층하는 단계 전에 상기 칩소결체와 상기 카본층 사이에 유전체 산화 피막층 및 음극의 극성을 갖는 고체 전해질층을 형성하는 단계를 더 포함할 수 있다.
상기 고체 전해질층은 이산화망간(MnO2) 및 전도성 고분자로 이루어진 군으로부터 선택된 하나 이상으로 형성될 수 있다.
또한, 상기 은(Ag) 페이스트가 포함하는 제1 및 제2 입자의 형상은 판상(flake)일 수 있으며, 상기 제1 입자는 상기 제1 및 제2 입자의 합계량에 대하여 5 내지 25 중량%의 함량을 가질 수 있고, 상기 제1 입자의 평균 입경은 8.0 내지 12.0 μm 일 수 있다.
상기 금속 분말은 탄탈(Ta), 알루미늄(Al), 니오브(Nb), 바나듐(V), 티탄(Ti) 및 지르코늄(Zr)을 포함하는 군으로부터 선택된 하나 이상일 수 있다.
상기의 특징들은 상술한 본 발명의 일 실시예에 따른 고체 전해 캐패시터의 설명과 동일하므로, 구체적인 설명은 생략하도록 한다.
이하, 실시예 및 비교예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
상기 실시예는 카본층이 도포된 고체 전해 캐패시터에 있어서, 상기 카본층 상에 이종의 입경을 갖는 제1 및 제2 입자를 포함하는 은(Ag) 페이스트를 이용하여 은(Ag)층을 형성하였다.
구체적으로, 입경의 누적 분포 50%의 값인 D50이 9.0 μm인 제1 입자와 입경의 누적 분포 50%의 값인 D50이 3.0 μm인 제2 입자의 혼합 비율을 다양하게 변화시키면서 은(Ag) 페이스트를 마련하였다.
다음으로, 상기 카본층 상에 상기 은(Ag) 페이스트를 이용하여 은(Ag)층을 형성하였다.
비교예는 상기 은(Ag) 페이스트가 누적 분포 50%의 값인 D50이 3.5 μm인 동법으로 고체 전해 캐패시터를 제작하였다.
아래 표 1은 다양한 비율로 상기 제1 입자와 제2 입자를 혼합한 실시예 및 비교예에 따른 등가직렬저항(ESR) 특성을 비교한 표이다.
제1 입자의 함량(중량%) 등가직렬저항(m ohm)
실시예1 5
실시예2 15
실시예3 25
비교예 -
상기 [표 1]을 참조하면, 입경의 누적 분포 50%의 값인 D50이 9.0 μm인 제1 입자를 5 내지 25 중량% 및 입경의 누적 분포 50%의 값인 D50이 3.0 μm인 제2 입자를 포함하는 실시예 1 내지 3의 경우가 단일 평균 입경의 입자를 포함하는 비교예에 비하여 약 20%의 등가직렬저항(ESR) 저감 효과가 있음을 알 수 있다.
도 4는 본 발명의 실시예 및 비교예의 등가직렬저항(Equivalent Series Resistance, ESR) 특성을 비교한 그래프이다.
결론적으로, 고체 전해 캐패시터의 은(Ag)층이 평균 입경이 3 μm 이상인 제1 입자 및 제2 입자를 포함하며, 제1 입자의 평균 입경은 제2 입자의 2배 내지 4배가 되도록 2종 사이즈의 입자를 혼합하여 형성됨으로써, 표면의 코팅성 개선 및 등가직렬저항 (Equivalent Series Resistance, ESR) 특성을 향상시킬 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1 : 제1 입자 2 : 제2 입자
11 : 칩소결체 12 : 양극 인출선
13 : 유전체 산화피막층 14 : 고체 전해질층
15 : 카본(Carbon)층 16 : 은(Ag) 층

Claims (14)

  1. 금속 분말을 포함하는 성형체를 소결하여 형성된 칩소결체;
    상기 칩소결체의 상부에 형성된 카본층; 및
    상기 카본층 상에 형성된 은(Ag)층을 포함하며,
    상기 은(Ag)층은 평균 입경이 3 μm 이상인 제1 입자 및 제2 입자를 포함하며, 제1 입자의 평균 입경은 제2 입자의 2배 내지 4배인 고체 전해 캐패시터.
  2. 제1항에 있어서,
    상기 은(Ag)층이 포함하는 제1 및 제2 입자의 형상은 판상(flake)인 고체 전해 캐패시터.
  3. 제1항에 있어서,
    상기 제1 입자는 상기 제1 및 제2 입자의 합계량에 대하여 5 내지 25 중량%의 함량을 가지는 고체 전해 캐패시터.
  4. 제1항에 있어서,
    상기 제1 입자의 평균 입경은 8.0 내지 12.0 μm 인 고체 전해 캐패시터.
  5. 제1항에 있어서,
    상기 금속 분말은 탄탈(Ta), 알루미늄(Al), 니오브(Nb), 바나듐(V), 티탄(Ti) 및 지르코늄(Zr)을 포함하는 군으로부터 선택된 하나 이상인 고체 전해 캐패시터.
  6. 제1항에 있어서,
    상기 고체 전해 캐패시터는 상기 칩소결체와 상기 카본층 사이에 유전체 산화 피막층 및 음극의 극성을 갖는 고체 전해질층을 더 포함하는 고체 전해 캐패시터.
  7. 제6항에 있어서,
    상기 고체 전해질층은 이산화망간(MnO2) 및 전도성 고분자로 이루어진 군으로부터 선택된 하나 이상으로 형성된 고체 전해 캐패시터.
  8. 소결에 의해 칩소결체를 성형하는 단계;
    상기 칩소결체의 외부면에 카본층을 적층하는 단계;
    평균 입경이 3 μm 이상인 제1 입자 및 제2 입자를 포함하며, 제1 입자의 평균 입경은 제2 입자의 2배 내지 4배인 은(Ag) 페이스트를 마련하는 단계; 및
    상기 카본층의 외측에 은 페이스트를 도포하여 은(Ag)층을 형성하는 단계;
    를 포함하는 고체 전해 캐패시터의 제조방법.
  9. 제8항에 있어서,
    상기 은(Ag) 페이스트가 포함하는 제1 및 제2 입자의 형상은 판상(flake)인 고체 전해 캐패시터의 제조방법.
  10. 제8항에 있어서,
    상기 제1 입자는 상기 제1 및 제2 입자의 합계량에 대하여 5 내지 25 중량%의 함량을 가지는 고체 전해 캐패시터의 제조방법.
  11. 제8항에 있어서,
    상기 제1 입자의 평균 입경은 8.0 내지 12.0 μm 인 고체 전해 캐패시터의 제조방법.
  12. 제8항에 있어서,
    상기 금속 분말은 탄탈(Ta), 알루미늄(Al), 니오브(Nb), 바나듐(V), 티탄(Ti) 및 지르코늄(Zr)을 포함하는 군으로부터 선택된 하나 이상인 고체 전해 캐패시터의 제조방법.
  13. 제8항에 있어서,
    상기 칩소결체의 외부면에 카본층을 적층하는 단계 전에 상기 칩소결체와 상기 카본층 사이에 유전체 산화 피막층 및 음극의 극성을 갖는 고체 전해질층을 형성하는 단계를 더 포함하는 고체 전해 캐패시터의 제조방법.
  14. 제13항에 있어서,
    상기 고체 전해질층은 이산화망간(MnO2) 및 전도성 고분자로 이루어진 군으로부터 선택된 하나 이상으로 형성된 고체 전해 캐패시터의 제조방법.
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