KR20130036212A - 광전자 반도체 칩 - Google Patents

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크리스토프 아이힐러
테레사 레르머
아드리안 슈테판 아브라메스쿠
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

본 발명은 광전자 반도체 칩에 관한 것으로서, 본 발명에 따른 광전자 반도체 칩(1)의 적어도 한 가지 실시 예에서 상기 광전자 반도체 칩은 기판(2) 그리고 상기 기판(2) 상에서 에피택셜 방식으로 성장한 반도체 층 시퀀스(3)를 포함한다. 상기 반도체 층 시퀀스(3)는 질화물-화합물 반도체 재료를 기본으로 하고, 전자기 방사선을 형성하기 위한 적어도 하나의 활성 구역(4) 그리고 상기 활성 구역(4)에 직접적으로 또는 간접적으로 인접하는 적어도 하나의 도파관 층(5)을 포함하며, 이 경우에는 하나의 도파관(45)이 형성된다. 또한, 상기 반도체 층 시퀀스(3)는 상기 활성 구역(4)의 p-도핑 측에는 상기 도파관 층(5)에 인접하는 p-피복 층(6p)(cladding)을 그리고/또는 상기 활성 구역(4)의 n-도핑 측에는 n-피복 층(6n)을 포함한다. 상기 도파관 층(5)은 상기 피복 층(6n, 6p)에 직접적으로 또는 간접적으로 인접한다. 이 경우에 도파관을 관통하는 모드(M)의 유효 굴절률(neff)은 기판(2)의 굴절률보다 크다.

Description

광전자 반도체 칩 {OPTOELECTRONIC SEMICONDUCTOR CHIP}
본 발명은 광전자 반도체 칩에 관한 것이다.
본 발명의 해결 과제는, 반도체 층 시퀀스의 기판이 기생 도파관으로서 작용을 하지 않는 광전자 반도체 칩을 제공하는 데 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 광전자 반도체 칩은 기판 그리고 상기 기판상에 설치된 반도체 층 시퀀스를 포함한다. 기판으로서는 특히 반도체 층 시퀀스가 그 위에서 에피택셜 방식으로 성장되는 성장 기판이 사용될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 반도체 층 시퀀스는 질화물-화합물 반도체 재료를 기본으로 한다. 본 발명과 관련하여 이와 같은 내용이 의미하는 바는, 반도체 층 시퀀스 또는 상기 반도체 층 시퀀스의 적어도 한 부분, 특히 바람직하게는 적어도 하나의 활성 구역 및/또는 기판과 같은 성장 기판이 질화물-화합물 반도체 재료, 바람직하게는 AlnGamIn1 -n- mN을 구비하거나 또는 이와 같은 재료로 이루어지며, 이 경우에 0 ≤ n ≤ 1이고, 0 ≤ m ≤ 1이며 그리고 n + m ≤ 1이다. 이때 상기 재료는 반드시 상기 일반식에 따른 수학적으로 정확한 조성을 가질 필요는 없다. 오히려 상기 재료는 예를 들어 하나 또는 다수의 도펀트 그리고 추가의 성분을 포함할 수 있다. 하지만, 단순화를 위해서 상기 일반식은 단지 결정 격자의 주요 성분만을, 다시 말해 Al, Ga, In 및 N을 함유하며, 상기 성분들은 부분적으로 소량의 추가 재료로 대체되고/대체되거나 보충될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 반도체 층 시퀀스는 전자기 방사선을 형성하기 위해 제공된 활성 구역을 포함한다. 상기 활성 구역은 바람직하게 적어도 하나의 pn-천이부를 포함하거나 또는 한 개(한 개 포함) 내지 열 개의 양자 막(quantum film), 특히 바람직하게는 한 개(한 개 포함) 내지 다섯 개의 양자 막 또는 한 개(한 개 포함) 내지 세 개의 양자 막을 포함한다. 상기 양자 막이라는 명칭은 특히 양자화의 치수 설계와 무관한 양자 웰 구조물들을 포함한다. 바람직하게 상기 양자 막은 InGaN을 함유한다. 작동 중에 발생하는 방사선의 파장은 특히 자외선 범위 안에 또는 가시 스펙트럼 범위 안에 놓여 있는데, 예를 들면 340 nm(340 nm 포함) 내지 600 nm, 특히 390 nm(390 nm 포함) 내지 540 nm의 범위 안에 놓여 있다. 상기 활성 구역 안에서 발생하는 전자기 방사선은 바람직하게 균일한(coherent) 방사선, 더 상세하게 말하자면 레이저 방사선이다. 다른 말로 표현하자면, 상기 반도체 칩은 레이저 다이오드 칩일 수 있다. 다시 말해 상기 활성 구역은 그 안에서 광학적인 증폭이 발생하는 영역이다. 상기 활성 구역의 굴절률의 한 가상 부분은 0보다 작을 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 활성 구역의 평균적인 인듐 함량은 0.5 %(0.5 %) 내지 15 %이다. 본 경우에는 상기 활성 구역의 중앙에 놓인 광을 발생하는 영역을 중심으로 대칭인 300 nm까지의 모든 인듐-함유 층이 고려된다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 적어도 상기 이웃하는 두 개의 양자 막 사이에는, 특히 모든 이웃하는 양자 막 사이에는 바람직하게 InGaN을 기본으로 하는 배리어 층들이 존재한다. 상기 배리어 층들은 특히 0.01 %(0.01 %) 내지 20 %, 바람직하게는 0.01 %(0.01 %) 내지 10 %의 인듐 함량을 갖는다. 상기 활성 구역(4)의 양자 막들 사이에 있는 배리어 층들의 층 두께는 특히 0.1 nm(0.1 nm 포함) 내지 30 nm, 바람직하게는 0.1 nm(0.1 nm 포함) 내지 15 nm, 특히 바람직하게는 1 nm(1 nm 포함) 내지 10 nm의 범위 안에 놓인다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 반도체 층 시퀀스는 적어도 하나의 도파관 층을 포함한다. 바람직하게 상기 반도체 층 시퀀스는 두 개의 도파관 층을 포함하고, 상기 두 개의 도파관 층 사이에 활성 구역이 존재한다. 상기 도파관 층들은 특히 활성 구역에 직접적으로 또는 간접적으로 인접하는 그리고 기판의 굴절률보다 크거나 같은 굴절률을 갖는 그러한 층들이다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 적어도 하나의 도파관 층에 의해서 그리고 상기 활성 구역에 의해서 도파관이 형성되며, 상기 도파관 내부에서는 하나의 광학 모드가 관통한다. 상기 도파관은 2차원 도파관이거나 또는 1차원 도파관일 수 있다. 2차원 도파관의 경우에는 상기 활성 구역 내에서 발생하는 방사선이 하나의 평면에서 가이드 되며, 1차원 도파관의 경우에는 하나의 선을 따라서 가이드 된다. 상기 관통하는 모드로서는 바람직하게 기본 모드, 예컨대 소위 TEM00이 사용된다. 바람직하게 상기 도파관은, 반도체 칩을 규정에 따라 올바르게 사용하는 경우에는 상기 도파관 내부를 오로지 기본 모드만이 관통하도록 형성되었다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 도파관 층에는 또는 상기 두 개의 도파관 층들에는 피복 층이 인접한다. 상기 피복 층들은 각각 활성 구역으로부터 떨어져서 마주한 상기 도파관 층(들)의 한 측에 존재한다. 상기 피복 층은 p-도핑 될 수 있거나 또는 n-도핑 될 수 있다. 피복 층은 특히 상기 도파관 층들에 직접적으로 또는 간접적으로 인접하는 그러한 층들이며, 이 경우 상기 피복 층들의 굴절률은 기판의 굴절률보다 작으며 그리고 그에 따라 도파관 층들의 굴절률보다도 작다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 피복 층들은 반도체 층 시퀀스 내부에서 상기 활성 구역의 기하학적인 중심으로부터 멀어지는 방향으로 볼 때 알루미늄 함량이 처음으로 0보다 크거나 또는 0.01 %보다 크거나 또는 0.1 %보다 크거나 또는 1 %보다 큰 그곳에서 시작한다. 도파관 내부에 배리어 층들이 배치되어 있으면, 통상적으로 최대 50 nm의 두께를 갖는 상기 배리어 층들은 상기 피복 층들의 시작을 결정할 때에는 바람직하게 합산되지 않는다. 예컨대 상기 피복 층들의 시작은 상기 활성 구역의 중심으로부터 멀어지는 방향으로 볼 때 적어도 100 nm의 두께를 갖고 사라지지 않은 연속하는 알루미늄 함량을 갖는 반도체 층 시퀀스의 한 부분 영역이다. 상기 피복 층은 예를 들어 AlGaN/GaN 또는 AlGaN/AlGaN 또는 AlInGaN/GaN이 교체되는 층들에 의해서 형성된 초격자(영어: Superlattice)에서도 시작할 수 있으며, 이 경우 상기 초격자의 개별 층들은 바람직하게 최대 20 nm 또는 최대 10 nm 또는 최대 5 nm의 두께를 가지며, 그리고 상기 초격자는 특히 적어도 100 nm 또는 적어도 200 nm의 두께를 갖는다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 도파관 내부를 관통하는 모드의 유효 굴절률은 기판의 굴절률보다 크다. 특히 상기 유효 굴절률은 기판 굴절률의 최대 1.05배에 달한다.
상기 실시 예의 유효 굴절률은 진공 상태에서의 위상 지연에 대하여 상대적으로 도파관 내부에서의 단위 길이당 위상 지연을 양자화한 숫자이다. 상기 위상 지연은 영어로 'phase delay'로도 표기된다. 상기 유효 굴절률은 도파관 내부를 관통하는 모드에 의존한다. 따라서, 통상적인 경우에 상기 기본 모드의 유효 굴절률은 파장이 동일한 경우에도 더 높은 모드의 유효 굴절률과 상이하다. 또한, 상기 유효 굴절률은 전파 상수(β)(영어: propagation constant)에도 의존한다. 상기 전파 상수는 아래의 관계식을 통해서 얻어진다:
Figure pct00001
Figure pct00002
.
상기 관계식에서
Figure pct00003
는 전기적인 전계 강도이고, z는 도파관 내부에서의 전파 방향 또는 가이드 방향이며, ω는 방사선의 주파수이고, t는 시간이다. 상기 전파 상수도 마찬가지로 도파관 내부를 관통하는 모드에 의존하며, 그리고 그에 따라 기본 모드에 대한 전파 상수와 더 높은 모드에 대한 전파 상수는 대체로 상이하다. 상기 전파 상수는 광학 수단을 시뮬레이션하기 위한 프로그램에 의해서 결정될 수 있거나 또는 예컨대 간섭 측정(interferometric) 방식으로 실험에 의해서 검출될 수 있다. 더 상세하게 말하자면, 상기 전파 상수에 의해서는 매체 내부에서 그리고 특히 도파관 내부에서 전파되는 광에 대한 위상 변동이 단위 길이를 기준으로 하여 지시된다.
상기 도파관의 유효 굴절률(neff)에 대해서는 다음의 관계식이 적용된다:
Figure pct00004
도파관 내부를 관통하는 모드의 유효 굴절률(neff)에 대해서는 바람직하게 상기 유효 굴절률이 도파관의 굴절률 또는 평균 굴절률보다 작다는 사실 그리고 상기 유효 굴절률이 피복 층의 굴절률 또는 평균 굴절률보다 크거나 같다는 사실이 적용된다. 다른 말로 표현하자면, 도파관 내부를 관통하는 모드에 대한 유효 굴절률은 피복 층의 굴절률과 도파관의 굴절률 또는 평균 굴절률 사이에 놓여 있다. 상기 조건이 충족되지 않으면, 상기 모드는 통상적인 경우에 도파관 내부를 관통하지 않거나 또는 상기 모드가 관통할 때에 광학적인 손실이 발생하게 된다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 광전자 반도체 칩은 기판 그리고 상기 기판상에 설치된, 특히 에피택셜 방식으로 성장된 반도체 층 시퀀스를 포함한다. 상기 반도체 층 시퀀스는 질화물-화합물 반도체 재료를 기본으로 하며, 그리고 전자기 방사선을 형성하기 위한 적어도 하나의 활성 구역 그리고 상기 활성 구역에 직접적으로 또는 간접적으로 인접하는 적어도 하나의 도파관 층을 포함하며, 이 경우에는 하나의 도파관이 형성된다. 또한, 상기 반도체 층 시퀀스는 상기 활성 구역의 p-도핑 측에는 상기 도파관 층에 인접하는 p-피복 층(cladding layer)을 그리고/또는 상기 활성 구역의 n-도핑 측에는 n-피복 층을 포함한다. 상기 도파관 층은 상기 피복 층에 직접적으로 또는 간접적으로 인접한다. 이 경우에 도파관을 관통하는 모드의 유효 굴절률(neff)은 기판의 굴절률보다 크다.
다시 말해 상기 반도체 칩은 특히 하나의 모드가 관통하는 하나의 도파관이 형성될 수 있도록 굴절률이 낮은 층들과 굴절률이 높은 층들로 이루어진 조합 층들을 기판상에서, 특히 성장 기판상에서 증착하려는 인식을 토대로 하며, 이 경우 상기 관통하는 모드의 유효 굴절률은 기판의 굴절률보다 크다. 전술된 반도체 칩의 경우에는 경계면에서 전반사가 이루어질 때에 특히 도파관과 피복 층 사이에서 발생하여 상기 피복 층 내부에 도달하는 소산장(evanescent field)이 특히 투명한 기판 내부로 침투하는 현상을 반드시 저지할 필요는 없다. 더 상세하게 말하자면, 상기 소산장은 기판 내부로 침투할 수 있다. 예컨대 기판 내부에서 상기 소산장은 전반사가 이루어지는 경계면에서의 장의 출발 진폭을 기준으로 할 때 국부적으로 적어도 1/e3 또는 적어도 5 % 또는 적어도 2.5 %의 비교적 높은 진폭을 갖는다. 종래의 레이저 칩의 경우에는 상기와 같이 소산장이 기판 내부로 침투하는 현상이 통상적인 경우 특히 매우 두꺼운 피복 층에 의해서 저지된다. 상기 반도체 칩에 따르면 기판 내에서는 기판의 굴절률이 상기 관통하는 모드의 유효 굴절률보다 작기 때문에, 소산장이 기판 내부로 침투할 수 있다 하더라도 기판 내부에서는 기생 모드가 전혀 형성될 수 없다.
기판 내부에 있는 한 가지 기생 모드는 특히 광학적인 파 필드(far field)에서, 예컨대 대략 20°에서 추가의 대역들로 나타난다. 이와 같은 대역들은 특히 기판 쪽을 향하고 있는 상기 활성 구역의 측에서 발생한다. 상기 추가의 대역들은 바람직하게 레이저로서 구현된 반도체 칩의 방사 품질을 악화시킨다. 이와 같은 상황은 예컨대 데이터 저장의 목적으로 적용하는 경우에 뿐만 아니라 투영(projection)의 목적으로 적용하는 경우에도 방해 작용을 한다. 한 가지 모드가 기판 내부에 고정되는 상황이 저지됨으로써, 상기와 같은 문제점은 피해질 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 n-피복 층은 0.1 %(0.1 % 포함) 내지 20 %의 Al-비율을 갖는 AlGaN 또는 AlInN 또는 AlInGaN을 기본으로 한다. 특히 상기 n-피복 층은 0.0001 ≤ x ≤ 0.30인 AlxGa1-xN, 0.74 ≤ x ≤ 0.90인 AlxIn1 - xN 또는 0.74 ≤ y ≤ 0.90이고 0.01 ≤ x ≤ 0.3인 (Al1 - yIny)xGa1 - xN으로 이루어지거나 또는 상기 물질을 기본으로 한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 전자 배리어 층이 상기 p-피복 층과 도파관 사이에 배치되어 있으며 그리고/또는 정공 배리어 층이 상기 n-피복 층과 도파관 사이에 배치되어 있다. 상기 배리어 층들은 도파관 내부에도 배치될 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 도파관은 이웃하는 두 개 이상의 양자 막 사이에서 이루어지는 웨이브 가이드를 개선하기 위하여 In-비율이 0.1 %(0.1 % 포함) 내지 20 %이고 두께가 0.1 nm 내지 30 nm이며 InGaN을 기본으로 하는 배리어 층을 포함한다. 상기 양자 막들 사이의 배리어 층들에 의해서는 초격자를 형성하는 것이 가능하다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 도파관 층은 높은 굴절률과 낮은 굴절률이 교체되는 층들을 구비한 초격자를 포함하며, 이 경우 상기 층들의 두께는 각각 0.1 nm(0.1 nm 포함) 내지 70 nm에 달하거나 또는 1 nm(1 nm 포함) 내지 50 nm에 달한다. 상기 층들은 예컨대 25 %까지의 In-비율을 갖는 InGaN 또는 GaN을 기본으로 한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 피복 층은 높은 굴절률과 낮은 굴절률이 교체되는 층들을 구비한 초격자를 포함하며, 이 경우 상기 층들의 두께는 각각 0.1 nm(0.1 nm 포함) 내지 70 nm에 달한다. p-피복 층의 경우에 상기 층들의 두께는 바람직하게 1 nm(1 nm 포함) 내지 70 nm의 범위 안에 놓인다. 상기 층들은 예컨대 25 %까지의 Al-비율을 갖는 AlGaN 또는 GaN을 기본으로 한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 도파관 층 또는 상기 도파관 층들 중에 적어도 하나의 도파관 층 및/또는 상기 피복 층 또는 상기 피복 층들 중에 적어도 하나의 피복 층은 단계적인 굴절률 파형을 갖도록 형성되었다. 다른 말로 표현하자면, 상기 굴절률은 상응하는 층 내부에서 일정하지 않고 오히려 의도한 바대로 변경된다. 특히 상응하는 층들의 굴절률은 활성 구역으로부터 멀어지는 한 가지 방향으로 가면서 점차 단조 함수로 감소한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 피복 층 중에 적어도 하나의 피복 층, 바람직하게 기판 다음에 놓인 피복 층은 두 개 이상의 부분 층으로 분할되었다. 이웃하는 부분 층들 사이에는 특히 기판의 굴절률에 거의 상응하는 굴절률을 갖는 재료가 존재한다. 바람직하게 상기 피복 층은 두 개 내지 열 개의 부분 층으로 세분되었으며, 상기 부분 층들은 활성 구역으로부터 멀어지는 한 가지 방향으로 가면서 점차 단조 함수로 증가하는 두께를 가질 수 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 피복 층들 중에 적어도 하나의 피복 층, 다시 말해 n-피복 층 및/또는 p-피복 층은 반도체 층 시퀀스의 성장 방향을 따라서 그리고/또는 기판에 대하여 수직인 한 가지 방향을 따라서 계단 모양의 또는 램프(ramp) 모양의 알루미늄 함량 파형을 갖는다. '계단 모양의'라는 표현이 의미하는 바는, 알루미늄 함량이 하나의 계단 안에서 일정하거나 거의 일정하다는 것이다. '램프 모양의'라는 표현이 의미하는 바는, 알루미늄 함량이 성장 방향을 따라서 그리고/또는 기판에 대하여 수직인 방향으로 선형으로 또는 거의 선형으로 변경된다는 것이다. 예컨대 상기 피복 층은 2개, 3개, 4개, 5개 또는 6개 내지 15개까지의 계단 및/또는 램프를 구비한다. 이웃하는 계단들의 알루미늄 함량과의 차이는 0.01 퍼센트 포인트(0.01 퍼센트 포인트 포함) 내지 20 퍼센트 포인트이거나 또는 0.5 퍼센트 포인트(0.5 퍼센트 포인트 포함) 내지 10 퍼센트 포인트이거나 또는 1 퍼센트 포인트(1 퍼센트 포인트 포함) 내지 5 퍼센트 포인트이다.
상기 실시 예에서는 특히 바람직하게 상기 피복 층의 제 1 절반의 평균적인 알루미늄 함량이 상기 피복 층의 제 2 절반에서의 평균적인 알루미늄 함량보다 크다는 사실이 적용된다. 상기 제 1 및 제 2 절반은 동일한 기하학적인 두께를 갖는다. 상기 두 개의 절반이란 상기 피복 층을 동일한 두께의 두 개 부분 층으로 단지 가상으로 세분하는 것일 수 있다. 이때 상기 제 1 절반은 상기 제 2 절반보다 활성 구역을 갖는 도파관에 더 가까이 놓여 있다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 제 1 절반의 평균적인 알루미늄 함량은 적어도 0.01 퍼센트 포인트만큼 또는 적어도 0.1 퍼센트 포인트만큼 또는 적어도 0.5 퍼센트 포인트만큼 상기 제 2 절반을 초과한다. 바람직하게 평균적인 알루미늄 함량에서의 차이는 최대 15 퍼센트 포인트 또는 최대 10 퍼센트 포인트 또는 최대 5 퍼센트 포인트이다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 도파관 다음에 놓인 영역에서 하나의 피복 층의 알루미늄 함량 또는 두 개 피복 층의 알루미늄 함량은 적어도 0.5 %, 바람직하게는 적어도 1 %에 달한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 하나의 피복 층 또는 두 개의 피복 층은 얇게 형성되었다. '얇게'라는 표현은 상기 피복 층의 두께가 최대 500 nm에 달한다는 것을 의미할 수 있다. 이때 상기 두께는 바람직하게는 적어도 200 nm 또는 적어도 300 nm에 달한다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 하나 또는 두 개 피복 층의 평균적인 알루미늄 함량은 0.1 %(0.1 % 포함) 내지 30 % 또는 1 %(1 % 포함) 내지 12 % 또는 3 %(3 % 포함) 내지 8 %에 달한다. 전체 피복 층 내부에서의 국부적인 알루미늄 함량도 상기 값 범위들을 벗어나지 않을 수 있다. 전술된 값들은 특히 피복 층들이 얇은 경우에 적용된다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 적어도 하나의 피복 층 또는 두 개 피복 층 안에서의 광학적인 굴절률은 계단 모양의 또는 램프 모양의 파형을 갖는다. 상기 피복 층의 동일한 두께의 두 개의 가상 절반은 상이한 평균 광학 굴절률을 갖는다. 도파관에 더 가까운 제 1 절반은 제 2 절반보다 더 낮은 평균 굴절률을 갖는다. 상기 두 개 절반 간의 굴절률 차는 바람직하게 0.0001(0.0001 포함) 내지 0.2 또는 0.001(0.001 포함) 내지 0.08 또는 0.001(0.001 포함) 내지 0.03의 범위 안에 놓인다.
파형이 계단 모양인 경우에 이웃하는 계단들 간의 굴절률 차는 바람직하게 0.0001(0.0001 포함) 내지 0.2 또는 0.001(0.001 포함) 내지 0.1 또는 0.002(0.002 포함) 내지 0.03의 범위 안에 놓인다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 p-피복 층은 InGaAlN으로 이루어지며, 이 경우 상기 InGaAlN은 도핑 될 수 있다. 상기 p-피복 층의 두께는 100 nm(100 nm 포함) 내지 5000 nm, 바람직하게는 200 nm(200 nm 포함) 내지 2000 nm 또는 400 nm(400 nm 포함) 내지 900 nm의 범위 안에 놓인다. 상기 p-피복 층의 평균적인 알루미늄 함량은 0.1 %(0.1 % 포함) 내지 20 % 또는 3 %(3 % 포함) 내지 10 % 또는 4 %(4 % 포함) 내지 8 %의 범위 안에 놓인다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 도파관의 전체 두께, 다시 말해 특히 p-피복 층과 n-피복 층의 간격은 50 nm(50 nm 포함) 내지 2000 nm 또는 200 nm(200 nm 포함) 내지 1200 nm 또는 400 nm(400 nm 포함) 내지 800 nm의 범위 안에 놓인다.
본 발명에 따른 광전자 반도체 칩의 적어도 한 가지 실시 예에 따르면, 상기 광전자 반도체 칩은 하나 또는 다수의 별도의 또는 상호 연결된 레이저 활성 영역을 갖는 레이저 칩, 릿지-레이저(ridge-laser), 산화물 스트립 레이저, 레이저 잉곳(laser ingot) 또는 발광 다이오드이다.
전술된 실시 예들은 모순이 나타나지 않는 한 서로 조합될 수 있다. 특히 상기 광전자 반도체 칩은 전술된 다수의 실시 예에 따라서 형성되었다.
본 발명에 따른 광전자 반도체 칩은 도면에 도시된 실시 예들을 참조하여 아래에서 상세하게 설명된다. 이때 동일한 도면 부호들은 개별 도면에서 동일한 소자들을 지시한다. 하지만, 도면에 도시된 소자들은 척도에 맞게 도시되어 있지 않으며, 오히려 이해를 돕기 위하여 과도하게 크게 도시될 수 있다.
도 4 내지 도 7, 도 10 내지 도 14, 도 16 내지 도 18, 도 20, 도 23 및 도 24는 본 발명에 따른 광전자 반도체 칩의 실시 예들에 대한 개략도이며, 그리고
도 1 내지 도 3, 도 8, 도 9, 도 15, 도 19, 도 21 및 도 22는 레이저 다이오드의 개략도이다.
도 17 내지 도 22를 제외하고 개별 도면들의 A-부분들 안에는 각각 반도체 층 시퀀스의 성장 방향에 대하여 평행하게 방향 설정된 한 가지 깊이(t)를 따라서 나타나는 굴절률 파형이 임의의 단위들로 도시되어 있다. 또한, A-도면들에는 깊이(t)를 따라서 나타나는 전기장(E)의 파형(e)이 임의의 단위들로 도시되어 있다. B-도면들에는 °로 표시된 복사각(α)에 대한 광학 파 필드의 세기(I)가 임의의 단위들로 도시되어 있다. 도 17a, 도 17b 및 도 17c는 각각 다른 도면들의 A-부분들에 상응한다.
도 1에는 종래의 레이저 다이오드의 구조가 도시되어 있다. 반도체 층 시퀀스(3)가 기판(2)상에서 에피택셜 성장되었다. 상기 반도체 층 시퀀스(3)는 도면들에서 굴절률이 증가된 영역으로 표시된 그리고 양자 막을 구비한 활성 구역(4)을 포함한다. 상기 활성 구역(4)은 이 활성 구역(4)에 직접적으로 인접하는 두 개의 도파관 층(5n, 5p) 사이에 존재한다. 활성 구역(4)으로부터 바라보았을 때 기판(2) 쪽으로 향하고 있는 도파관 층(5n)은 n-도핑 되었으며, 다른 피복 층(5p)은 p-도핑 되었다. 상기 활성 구역(4) 그리고 상기 피복 층(5n, 5p)에 의해서 도파관(45)이 형성되며, 상기 도파관 안에서 광학 모드(M)가 관통한다. 상기 모드(M)는 대략 0°의 복사각(α)에서 방출 작용을 하는데, 더 상세하게 말하자면 반도체 층 시퀀스(3)의 가로 방향 제한 면에 대하여 수직으로 방출 작용을 한다.
상기 활성 구역(4)으로부터 기판(2)에 이르기까지 상기 n-도파관 층(5n)에는 n-도핑된 n-피복 층(6n)이 연결된다. 활성 구역(4)으로부터 출발하여 기판(2)으로부터 멀어지는 한 가지 방향으로 상기 p-도파관 층(5p)에는 전자 배리어(9)가 연결되며, 그리고 콘택 층(8)에 이어서 p-도핑된 p-피복 층(6p)이 연결된다. 상기 피복 층(6n, 6p)의 굴절률은 기판(2)의 굴절률보다 작다.
상기 n-피복 층(6n)의 두께(Tn)는 대략 1500 nm에 달한다. 상기 p-피복 층(6p)의 두께(Tp)는 대략 800 nm에 달한다. n-피복 층(6n)의 두께(Tn)가 상대적으로 더 얇기 때문에, 상기 피복 층(6n) 내부에서는 소산장이 아직 사라지지 않았으며, 그리고 상기 소산장이 투명한 기판(2) 내부로 침투한다. 도파관(45) 안에서 관통하는 상기 모드(M)에 대한 유효 굴절률이 기판(2)의 굴절률보다 작기 때문에, 기판(2) 내부에서는 전기장이 형성될 수 있으며, 이와 관련해서는 대략 5000 nm에서 도 1a에 도시된 전기장(E)의 파형(e)의 상승을 참조할 수 있다. 상기 기판(2) 내부에서 형성될 수 있는 전기장은 광학 파 필드에서는 대략 20 °의 각(α)에서 추가의 대역(S1)으로 나타난다. 또한, -20 °의 각에서는 추가의 기생 모드(S2)가 발생할 수 있다. 상기 하나 또는 상기 두 개의 추가 기생 모드(S1, S2)에 의해서는 도 1a에 따른 레이저 칩을 투영에 적용할 때에 또는 데이터 저장에 적용할 때에 여러 가지 어려움이 나타난다.
상기 관통하는 모드(M)의 유효 굴절률은 전파 상수(β)와 방사선 파장(λ)의 곱을 2π로 나눈 값과 같다. 상기 전파 상수(β)는 상기 관통하는 모드의 차수에 의존하는데, 특히 도파관이 필드를 가이드 할 때에 따르게 되는 방사선 전파 방향에 대하여 수직인 한 평면에서의 전기장 분포에 의존한다. 전파 방향에 대하여 수직인 상기 전기장 분포는 재차 피복 층(6n, 6p)의 굴절률 및 두께에 의존하며, 그리고 상기 도파관(45)의 굴절률 및 구조에 의존한다.
더 상세하게 말하자면, 특별히 사전에 결정된 활성 구역(4)을 갖는 특히 사전에 결정된 도파관(45)의 경우에는 전파 방향에 대하여 수직인 전기장 그리고 그로 인해 상기 도파관(45) 내부를 관통하는 모드의 전파 상수(β)가 피복 층(6n, 6p)의 굴절률에 의해서 그리고 상기 피복 층의 두께에 의해서 영향을 받을 수 있다. 상기 전파 상수(β) 그리고 상기 전파 방향에 대하여 수직인 전기장은 계산될 수 있거나 또는 시뮬레이팅 될 수 있다. 또한, 상기 전기장 또는 상기 전기장의 제곱, 세기 분포도 실험에 의해서 결정될 수 있다.
도 2에 따른 레이저 다이오드에서는 n-피복 층(6n)의 두께가 대략 2.5 ㎛로 확대되었다. AlGaN을 기본으로 하는 n-피복 층(6n)의 알루미늄 함량은 도 1에 따른 것과 마찬가지로 대략 5 % 내지 10 %이다. 이때 상기 관통하는 모드(M)의 유효 굴절률은 기판(2)의 굴절률보다 작다. 상기 n-피복 층(6n)의 두께가 도 1에 비해 확대됨으로써, 상기 n-피복 층(6n) 내부에서는 기판(2) 안에서 추가의 모드가 형성될 수 없을 정도까지 소산장이 사라지게 된다.
하지만, 알루미늄 함량이 비교적 높은 상기 피복 층(6n)과 같은 층들은 GaN 상에 단지 변형된 상태로만 에피택셜 성장한다. 이와 같은 변형은 한 편으로는 성장 품질에 악영향을 미치며, 다른 한 편으로는 부품의 손상을 야기할 수 있는 균열이 반도체 층 시퀀스의 층들 안에서 형성될 수 있다.
또한, 비교적 큰 두께를 요구하기 때문에 성장 시간 및 그와 더불어 제조 비용도 증가하게 된다. 따라서, 알루미늄 함량이 상대적으로 높은 비교적 두꺼운 피복 층들은 부품의 품질에 악영향을 미치고 제조 비용도 상승시킨다.
도 3에 따른 레이저 다이오드에서는 피복 층들이 GaN을 기본으로 하는 그리고 알루미늄 비율이 두드러질 만큼 높지 않은 층들로 대체되었는데, 더 상세하게 말해서 상기 레이저 다이오드는 기판(2)의 굴절률보다 작은 굴절률을 갖는 피복 층을 전혀 구비하지 않는다. 도파관(45)은 InGaN을 기본으로 한다. 상기 InGaN을 기본으로 하는 도파관(45)의 굴절률이 상대적으로 더 높기 때문에, 기판(2) 안에서는 기생 모드가 전혀 형성될 수 없다. 하지만, 도파관(45) 내부에서는 상대적으로 높은 인듐 함량이 필요하게 되며, 이와 같은 상황은 재료의 품질을 더욱 악화시킨다. 다른 한 편으로 인듐 함량이 에피택셜 방식으로 우수하게 구현될 수 있는 경우에는 충전율(filling factor), 다시 말해 활성 구역(4)과 상기 관통하는 모드(M)의 세기 중첩이 상대적으로 작으며, 이와 같은 상황은 활성 구역(4) 안에서 비교적 작은 증폭을 야기하게 된다. 또한, 소산장이 기판(2)으로부터 떨어져서 마주한 상기 반도체 층 시퀀스(3)의 측에 있는 도 3에 도시되지 않은 p-콘택에 도달하는 것을 피하기 위해서는 비교적 매우 두꺼운 층(8)이 필요하다. 다른 말로 표현하자면 도 3에 따른 레이저 다이오드의 경우에도 마찬가지로 제조 비용이 비싸고, 효율도 비교적 낮다.
도 4에는 광전자 반도체 칩(1)의 한 가지 실시 예가 도시되어 있다. 기판(2)으로부터 떨어져서 마주한 상기 도파관(45)의 한 측에서는 p-피복 층(6p)이 형성되었다. 상기 p-피복 층(6p)에 의해서는 도 3에 따른 레이저 다이오드에 비해서 도면에 도시되어 있지 않은 p-콘택에 대하여 소산장이 더 우수하게 차폐된다. 또한, 도 4에 따른 실시 예에서 대략 2.4 %에 달하는 상대적으로 더 높은 충전율에도 도달할 수 있게 된다.
상기 p-피복 층(6p)을 위한 재료로서는 예를 들어 AlGaN 또는 AlInN 또는 AlInGaN이 사용될 수 있다. 특히 AlInGaN을 함유하는 층들은 격자 적응이 우수한 상태로 GaN 상에 에피택셜 성장될 수 있다. 도 4에 도시된 것과 달리 상기 피복 층(6p)은 초격자 구조물을 구비할 수 있다.
상기 피복 층(6p)이 AlGaN을 기본으로 하면, 알루미늄 함량은 예컨대 0.01%(0.01 % 포함) 내지 30 %, 바람직하게는 1 %(1 % 포함) 내지 12 %, 특히 바람직하게는 3 %(3 % 포함) 내지 8 %의 범위 안에 놓이게 된다. AlInN이 상기 피복 층(6p)을 위한 기본 재료로서 사용되면, 알루미늄 함량은 바람직하게 74 %(74 % 포함) 내지 90 %, 특히 바람직하게는 79 %(79 % 포함) 내지 85 %, 특히 대략 82 %에 달한다. AlInGaN의 경우에는 바람직하게 Gax(Al82In18)1- xN가 사용되며, 이때 알루미늄 함량은 전술된 82 %의 값으로부터 8 퍼센트 포인트까지 만큼 벗어날 수 있으며, 그리고 x는 바람직하게 0.01(0.01 포함) 내지 0.3의 범위 안에 놓인다. 상기 p-피복 층(6p)의 두께는 바람직하게 10 nm(10 nm 포함) 내지 1500 nm, 특히 바람직하게는 100 nm(100 nm 포함) 내지 1000 nm의 범위 안에 놓인다. 전술된 재료들 및 두께들은 다른 모든 실시 예에 기재된 p-피복 층(6p)에 대해서도 적용될 수 있다.
도 5에 따른 실시 예에서는 AlGaN을 기본으로 하는 정공 배리어 층(10)이 n-피복 층(6n)으로서 형성되었다. 상기 정공 배리어 층(10)에 의해서는 충전율이 대략 2.6 %로 상승한다. 또한, 활성 구역(4) 내부로의 정공 주입 과정이 개선됨으로써, 반도체 칩(1)의 효율도 상승하게 된다.
상기 n-피복 층(6n)을 형성하는 정공 배리어 층(10)은 도 4와 관련하여 언급된 p-피복 층(6p)과 동일한 재료들을 기본으로 할 수 있다. 하지만, 상기 n-피복 층(6n)은 바람직하게 n-도핑 되었다. 상기 n-피복 층(6n) 또는 정공 배리어 층(10)의 두께는 바람직하게 1 nm(1 nm 포함) 내지 50 nm의 범위 안에 놓인다. AlGaN이 기본 재료로서 사용되는 경우에 알루미늄 함량은 바람직하게 1 %(1 % 포함) 내지 100 %, 특히 3 %(3 % 포함) 내지 40 %, 특히 바람직하게는 3 %(3 % 포함) 내지 20 %의 범위 안에 놓인다. 전술된 값들은 다른 모든 실시 예에도 적용될 수 있다.
도 6에 따른 반도체 칩(1)의 실시 예에서는 정공 배리어 층(10) 대신에 상기 피복 층(6n)이 p-피복 층(6p)과 동일한 알루미늄 함량을 갖는 AlGaN-층에 의해서 형성되었으며, 이 경우 상기 n-피복 층(6n)은 대략 200 nm의 두께를 갖는다. 도 6에 따른 실시 예에서의 충전율은 대략 2.8 %에 달한다. 도 6에 따른 n-피복 층(6n)의 두께가 두꺼울수록, 관통하는 모드(M)의 유효 굴절률은 그만큼 더 작아진다. 그렇기 때문에 상기 n-피복 층(6n)은 지나치게 두껍게 선택되어서는 안 된다. 두께가 대략 1000 nm에 달하는 도 8에 따른 레이저 다이오드에서와 마찬가지로 상기 n-피복 층(6n)의 두께가 지나치게 두껍게 선택되면, 기생 모드(S1, S2)가 발생하게 되며, 이와 관련해서는 도 8b를 참조할 수 있다.
도 7에 따른 실시 예에서 반도체 칩(1)은 서로 상이한 굴절률 및 알루미늄 함량을 갖는 피복 층(6n, 6p)을 포함한다. 도 7에 따르면 상기 n-피복 층(6n)의 알루미늄 함량은 대략 5 %에 달하며, 그리고 정공 배리어(10)의 알루미늄 함량은 대략 20 %에 달한다. 충전율은 대략 3.7 %에 달하여 비교적 높다.
도 9에 따른 레이저 다이오드에서는 상기 n-피복 층(6n)의 두께는 대략 1.5 ㎛에 달하며, 그리고 AlGaN을 기본으로 하는 n-피복 층(6n)의 알루미늄 함량은 대략 5 %이다. 그로 인해 소산장이 기판(2)에 의해 충분히 차폐되지 않음으로써, 기생 모드(S1, S2)가 형성된다.
하지만, 도 10에 따른 실시 예에서 상기 피복 층의 알루미늄 함량이 대략 1%로 떨어지면 기생 모드는 더 이상 발생하지 않게 되는데, 그 이유는 관통하는 모드(M)에 대한 유효 굴절률이 기판(2)의 굴절률보다 크기 때문이다. 다른 말로 표현하자면, 본 실시 예에서는 상기 n-피복 층(6n)과 상기 인접하는 도파관(45) 간의 굴절률 차와 상기 n-피복 층(6n) 두께의 곱이 지나치게 크지 않은 것이 중요하며, 이 경우 상기 굴절률 차는 특히 상기 층들의 알루미늄 함량에 의해서 결정된다. 더 상세하게 말하자면 더 두꺼운 두께는 더 낮은 알루미늄 함량을 야기하고, 그 역도 마찬가지다.
서로 맞추어서 조정될 수 있는 n-피복 층(6n)의 알루미늄 함량 및 두께에 따라서, 상기 n-피복 층의 두께는 특히 0.1 nm 내지 2000 nm, 바람직하게는 1 nm(1 nm 포함) 내지 1000 nm, 특히 바람직하게는 5 nm(5 nm 포함) 내지 500 nm의 범위 안에 놓인다. AlGaN이 n-피복 층(6n)을 위한 기본 재료로서 사용되는 경우에 알루미늄 함량은 특히 0.01 %(0.01 % 포함) 내지 100 %, 바람직하게는 0.01 %(0.01 % 포함) 내지 20 %, 특히 바람직하게는 0.1 %(0.1 % 포함) 내지 10 %의 범위 안에 놓인다. 이와 같은 값들은 다른 모든 실시 예에도 적용될 수 있다. 도 4에 따른 p-피복 층에서와 마찬가지로 본 실시 예에서도 AlGaN, AlInN 또는 AlInGaN 그리고 초격자 및/또는 이들의 조합들이 기본 재료로서 사용될 수 있다.
도 11에 따르면, 도파관 층(5n, 5p)은 인듐 함량이 대략 2 %인 InGaN을 기본으로 한다. 본 실시 예에서 반도체 칩(1)의 충전율은 대략 2.8 %에 달한다.
도 12에 따른 반도체 칩(1)의 실시 예에서 상기 도파관 층(5n, 5p)은 각각 굴절률 파형과 관련하여 계단식으로 형성되었다. 활성 구역(4)에 더 가깝게 배치된 상기 계단식 구조물의 한 계단은 예를 들어 인듐 함량이 높은, 예컨대 대략 5 %인 InGaN-배리어에 의해서 형성되었다. 활성 구역(4)으로부터 멀어지는 한 가지 방향으로는 인듐 함량이 대략 3 %인 제 2 계단이 각각 형성되었다. 충전율은 대략 3.2 %에 달한다.
다른 모든 실시 예에서와 마찬가지로, 상기 도파관 층(5n, 5p)의 인듐 함량 또는 상기 도파관 층(5n, 5p)의 계단들의 인듐 함량은 각각 바람직하게 0 % 내지 30 %(30 % 포함), 특히 0.1 %(0.1 % 포함) 내지 10 %, 특히 바람직하게는 1%(1 % 포함) 내지 6 %의 범위 안에 놓일 수 있다. 상기 도파관 층(5n, 5p) 중에 하나의 도파관 층은 GaN을 기본으로 하고, 다른 도파관 층(5n, 5p)은 InGaN을 기본으로 할 수도 있다. 상기 도파관 층(5n, 5p)의 두께는 예컨대 0.1 nm(0.1 nm 포함) 내지 500 nm, 바람직하게는 1 nm(1 nm 포함) 내지 200 nm, 특히 바람직하게는 10 nm(10 nm 포함) 내지 100 nm의 범위 안에 놓인다.
도 13에 따른 실시 예에서는 도파관 층(5n, 5p)뿐만 아니라 피복 층(6n, 6p)도 계단식으로 형성되었다. 상기 도파관 층(5n) 및 피복 층(6n)의 굴절률은 활성 구역(4)으로부터 출발하여 기판 쪽 방향으로 가면서 점차 단조 함수로 감소한다. 활성 구역(4)에 더 가까이 있는 상기 p-피복 층(6p)의 한 부분 층은 활성 구역(4)으로부터 멀리 떨어져 있는 상기 p-피복 층(6p)의 추가의 부분 층보다 작은 굴절률을 갖는다. 더 상세하게 말하자면, 상기 굴절률은 활성 구역(4)으로부터 출발하여 기판(2)으로부터 멀어지는 방향으로 단조 함수의 파형을 갖지 않고, 오히려 웨이브 형태의 파형을 갖는다.
도 14에 따른 실시 예에서 상기 n-피복 층(6n)은 초격자 구조물에 의해서 형성되었다. 상기 초격자 구조물은 특히 높은 굴절률과 낮은 굴절률이 교체되는 2개(2개 포함) 내지 300개의 층을 포함한다. 굴절률이 낮은 층들은 예컨대 AlGaN을 기본으로 한다. 상기 층들의 두께는 예를 들어 1 nm(1 nm 포함) 내지 70 nm의 범위 안에 놓인다.
도 15에 따른 레이저 다이오드에서 상기 n-피복 층(6n)은 대략 300 nm의 두께를 갖는다. 이와 같은 상기 n-피복 층(6n)의 두께는 소산장이 기판(2) 내부에 도달하여 그곳에서 높은 세기를 갖는 기생 모드(S1, S2)가 형성될 정도로 얇은 수준이다.
그에 비해 도 16에 따른 실시 예에서는 n-피복 층(6n)의 두께가 줄어듦으로써, 결과적으로 관통하는 모드(M)의 유효 굴절률은 기판(2)의 굴절률보다 커지며, 그로 인해 기생 모드들의 생성이 저지된다. 다시 말해서, 상기 기생 모드들은 피복 층의 두께를 확대시킴으로써 사라지는 것이 아니라, 두께를 줄임으로써 사라진다.
도 16에 도시된 실시 예에 따른 반도체 칩(1)은 바람직하게 자외선 범위에서 방출 작용을 하는 반도체 레이저 칩이다. 기판(2)은 특히 AlN, AlGaN, AlInGaN 또는 AlInN을 기본으로 하는 에피택셜 성장 기판이다. 전술된 기판(2)용 재료들은 알루미늄 함량에 따라서 GaN보다 작은 굴절률을 갖는다. 그렇기 때문에 도파관(45)은 GaN을 기본으로 할 수 있으며 그리고/또는 GaN-배리어 층들을 포함할 수 있다. 활성 구역(4) 내에서 발생할 365 nm 이하의 파장을 위해서는, AlGaN을 기본으로 하는 도파관 층(5n, 5p)을 갖는 GaN을 기본으로 하는 양자 막도 사용될 수 있다. 기판(2)이 InGaN, AlInN을 기본으로 하거나 또는 AlInGaN을 기본으로 하고, 이때 상기 재료들이 GaN보다 높은 굴절률을 가지면, 도파관(45)은 특히 바람직하게 기판(2)보다 훨씬 더 높은 굴절률을 갖게 된다.
도 17a에 따른 실시 예에서는, 반도체 층 시퀀스(3) 내부로 주입되는 전하 캐리어의 주입 과정을 용이하게 하기 위하여 그리고 반도체 층 시퀀스(3)에서의 전압 강하를 줄이기 위하여, 반도체 층 시퀀스(3)는 AlGaN을 기본으로 하는 n-피복 층(6n)으로 시작하여 기판(2) 상에 직접 에피택셜 성장되었다. 이때 기판(2)은 하이-도핑된(high-doped) 기판이며, 바람직하게는 GaN-기판이다. '하이-도핑된'이라는 표현이 의미하는 바는, 예를 들어 규소 및 산소의 도펀트 농도가 cm3당 1 x 1018(1 x 1018 포함) 내지 cm3당 1 x 1020에 달한다는 것이다. 또한, 상기 피복 층(6n, 6p) 그리고 상기 도파관 층(5n, 5p)은 예를 들어 도 11 또는 도 12에 따른 실시 예에서와 마찬가지로 형성되었다.
도 17b에 따르면, 바람직하게 GaN을 기본으로 하는 기판(2) 상에는 바람직하게 GaN을 기본으로 하는 하이-도핑된 층(7)이 추가로 증착되었다. 상기 하이-도핑된 층의 도펀트 농도는 cm3당 1 x 1018(1 x 1018 포함) 내지 cm3당 1 x 1020 또는 cm3당 5 x 1018(5 x 1018 포함) 내지 cm3당 5 x 1019의 범위 안에 놓인다. 도핑은 예컨대 규소 또는 산소에 의해서 이루어진다. 상기 하이-도핑된 층(7)의 두께는 예컨대 1 nm(1 nm 포함) 내지 10 ㎛, 바람직하게는 100 nm(100 nm 포함) 내지 4 ㎛, 특히 바람직하게는 0.5 ㎛(0.5 ㎛ 포함) 내지 2 ㎛의 범위 안에 놓인다.
추가의 광학적인 흡수 손실을 피하기 위하여, 도 17c에 따른 실시 예에서는 상기 하이-도핑된 층(7)이 n-피복 층(6n)에 직접적으로 인접하지 않도록 형성되었다. 상기 n-피복 층(6n)과 상기 하이-도핑된 층(7) 사이에는 중간층(67)이 있으며, 상기 중간층은 예를 들어 cm3당 5 x 1017(5 x 1017 포함) 내지 cm3당 5 x 1018의 범위 안에 있는 도펀트 농도를 갖는다. 상기 중간층(67)의 두께는 바람직하게 500 nm(500 nm 포함) 내지 2 ㎛의 범위 안에 놓인다.
도 18에 따른 실시 예에서 상기 n-도파관 층(5n)은 초격자를 포함한다. 상기 초격자는 교대로 연속하는 제 1 층(51)에 의해서 그리고 제 2 층(52)에 의해서 형성되었다. 상기 제 1 층(51)은 예컨대 인듐 함량이 0 %(0 % 포함) 내지 10 %, 바람직하게는 0 %(0 % 포함) 내지 5 %의 범위 안에 있는 InGaN을 기본으로 한다. 상기 제 1 층(51)의 두께는 0.1 nm(0.1 nm 포함) 내지 50 nm, 바람직하게는 1 nm(1 nm 포함) 내지 5 nm의 범위 안에 놓인다. 상기 제 2 층(52)도 마찬가지로 인듐 함량이 1%(1% 포함) 내지 25 %, 바람직하게는 3 %(3 % 포함) 내지 10 %의 범위 안에 있는 InGaN을 기본으로 한다. 상기 제 2 층(52)의 두께는 특히 0.1 nm(0.1 nm 포함) 내지 50 nm, 바람직하게는 1 nm(1 nm 포함) 내지 20 nm에 달한다. 이때 상기 제 2 층(52)의 두께는 각각 상기 제 1 층(51)의 두께보다 크고, 상기 제 1 층(51)의 인듐 함량은 상기 제 2 층(52)의 인듐 함량보다 작으며, 이와 관련해서는 도 18c에 따른 개략적인 단면도가 참조 될 수 있다.
도 19에 따른 종래의 레이저 다이오드에서는 기판 모드(S1, S2)가 형성된다. 이와 달리 도 20에 따른 반도체 칩(1)의 실시 예에서는 기판 모드(S1, S2)가 존재하지 않는다. 이와 같은 상황은 n-피복 층(6n)이 다수의 부분 층으로 분할됨으로써 달성된다. 상기 부분 층들은 특히 GaN을 기본으로 하는 그리고 기판(2)의 굴절률과 거의 일치하는 굴절률을 갖는 중간층(67)에 의해서 상호 분리되었다.
예를 들어 활성 구역(4)으로부터 멀리 떨어져 있는 부분 층은 활성 구역(4)에 더 가까이 있는 부분 층보다 더 큰 두께를 갖는다. 상기 부분 층들의 두께는 특히 100 nm(100 nm 포함) 내지 600 nm의 범위 안에 놓인다. 상기 중간층(67)은 바람직하게 n-피복 층(6n)의 하나의 부분 층 또는 모든 부분 층보다 두껍게 구현되었다. 상기 중간층(67)의 두께는 특히 200 nm(200 nm 포함) 내지 1000 nm에 달한다. 이와 같이 두 개 이상의 부분 층으로 분할된 n-피복 층(6n)은 반도체 칩(1)의 다른 실시 예들에서도 사용될 수 있다.
도 21에 따른 레이저 다이오드는 도파관(45) 내부를 관통하는 모드(M)에 비해 크기가 작은 두 개의 기판 모드(S1, S2)를 구비하는데, 그 이유는 상기 관통하는 모드(M)에 대한 유효 굴절률이 기판(2)의 굴절률보다 작기 때문이다. 특히 전술된 실시 예들 중 한 실시 예에 기재된 바와 같이, 예컨대 상기 n-피복 층(6n)의 변경 그리고 이와 같은 변경과 연관된 상기 관통하는 모드(M)에 대한 유효 굴절률의 상승에 의해서 상기 기판 모드(S1, S2)가 억제될 수 있다. 그렇기 때문에 상기 도 21에 따른 레이저 다이오드의 층 구조는 유사한 방식으로 예로 인용된 실시 예들을 위해서 이용될 수 있다.
상기 도 21에 따른 레이저 다이오드의 층 구조는 아래와 같이 기판(2)으로부터 출발하여 한 가지 방향으로 콘택 층(8)까지 뻗는다:
- 기판(2)은 특히 도핑된 GaN으로 이루어지고, 대략 100 ㎛의 두께를 가지며, 2.489의 굴절률을 갖는다. 상기 굴절률에 대한 데이터는 전술된 실시 예들에서와 마찬가지로 각각 최대 세기의 파장과 관련이 있으며, 상기 파장을 방출하기 위하여 레이저 다이오드 또는 반도체 칩(1)이 설치되었다.
- 상기 n-피복 층(6n)은 대략 2000 nm의 두께를 갖고, 2.447의 굴절률을 갖는다. 상기 n-피복 층(6n)의 재료는 Al-비율이 5 %인 AlGaN이다.
- 상기 n-도파관 층(5n)은 GaN으로 형성되었고, 2.469의 굴절률을 가지며, 대략 200 nm의 두께를 갖는다.
- 상기 활성 구역(4)은 세 개의 양자 막을 갖고, 상기 양자 막들은 각각 대략 3 nm의 두께를 가지며, In-비율이 대략 17 %인 InGaN으로 형성되었고, 2.527의 굴절률을 갖는다. 두 개의 이웃하는 양자 막 사이에는 두께가 대략 8 nm 내지 대략 10 nm이고, 굴절률이 2.469이며, GaN으로 이루어진 배리어 층이 각각 하나씩 존재한다.
- 상기 활성 구역(4)과 전자 배리어 층(9) 사이에는 두께가 대략 10 nm이고, 굴절률이 2.469이며, GaN으로 이루어진 중간층이 존재한다. 상기 전자 배리어 층(9)은 대략 10 nm의 두께, 2.385의 굴절률을 가지며, 그리고 Al-비율이 20 %인 AlGaN을 기본으로 한다.
- 상기 p-도파관 층(5p)은 대략 200 nm의 두께, 2.469의 굴절률을 가지며, 그리고 GaN을 기본으로 한다.
- Al-비율이 5 %인 AlGaN을 기본으로 하는 상기 p-피복 층(6p)은 대략 1000 nm의 두께 및 2.447의 굴절률을 갖는다.
- 상기 콘택 층(8)은 GaN을 기본으로 하고, 대략 50 nm의 두께를 가지며, 그리고 2.469의 굴절률을 갖는다. 상기와 같은 층 구조에서 상기 관통하는 모드(M)에 대한 유효 굴절률은 2.457에 달한다.
도 21에 따르면 도파관(45)은 1차원적으로 형성되었으며, 도 22에 따른 레이저 다이오드에서는 상기 도파관이 2차원적으로 형성되었다. 상기 층 구조는 도 21의 층 구조에 상응한다. 상기 콘택 층(8) 그리고 p-피복 층(6p)이 에칭을 통해 국부적으로 제거됨으로써, 대략 2 ㎛의 폭을 갖는 릿지(13)(ridge)가 형성되며, 이 경우 상기 릿지(13)는 기판(2)으로부터 떨어져서 마주한 금속 콘택(11)에 의해서 덮여 있다. 다시 말해, 에칭 공정은 대략 1050 nm의 반도체 층 시퀀스(3)의 깊이까지 이루어진다. 에칭된 영역들은 가로 방향으로 상기 릿지(13) 옆에서 상기 p-피복 층(6p)보다 낮은 굴절률을 갖는 재료(12), 예컨대 대략 1.5의 굴절률 및 대략 1000 nm의 두께를 갖는 이산화규소에 의해서 채워진다. 그럼으로써 관통하는 모드(M)에 대한 유효 굴절률은 도 21에 따른 2.457의 값에 비해 2.455로 감소한다. 도 21B와 도 22B를 비교하였을 때에 상기 모드(M)의 반치전폭은 대략 팩터 2만큼 대략 8.8°로 줄어든다.
도 22a에 도시된 바와 같은 2차원적인 도파관(45)은 특히 반도체 칩(1)의 모든 실시 예에도 사용될 수 있다.
도 23에는 반도체 칩(1)의 추가 실시 예들에 따른 반도체 층 시퀀스(3)의 단면들이 깊이(t)를 따라 나타나는 알루미늄 함량(K) 또는 굴절률(n)의 파형을 참조하여 도시되어 있다. 피복 층(6n)은 각각 두께가 동일한 가상의 두 개 절반(H1, H2)으로 분할되었으며, 이 경우 제 1 절반(H1)은 제 2 절반(H2)보다 도파관(45)에 더 가깝게 배치되어 있다. 상기 제 1 절반(H1)의 평균적인 알루미늄 함량은 상기 제 2 절반(H2)의 평균적인 알루미늄 함량을 초과한다.
도 23a에 따르면 상기 n-피복 층(6n)은 알루미늄 함량에 있어서 정확하게 두 개의 계단(L1, L2)을 갖는다. 상기 계단(L1, L2) 내부에서는 알루미늄 함량이 거의 일정하다. 도 23b에는 총 11개의 계단을 갖는 n-피복 층(6n)이 도시되어 있다. 상기 n-피복 층(6n)은 부분 층들을 구비하고, 상기 부분 층들은 각각 알루미늄 함량이 더 높은 다른 부분 층들 양측에서 이웃한다. 도 23c에는 깊이(t)를 따라서 나타나는 굴절률 파형이 도시되어 있다. 제 1 절반(H1)에서는 평균 굴절률이 제 2 절반(H2)에서보다 작다. 상기 n-피복 층(6n)은 세 개의 계단(L1, L2, L3)을 포함한다.
도 23에 도시된 것과 달리 대안적으로 또는 추가로 p-피복 층도 상응하게 형성될 수 있다.
도 24에는 반도체 칩(1)의 실시 예들의 변형 예들이 하나의 표를 참조해서 그리고 피복 층(6n, 6p)과 관련해서 도시되어 있다. 모든 변형 예에 동일하게 적용되는 사실은, 제 1 절반(H1)의 평균적인 알루미늄 함량(Ka(H1))이 제 2 절반(H2)의 평균적인 알루미늄 함량(Ka(H2))보다 크다는 것이다. 변형 예 1 내지 8은 계단식의 알루미늄 함량(K) 파형을 가지며, 이 경우 표에는 각 계단(L1, L2, L3, L4)의 평균적인 알루미늄 함량(K(L1, L2, L3, L4)) 그리고 상기 계단들의 두께(d(L1, L2, L3, L4))가 기재되어 있다. 변형 예 9 및 10에 따르면 알루미늄 함량(K)은 처음에는 램프 모양으로 그리고 그 다음에는 계단(L2)의 형태로 진행한다. 변형 예 9에서는 램프 안에 있는 알루미늄 함량(K)이 도파관(45)으로부터 출발하여 선형으로 감소하며, 변형 예 10에서는 선형으로 증가한다.
상기 표에 기재된 값들은 ― 제 1 절반(H1)의 평균적인 알루미늄 함량(Ka(H1))이 제 2 절반(H2)의 평균적인 알루미늄 함량(Ka(H2))보다 크다면 ― 반도체 칩(1)의 실시 예들에서 각각 최대 25 % 또는 최대 10 %의 허용 오차로 구현될 수 있다. 예를 들어 상기 표에 기재된 두께가 400 nm인 경우에 최대 25 %의 허용 오차가 의미하는 바는, 400 nm ± 25 %의 두께 범위, 다시 말해 300 nm(300 nm 포함) 내지 500 nm의 두께 범위가 기재되어 있다는 것이다.
본 발명은 실시 예를 참조하는 상세한 설명에 의해서 한정되지 않는다. 오히려 본 발명은 각각의 새로운 특징 그리고 상기 특징들의 각각의 조합을 포함하며, 특히 상기 특징 그리고 특징 조합 자체가 특허 청구의 범위 또는 실시 예에 명시적으로 기재되어 있지 않더라도 각각의 특징 및 특징 조합은 특허 청구의 범위에 포함된 것으로 간주 된다.
본 특허 출원서는 독일 특허 출원 제 10 2010 009 457.9호를 우선권으로 주장하며, 상기 우선권의 공개 내용은 본 출원서에 인용의 형태로 수용된다.

Claims (15)

  1. 기판(2) 그리고 상기 기판(2) 상에 설치된 반도체 층 시퀀스(3)를 포함하며, 상기 반도체 층 시퀀스(3)가 질화물-화합물 반도체 재료를 기본으로 하는, 광전자 반도체 칩(1)으로서,
    상기 반도체 층 시퀀스가
    전자기 방사선을 형성하기 위해 제공된 적어도 하나의 활성 구역(4)을 구비하며,
    상기 활성 구역(4)에 인접하는 적어도 하나의 도파관 층(5)을 구비하고, 이때 하나의 도파관(45)이 형성되며, 그리고
    상기 활성 구역(4)의 p-도핑 측에는 상기 도파관 층(5)에 인접하는 p-피복 층(6p)을 그리고/또는 상기 활성 구역(4)의 n-도핑 측에는 n-피복 층(6n)을 구비하고, 이때에는 상기 도파관(45) 내부를 관통하는 모드(M)의 유효 굴절률(neff)이 기판(2)의 굴절률보다 큰,
    광전자 반도체 칩.
  2. 제 1 항에 있어서,
    상기 피복 층(6n, 6p) 중에 적어도 하나의 피복 층이 서로 상이한 평균 알루미늄 함량을 갖는 두 개 이상의 부분 층으로 분할되며, 이때 상기 피복 층(6n, 6p)의 제 1 절반(H1)은 상기 피복 층(6n, 6p)의 제 2 절반(H2)보다 더 높은 평균 알루미늄 함량을 가지며, 이때 상기 절반들(H1, H2)은 두께가 동일하고, 상기 제 1 절반(H1)이 도파관(45)에 더 가까이 있는,
    광전자 반도체 칩.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유효 굴절률이 기판(2) 굴절률의 최대 1.05배에 달하는,
    광전자 반도체 칩.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    전기장(E)의 파형을 나타내는 함수가 상기 활성 구역(4)으로부터 출발하여 수직인 한 가지 방향으로 기판(2)까지 가면서 점차 단조적으로 강하하는,
    광전자 반도체 칩.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 p-피복 층(6p)에서 또는 상기 n-피복 층(6n)에서 전반사 되고 상기 활성 구역(4) 안에서 발생하는 방사선의 소산장(evanescent field) 이 기판(2) 내부까지 도달하며,
    이때 기판(2) 내부에서 상기 소산장의 진폭은 전반사 작용을 하는 한 경계면에서의 출발 진폭을 기준으로 할 때 국부적으로 적어도 2.5 %에 달하는,
    광전자 반도체 칩.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 n-피복 층(6n)의 두께(Tn)는 0.1 nm(0.1 nm 포함) 내지 2000 nm의 범위 안에 있으며 그리고/또는 상기 p-피복 층(6p)의 두께(Tp)는 10 nm(10 nm 포함) 내지 1500 nm의 범위 안에 있는,
    광전자 반도체 칩.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 p-피복 층(6p)이 0.0001 ≤ x ≤ 0.30인 AlxGa1 - xN, 0.74 ≤ x ≤ 0.90인 AlxIn1-xN 또는 0.74 ≤ y ≤ 0.90이고 0.01 ≤ x ≤ 0.3인 (Al1 - yIny)xGa1 - xN 중 하나의 재료를 기본으로 하는,
    광전자 반도체 칩.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 n-피복 층(6n)이 0.0001 ≤ x ≤ 0.30인 AlxGa1 - xN, 0.74 ≤ x ≤ 0.90인 AlxIn1-xN 또는 0.74 ≤ y ≤ 0.90이고 0.01 ≤ x ≤ 0.3인 (Al1 - yIny)xGa1 - xN 중 하나의 재료를 기본으로 하며 그리고/또는 상기 n-피복 층(6n)이 정공 배리어로서 설치된,
    광전자 반도체 칩.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 활성 구역(4)이 한 개(한 개 포함) 내지 열 개의 양자 막(quantum film)을 구비하며,
    이때에는 상기 도파관(45) 내부의 영역 중에 두 개 이상의 이웃하는 양자 막 사이에서 이루어지는 웨이브 가이드를 개선하기 위하여 배리어 층이 형성되었으며, 상기 배리어 층은 InxGa1 - xN(0.001 ≤ x ≤ 0.20)을 기본으로 하고, 상기 배리어 층의 두께는 0.1 nm(0.1 nm 포함) 내지 30 nm인,
    광전자 반도체 칩.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 n-피복 층(6n) 및/또는 상기 도파관 층(5)은 높은 굴절률과 낮은 굴절률이 교체되는 그리고 각각 0.1 nm(0.1 nm 포함) 내지 70 nm의 두께를 갖는 층(51, 52)을 구비한 초격자를 포함하는,
    광전자 반도체 칩.
  11. 제 10 항에 있어서,
    상기 초격자는 0 ≤ x1 ≤ 0.10인 Inx1Ga1 -x1N을 기본으로 하는 제 1 층(51) 및 0.01 ≤ x2 ≤ 0.25인 Inx2Ga1 -x2N을 기본으로 하는 제 2 층(52)을 교대로 구비하며,
    이때 상기 초격자는 도파관 층(5) 안에 형성된,
    광전자 반도체 칩.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 p-피복 층(6p)은 높은 굴절률과 낮은 굴절률이 교체되는 그리고 각각 1 nm(1 nm 포함) 내지 70 nm의 두께를 갖는 층(51, 52)을 구비한 초격자를 포함하는,
    광전자 반도체 칩.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 기판(2)과 상기 기판(2) 다음에 놓인 피복 층(6n) 사이에 하이-도핑된 층(7)이 존재하며,
    이때에는 상기 층(7)의 도펀트 농도가 cm3당 1 x 1018(1 x 1018 포함) 내지 cm3당 1 x 1020에 달하고, 상기 층(7)의 두께가 1 nm(1 nm 포함) 내지 10 ㎛에 달하거나, 또는 기판(2)이 상기와 같은 도펀트 농도를 갖는,
    광전자 반도체 칩.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 도파관 층(5) 및/또는 상기 피복 층(6n, 6p)이 계단식의 굴절률 파형을 나타내는,
    광전자 반도체 칩.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 p-피복 층(6p)이 부분적으로 제거됨으로써 릿지(ridge)(13)가 형성되며,
    이때 상기 릿지(13)는 굴절률이 상대적으로 더 낮은 재료에 의해서 가로 방향으로 적어도 부분적으로 둘러싸인,
    광전자 반도체 칩.
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