KR20130028035A - 박막 열전 모듈 제조를 위한 방법 - Google Patents

박막 열전 모듈 제조를 위한 방법 Download PDF

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KR20130028035A
KR20130028035A KR1020127008707A KR20127008707A KR20130028035A KR 20130028035 A KR20130028035 A KR 20130028035A KR 1020127008707 A KR1020127008707 A KR 1020127008707A KR 20127008707 A KR20127008707 A KR 20127008707A KR 20130028035 A KR20130028035 A KR 20130028035A
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thermoelectric material
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패트릭 존 맥캔
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더 보드 오브 리젠츠 오브 더 유니버시티 오브 오클라호마
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Abstract

본 발명에 따르면, 박막 열전 재료로부터의 열전 모듈의 제조 방법이 개시되어 있다. 일반적으로, 박막 열전 모듈은 우선 기판 상에 N-타입 박막 열전 재료 층 그리고 1개 이상의 금속화 층을 형성함으로써 제조된다. 1개 이상의 금속화 층 그리고 N-타입 박막 열전 재료 층은 다수개의 N-타입 열전 재료 레그를 형성하도록 식각된다. 제1 전극 조립체가 그 다음에 N-타입 열전 재료 레그의 제1 부분에 결합되고, N-타입 열전 재료 레그의 제1 부분을 포함하는 제1 전극 조립체는 기판으로부터 제거된다. 유사한 방식으로, 제2 전극 조립체가 다수개의 P-타입 열전 재료 레그의 제1 부분에 결합된다. 제1 및 제2 전극 조립체는 그 다음에 열전 모듈의 제조를 완료하도록 플립-칩 결합 공정을 사용하여 결합된다.

Description

박막 열전 모듈 제조를 위한 방법{METHOD FOR THIN FILM THERMOELECTRIC MODULE FABRICATION}
관련출원
본 출원은 그 개시 내용이 온전히 참조로 여기에 합체되어 있는 2009년 10월 5일자로 출원된 임시 특허 출원 제61/248,691호의 이익을 향유한다.
본 발명은 열전 모듈에 관한 것으로, 더 구체적으로 박막 열전 모듈의 제조에 관한 것이다.
반도체 재료 및 소자를 기초로 하는 기술은 상업적 성취의 현저한 추적 기록을 갖는다. 실리콘계 고상 전자 소자는 지난 40년 동안 2년마다 성능 면에서 2배로 되는 연산 기술[무어의 법치(Moore's Law)]을 제공하였다. 추가로, 화합물 반도체 광전자 소자 대개 갈륨 비화물(GaAs) 및 인듐 인화물(InP)계 Ⅲ-Ⅴ 반도체 레이저 다이오드는 9개월마다 광 섬유로부터 나오는 데이터를 2배로 만드는 통신 기술[포토닉스의 버터의 법칙(Butter's Law of Photonics)]을 제공하였다. 반도체 기술은 이제 에너지 및 에너지 효율에 적용되고 있다. 실리콘 그리고 다른 반도체 재료를 기초로 하는 태양 전지 소자는 최근에 상당한 상업적 성공을 경험하였다. 그러나, 태양 전지 전력 생성 효율 면에서 상당한 개선을 위한 여지가 별로 남아 있지 않은 것으로 널리 인식되어 있다. 바꿔 말하면, 태양 전지와 관련하여 무어의 법칙 형태의 개선을 위한 동등한 기회가 없는 것처럼 보인다. 대조적으로, 열원으로부터의 전력 발생을 위한 열전 재료는 청정 기술 영역에서 무어의 법칙 형태의 지속된 성능 개선을 위한 잠재력을 갖는 것으로서 점점 인식되고 있다.
일반적으로, 열전 재료는 열전 발전기 및 열전 냉각기를 형성하는 데 사용될 수 있다. 더 구체적으로, 도1a는 전통적인 2개-레그 열전 발전기(TEG: two-leg thermoelectric generator)(10)를 도시하고 있다. 도시된 것과 같이, TEG(10)는 벌크-형상의 N-타입 열전 재료(12), 벌크-형상의 P-타입 열전 재료(14), 상부 전도성 재료 층(16) 및 저부 전도성 금속 층(18)을 포함한다. 전력을 발생시키기 위해, 열이 상부 전도성 금속 층(16)에 가해지고, 그에 의해 상부 전도성 금속 층(16)과 저부 전도성 금속 층(18) 사이에 열 차이를 생성한다. 이러한 열 차이는 도시된 것과 같이 TEG(10) 내에 전류 흐름을 유도한다. N-타입 열전 재료(12) 및 P-타입 열전 재료(14)를 통한 전류 흐름은 TEG(10) 내에서의 열 전달의 방향에 평행하다. 유도된 전류 흐름은 저항 부하(20)에 전력을 공급한다.
도1b는 전통적인 2개-레그 열전 냉각기(TEC: two-leg thermoelectric cooler)(22)를 도시하고 있다. TEG(10)와 마찬가지로, TEC(22)는 벌크-형상의 N-타입 열전 재료(24), 벌크-형상의 P-타입 열전 재료(26), 상부 전도성 재료 층(28) 및 저부 전도성 금속 층(30)을 포함한다. 열전 냉각을 수행하기 위해, 전류가 도시된 것과 같이 TEC(22)에 가해진다. N-타입 열전 재료(24) 및 P-타입 열전 재료(26) 내에서의 전류 전달의 방향은 TEC(22) 내에서의 열 전달의 방향에 평행하다. 결과적으로, 냉각이 TEC(22)의 상부 표면에서 열을 흡수하고 TEC(22)의 저부 표면에서 열을 방출함으로써 상부 전도성 금속 층(28)에서 일어난다.
열전 재료를 위한 장점의 주요 특징은 ZT이고, ZT는 다음과 같이 정의된다. 즉,
ZT=S2σT/k,
여기에서 S는 열전 재료의 제벡 계수(Seebeck coefficient)이고, σ는 열전 재료의 전기 전도도이고, k는 열전 재료의 열 전도도이고, T는 온도(단위: K)이다. 이와 같이, 양호한 열전 재료는 낮은 열 전도도, 높은 전기 전도도 그리고 높은 제벡 계수를 가질 것이다. 현재, 상업적인 열전 재료는 약 1.0의 ZT 수치를 갖는다. 그러나, 3.0 이상의 ZT 수치가 요구된다. 이와 같이, 높은 ZT 수치를 갖는 열전 재료에 대한 필요성이 있다.
높은 ZT 수치를 갖는 박막 열전 재료의 실시예가 여기에 개시되어 있다. 개시된 열전 재료가 박막 재료이기 때문에, 열전 모듈을 제조하는 데 사용되는 전통적인 픽-앤드-플레이스(pick-and-place) 기술이 사용될 수 없다. 더 구체적으로, 전통적인 열전 모듈은 도1a 및 도1b의 열전 소자와 같은 전통적인 열전 소자로부터 형성된다. 이들 전통적인 열전 소자는 ㎜ 정도의 치수를 갖는 벌크 형상의 열전 재료 레그를 갖는다. 대조적으로, 여기에 개시된 박막 열전 재료는 수 ㎛ 내지 수십 ㎛정도의 치수를 갖는 열전 재료 레그를 갖는 열전 소자를 초래한다. 이와 같이, ㎜ 스케일의 열전 재료 레그를 갖는 전통적인 열전 소자를 제조하는 데 사용되는 전통적인 픽-앤드-플레이스 기술은 ㎛ 스케일의 열전 재료 레그를 갖는 열전 소자의 제조에서 사용하는 데 적절하지 않다. 이와 같이, 박막 열전 재료 모듈을 제조하는 방법에 대한 필요성이 또한 있다.
본 발명의 목적은 전술된 종래 기술의 단점을 극복한 박막 열전 모듈 제조를 위한 방법을 제공하는 것이다.
박막 열전 재료로부터의 열전 모듈의 제조 방법이 개시되어 있다. 일반적으로, 박막 열전 모듈은 우선 기판 상에 N-타입 박막 열전 재료 층을 형성함으로써 제조된다. 1개 이상의 금속화 층이 그 다음에 N-타입 박막 열전 재료 층 상에 형성된다. 1개 이상의 금속화 층 그리고 N-타입 박막 열전 재료 층은 그 다음에 다수개의 N-타입 열전 재료 레그를 형성하도록 식각된다. 제1 전극 조립체가 그 다음에 N-타입 열전 재료 레그의 제1 부분 상에 결합되고, N-타입 열전 재료 레그의 제1 부분을 포함하는 제1 전극 조립체는 기판으로부터 제거된다. 유사한 방식으로, P-타입 박막 열전 재료 층이 기판 상에 형성된다. 1개 이상의 금속화 층이 P-타입 박막 열전 재료 층 상에 형성된다. 1개 이상의 금속화 층 그리고 P-타입 박막 열전 재료 층은 그 다음에 다수개의 P-타입 열전 재료 레그를 형성하도록 식각된다. 제2 전극 조립체가 그 다음에 P-타입 열전 재료 레그의 제1 부분 상에 결합되고, P-타입 열전 재료 레그의 제1 부분을 포함하는 제2 전극 조립체는 기판으로부터 제거된다. 그에 결합된 N-타입 및 P-타입 열전 재료 레그를 포함하는 제1 및 제2 전극 조립체는 그 다음에 열전 모듈의 제조를 완료하도록 플립-칩 결합 공정(flip-chip process)을 사용하여 결합된다.
하나의 실시예에서, 제3 전극 조립체가 N-타입 열전 재료 레그의 잔여 부분에 결합되고, N-타입 열전 재료 레그의 잔여 부분을 포함하는 제3 전극 조립체는 기판으로부터 제거된다. 제4 전극 조립체가 그 다음에 P-타입 열전 재료 레그의 잔여 부분에 결합되고, P-타입 열전 재료 레그의 잔여 부분을 포함하는 제4 전극 조립체는 기판으로부터 제거된다. 그에 결합된 N-타입 및 P-타입 열전 재료 레그를 포함하는 제3 및 제4 전극 조립체는 그 다음에 제2 열전 모듈의 조립을 완료하도록 플립-칩 결합 공정을 사용하여 결합된다.
당업자라면 첨부 도면과 관련하여 양호한 실시예의 다음의 상세한 설명을 읽은 후에 본 발명의 범주를 이해하고 그 추가 태양을 파악할 것이다.
본 명세서 내에 합체되어 그 일부를 형성하는 첨부 도면은 본 발명의 여러 태양을 도시하고 있고, 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도1a 및 도1b는 종래 기술에 따른 예시의 열전 소자를 도시하고 있다.
도2는 Ⅳ족-Ⅵ족 반도체 재료로 형성되는 헤테로 구조(heterostructure)를 포함하는 박막 열전 재료를 도시하고 있고, 헤테로 구조는 본 발명의 하나의 실시예에 따른 요구 온도에 대한 전하 캐리어의 평균 자유 경로와 대략 동일한 두께를 갖는 전위 장벽 재료 층을 포함한다.
도3은 도2의 박막 열전 재료의 헤테로 구조에 대한 에너지 밴드 다이어그램이고, 헤테로 구조의 페르미 에너지(Fermi energy)가 본 발명의 하나의 실시예에 따른 전위 장벽 재료 층의 장벽 높이에 또는 그 근처에 있다.
도4는 Ⅳ족-Ⅵ족 반도체 재료로 형성되는 헤테로 구조를 포함하는 박막 열전 재료를 도시하고 있고, 헤테로 구조는 본 발명의 하나의 실시예에 따른 열전 냉각기(TEC) 내로 합체될 때에 박막 열전 재료를 횡단하는 예측된 온도 구배에서 대응 온도에 대한 전하 캐리어의 평균 자유 경로와 대략 동일한 두께를 갖는 다중 전위 장벽 재료 층을 포함한다.
도5는 도4의 박막 열전 재료의 헤테로 구조에 대한 에너지 밴드 다이어그램이고, 헤테로 구조의 페르미 에너지가 본 발명의 하나의 실시예에 따른 전위 장벽 재료 층의 장벽 높이에 또는 그 근처에 있다.
도6은 Ⅳ족-Ⅵ족 반도체 재료로 형성되는 헤테로 구조를 포함하는 박막 열전 재료를 도시하고 있고, 헤테로 구조는 본 발명의 하나의 실시예에 따른 열전 발전기(TEG) 내로 합체될 때에 박막 열전 재료를 횡단하는 예측된 온도 구배에서 대응 온도에 대한 전하 캐리어의 평균 자유 경로와 대략 동일한 두께를 갖는 다중 전위 장벽 재료 층을 포함한다.
도7은 도6의 박막 열전 재료의 헤테로 구조에 대한 에너지 밴드 다이어그램이고, 헤테로 구조의 페르미 에너지가 본 발명의 하나의 실시예에 따른 전위 장벽 재료 층의 장벽 높이에 또는 그 근처에 있다.
도8은 본 발명의 하나의 실시예에 따른 직렬로 연결되는 다수개의 열전 소자 커플을 포함하도록 제조되는 열전 모듈을 도시하고 있다.
도9a 내지 도9k는 본 발명의 하나의 실시예에 따른 도8의 열전 모듈을 제조하는 과정을 그래픽으로 도시하고 있다.
도10a 내지 도10p는 본 발명의 또 다른 실시예에 따른 도8의 열전 모듈을 제조하는 과정을 그래픽으로 도시하고 있다.
도11a 내지 도11o는 본 발명의 또 다른 실시예에 따른 도8의 열전 모듈을 제조하는 과정을 그래픽으로 도시하고 있다.
아래에 기재되는 실시예는 당업자가 본 발명을 실시할 수 있게 하고 본 발명을 실시하는 최상 모드를 예시하는 데 필요한 정보를 표현한다. 첨부 도면을 참조하여 다음의 설명을 읽으면, 당업자라면 본 발명의 개념을 이해할 것이고, 여기에서 구체적으로 언급되지 않은 이들 개념의 적용을 인식할 것이다. 이들 개념 및 적용은 본 발명의 범주 그리고 첨부된 특허청구범위 내에 속한다는 것이 이해되어야 한다.
도2는 본 발명의 하나의 실시예에 따른 높은 ZT 수치를 갖는 박막 열전 재료(32)[이후 "열전 재료(32)"]를 도시하고 있다. 열전 재료(32)는 Ⅳ족-Ⅵ족 반도체 재료로 형성되는 헤테로 구조(34)를 포함한다. 더 구체적으로, 이러한 실시예에서, 헤테로 구조(34)는 제1 기질 재료 층(36), 제1 기질 재료 층(36)에 인접한 전위 장벽 재료 층(38)[이후 "장벽 재료 층(38)"] 그리고 제1 기질 재료 층(36)에 대향으로 장벽 재료 층(38)에 인접한 제2 기질 재료 층(40)을 포함한다. 전위 장벽으로서 동작하기 위해, 장벽 재료 층(38)은 제1 및 제2 기질 재료 층(36, 40)의 밴드갭(bandgap)보다 큰 밴드갭을 갖고, 그에 따라 여기에서 넓은 밴드갭 재료로 형성되는 것으로서 언급된다. 장벽 재료 층(38)의 최종 장벽 높이는 바람직하게는 25 meV 내지 100 meV의 범위 내에 있지만, 그에 제한되지 않는다. 양호한 실시예에서, 제1 및 제2 기질 재료 층(36, 40)은 PbSnSe이고, 장벽 재료 층(38)은 PbSe이다. 그러나, PbTe, PbSnTe, PbSrSe, PbSrTe 그리고 관련된 합금을 포함하지만 그에 제한되지 않는 다른 Ⅳ족-Ⅵ족 반도체 재료가 사용될 수 있다. 예컨대, 하나의 대체 실시예에서, 제1 및 제2 기질 재료 층(36, 40)은 PbSnTe이고, 장벽 재료 층(38)은 PbTe이다. 또 다른 대체 실시예에서, 제1 및 제2 기질 재료 층(36, 40)은 PbSnSeTe이고, 장벽 재료 층(38)은 PbSe이다. 나아가, PbSnSeTe/PbSe 조합은 횡단 평면 전하 캐리어 전도를 개선하는 것을 도울 격자-정합된 특징부로서 특정될 수 있다. 동작 시에, 열전 재료(32)의 전도도 타입에 의존하는 격렬한 열적으로 여기된 전자 또는 정공이 제1 기질 재료 층(36)으로부터 선택적으로 "분리(skimmed)"되어 장벽 재료 층(38)을 횡단하여 제2 기질 재료 층(40) 내로 운반된다. 제1 기질 재료 층(36)은 전하 캐리어의 이미터(emitter)로서 동작하고, 제2 기질 재료 층(40)은 전하 캐리어의 컬렉터(collector)로서 동작한다.
이러한 실시예에서, 장벽 재료 층(38)의 두께(tBL)는 요구된 온도에서의 산란 이벤트들 사이에서의 장벽 재료 층(38) 내에서의 전하 캐리어(즉, 전자 또는 정공)에 대한 평균 자유 경로와 대략 동일하거나 그 정도이다. 하나의 실시예에서, 요구된 온도는 실온(즉, 300K)이다. 그러나, 요구된 온도는 열전 재료(32)로 형성되는 열전 소자가 동작되어야 하는 임의의 요구된 온도일 수 있다. 장벽 재료 층(38)의 두께(tBL)를 요구된 온도에서의 산란 이벤트들 사이에서의 전하 캐리어에 대한 평균 자유 경로와 대략 동일하게 함으로써, 제1 기질 재료 층(36)으로부터 장벽 재료 층(38)을 통한 제2 기질 재료 층(40) 내로의 전하 캐리어의 탄도 운반이 가능해지고, 그에 의해 열전 재료(32)의 제벡 계수 그에 따라 열전 재료(32)의 ZT 수치를 증가시킨다.
열전 재료(32)가 N-타입이면, 전자에 대한 평균 자유 경로는 다음과 같이 정의된다. 즉,
Figure pct00001
, (수학식 1)
여기에서
Figure pct00002
는 장벽 재료 층(38) 내에서의 전자에 대한 평균 자유 경로이고, μn은 장벽 재료 층(38)의 전자 이동도이고, q는 전자의 전하량이고, k는 볼츠만의 상수이고, T는 온도(단위: K)이고,
Figure pct00003
는 전자 질량이다. 이와 같이, 열전 재료(32)가 N-타입이면, 장벽 재료 층(38)의 두께(tBL)는 바람직하게는 다음과 같이 정의된다. 즉,
Figure pct00004
, (수학식 2)
마찬가지로, 열전 재료(32)가 P-타입이면, 정공에 대한 평균 자유 경로는 다음과 같이 정의된다. 즉,
Figure pct00005
, (수학식 3)
여기에서
Figure pct00006
는 장벽 재료 층(38) 내에서의 정공에 대한 평균 자유 경로이고, μp는 장벽 재료 층(38)의 전자 이동도이고, q는 전자의 전하량이고, k는 볼츠만의 상수이고, T는 온도(단위: K)이고,
Figure pct00007
는 정공 질량이다. 이와 같이, 열전 재료(32)가 P-타입이면, 장벽 재료 층(38)의 두께(tBL)는 바람직하게는 다음과 같이 정의된다. 즉,
Figure pct00008
, (수학식 4)
예로서, 양호한 실시예에서, 장벽 재료 층(38)은 PbSe이다. 이러한 예에 대해, 요구된 온도는 실온(즉, 300K)인 것으로 가정하기로 한다. 이와 같이, 수학식 2를 사용하면, 실온에서의 가볍게 도핑된 PbSe 내에서의 전자에 대한 평균 자유 경로는 다음의 표에 기재된 것과 같이 16.9 ㎚이다. 즉,
Figure pct00009
유사한 방식으로, 수학식 4를 사용하면, 실온에서의 가볍게 도핑된 PbSe 내에서의 정공에 대한 평균 자유 경로는 다음의 표에 기재된 것과 같이 105 ㎚이다. 즉,
Figure pct00010
이와 같이, 이러한 예에서, 장벽 재료 층(38)의 두께는 열전 재료(32)가 N-타입이면 대략 16.9 ㎚이고, 열전 재료(32)가 P-타입이면 대략 10.1 ㎚이다. 그러나, PbSe 내에서의 전하 캐리어의 평균 자유 경로는 고온에서의 수십 ㎚ 내지 극저온에서의 수백 ㎚의 범위 내에 있을 수 있다는 것을 주목하여야 한다.
추가로, 이러한 실시예에서, 제2 기질 재료 층(40)의 두께(tML)는 장벽 재료 층(38)의 두께의 3배 이상이다. 제2 기질 재료 층(40)의 두께(tML)를 장벽 재료 층(38)의 두께(tBL)의 3배 이상으로 함으로써, 제1 기질 재료 층(36)으로부터 장벽 재료 층(38)을 통해 제2 기질 재료 층(40) 내로 통과하는 전하 캐리어가 적어도 3배만큼 산란됨으로써 열적으로 이완되게 된다. 바꿔 말하면, 전하 캐리어는 열적 평형 수준에 도달하게 된다. 제1 기질 재료 층(36)의 두께는 전하 캐리어가 열적으로 이완되게 하는 것과 무관하다는 것을 주목하여야 한다. 이와 같이, 제1 기질 재료 층(36)의 두께는 임의의 요구된 두께일 수 있다.
도3은 본 발명의 하나의 실시예에 따른 도2의 열전 재료(32)에 대한 예시의 에너지 밴드 다이어그램이다. 이러한 예에서, 열전 재료(32)는 N-타입이다. 그러나, 이러한 논의는 열전 재료(32)가 P-타입인 경우에 또한 적용 가능하다. 이러한 예에서, 장벽 재료 층(38)의 합금, 제1 및 제2 기질 재료 층(36, 40)의 도핑 또는 이들 양쪽 모두는 열전 재료(32)의 페르미 에너지(Ef)가 장벽 재료 층(38)의 장벽 높이(Δ)에 또는 그 근처에 있도록 선택 또는 제어된다. 페르미 에너지(Ef)는 페르미-디랙 확률 분포 함수(Fermi-Dirac probability distribution function)가 0.5인 에너지 수준(즉, 전하 캐리어의 1/2이 체류할 것으로 예측되는 에너지 수준)을 정의하므로, 장벽 높이(Δ)에 또는 그 근처에 있도록 페르미 에너지(Ef)를 증가시킴으로써, 장벽 높이(Δ) 이상에서 더 많은 전자가 있다. 결과적으로, 횡단-평면 유효 캐리어 밀도가 증가되고, 그에 따라 열전 재료(32)에 대한 ZT 수치를 증가시킨다. 페르미 에너지(Ef)는 장벽 높이(Δ)와 대략 동일하거나 장벽 높이(Δ) 근처의 수치의 범위 내에 있을 수 있다.
예컨대, 양호한 실시예에서, 제1 및 제2 기질 재료 층(36, 40)은 PbSe이고, 장벽 재료 층(38)은 PbSnSe이다. 장벽 높이(Δ)는 Sn 함량을 통해 제어될 수 있다. 더 구체적으로, Sn 함량을 증가시키는 것은 장벽 높이(Δ)를 증가시킨다. 추가예에서 또는 대체예에서, 페르미 에너지(Ef)는 예컨대 비스무트(Bi) 등의 불순물을 추가함으로써 Ⅳ족-Ⅵ족 반도체 재료의 도핑을 통해 제어될 수 있다. 도핑 수준을 증가시키는 것은 전도대(N-타입) 내로 더욱 또는 가전자대(P-타입) 내로 더욱 페르미 에너지(Ef)를 이동시킨다. Sn 함량 및/또는 도핑은 장벽 높이(Δ)에 또는 그 근처에 페르미 에너지(Ef)를 설정함으로써 제어될 수 있다. 이러한 예에서, 페르미 에너지(Ef)는 장벽 높이(Δ)와 대략 동일하게, 장벽 높이(Δ) + 또는 - 대략 0.1*kT[여기에서 k는 볼츠만의 상수 그리고 T는 온도(단위: K)]의 범위 내에, 장벽 높이(Δ)-대략 0.1*kT의 범위 내에 등에 있도록 설정될 수 있다. 예컨대, 26 meV의 열 에너지(kT)를 갖는 실온에서, 페르미 에너지(Ef)는 장벽 높이(Δ)±3 meV이도록 제어될 수 있다.
도4는 본 발명의 또 다른 실시예에 따른 높은 ZT 수치를 갖는 박막 열전 재료(42)[이후 "열전 재료(42)"]를 도시하고 있다. 열전 재료(42)는 Ⅳ족-Ⅵ족 반도체 재료로 형성되는 헤테로 구조(44)를 포함한다. 헤테로 구조(44)는 일련의 교대 기질 재료 층(46) 및 전위 장벽 재료 층(48)[이후 "장벽 재료 층(48)"]을 포함한다. 전위 장벽으로서 동작하기 위해, 장벽 재료 층(48)은 기질 재료 층(46)의 밴드갭보다 큰 밴드갭을 갖고, 그에 따라 여기에서 넓은 밴드갭 재료로 형성되는 것으로서 언급된다. 장벽 재료 층(48)의 최종 장벽 높이는 바람직하게는 25 meV 내지 100 meV의 범위 내에 있지만, 그에 제한되지 않는다. 양호한 실시예에서, 기질 재료 층(46)은 PbSnSe이고, 장벽 재료 층(48)은 PbSe이다. 그러나, 다른 Ⅳ족-Ⅵ족 반도체 재료가 사용될 수 있다. 이러한 예시 실시예에서, 헤테로 구조(44)는 초기 기질 재료 층(46-0) 그리고 일련의 교대 장벽 재료 층(48-1 내지 48-4) 및 기질 재료 층(46-1 내지 46-4)을 포함한다. 이러한 예시 실시예에서, 여기에서 기질 재료 층(46)으로서 대체로 언급되는 5개의 기질 재료 층(46-0 내지 46-4) 그리고 여기에서 장벽 재료 층(48)으로서 대체로 언급되는 4개의 장벽 재료 층(48-1 내지 48-4)이 있다는 것을 주목하여야 한다. 그러나, 헤테로 구조(44)는 그에 제한되지 않는다. 헤테로 구조(44)는 적어도 2개의 장벽 재료 층(48)을 포함하기만 하면 임의의 개수의 교대 기질 재료 층(46) 및 장벽 재료 층(48)을 포함할 수 있다.
이러한 실시예에서, 열전 재료(42)는 동작 중에 열전 재료(42)의 상부 표면(50)이 온도 면에서 낮아지고 열전 재료(42)의 저부 표면(52)이 온도 면에서 높아지도록 열전 냉각기(TEC)에서의 동작을 위해 설계된다. 결과적으로, 열전 재료(42)는 대응 온도 구배(54)를 갖거나 경험할 것이다. 장벽 재료 층(48)의 두께는 열전 재료(42)에 대한 온도 구배(54)에서의 대응 온도에서의 산란 이벤트들 사이에서의 전하 캐리어의 평균 자유 경로와 대략 동일하거나 그 정도이다. 장벽 재료 층(48)의 두께를 열전 재료(42)의 온도 구배(54)에서의 대응 온도에서의 산란 이벤트들 사이에서의 전하 캐리어에 대한 평균 자유 경로와 대략 동일하게 함으로써, 장벽 재료 층(48)을 횡단하는 전하 캐리어의 탄도 운반이 가능해지고, 그에 의해 열전 재료(42)의 제벡 계수를 증가시킨다.
열전 재료(42)가 N-타입이면, 열전 재료(42) 내의 제i 장벽 재료 층(48)의 두께(tBLi)는 바람직하게는 다음과 같이 정의된다. 즉,
Figure pct00011
, (수학식 5)
여기에서 Ti는 열전 재료(42) 내의 제i 장벽 재료 층(48)의 위치에서의 온도 구배(54)에서의 온도(단위: K)이고, μn은 온도 Ti에서의 장벽 재료 층(48)의 전자 이동도이고, q는 전자의 전하량이고, k는 볼츠만의 상수이고,
Figure pct00012
는 전자 질량이다. 마찬가지로, 열전 재료(42)가 P-타입이면, 열전 재료(42) 내의 제i 장벽 재료 층(48)의 두께(tBLi)는 바람직하게는 다음과 같이 정의된다. 즉,
Figure pct00013
, (수학식 6)
여기에서 Ti는 열전 재료(42) 내의 제i 장벽 재료 층(48)의 위치에서의 온도 구배(54)에서의 온도(단위: K)이고, μp는 온도 Ti에서의 장벽 재료 층(48)의 전자 이동도이고, q는 전자의 전하량이고, k는 볼츠만의 상수이고,
Figure pct00014
는 정공 질량이다. 얻어질 수 있는 재료 품질 그리고 열전 재료(42) 내에서의 절대 온도에 따라, 고온을 위해 설계된 장벽 재료 층(48)의 두께는 수 ㎚ 정도로 얇을 수 있고, 한편 저온을 위해 설계된 장벽 재료 층(48)은 100 ㎚ 이상의 정도로 두꺼울 수 있다.
추가로, 이러한 실시예에서, 전하 캐리어 흐름의 방향으로 인접한 장벽 재료 층(48)의 하류에 있는 기질 재료 층(46)의 각각의 두께는 바로 선행하는 장벽 재료 층(48)의 두께의 3배 이상이다. 더 구체적으로, 이러한 실시예에서, 기질 재료 층(46-1)의 두께(tML1)는 장벽 재료 층(48-1)의 두께(tBL1)의 3배 이상이고, 기질 재료 층(46-2)의 두께(tML2)는 장벽 재료 층(48-2)의 두께(tBL2)의 3배 이상이고, 기질 재료 층(46-3)의 두께(tML3)는 장벽 재료 층(48-3)의 두께(tBL3)의 3배 이상이고, 기질 재료 층(46-4)의 두께(tML4)는 장벽 재료 층(48-4)의 두께(tBL4)의 3배 이상이다. 기질 재료 층(46-1 내지 46-4)의 두께(tML1 내지 tML4)를 대응 장벽 재료 층(48-1 내지 48-4)의 두께(tBL1 내지 tBL4)의 3배 이상으로 함으로써, 전하 캐리어가 장벽 재료 층(48-1 내지 48-4)을 통과한 후에 적어도 3배만큼 산란됨으로써 열적으로 이완되게 된다. 바꿔 말하면, 전하 캐리어는 열적 평형 수준에 도달하게 된다. 기질 재료 층(46-0)의 두께는 전하 캐리어가 열적으로 이완되게 하는 것과 무관하다는 것을 주목하여야 한다. 이와 같이, 기질 재료 층(46-0)의 두께는 임의의 요구된 두께일 수 있다.
하나의 실시예에서, 컬렉터 층[예컨대, 기질 재료 층(46-1 내지 46-4)] 내로의 양자 우물(quantum well)의 합체는 서브밴드 축퇴 분리 효과(subband degeneracy splitting effect)와 관련된 전자 포논 공진(electrophonon resonance)으로 인해 전자의 포획 및 열중성자화(thermalization)를 용이하게 한다는 것이 주목되어야 한다. 양자 우물 합체는 컬렉터 층이 더 얇아지게 하므로 유용할 수 있고, 그에 의해 주어진 소자 구조물 두께를 갖는 더 많은 장벽 재료 층(48)을 가능케 한다. 추가의 이익에 따르면, 주기적인 양자 우물 층을 합체하는 것은 발전 과정(Umklapp process)과 관련되는 증가된 포논 산란 때문에 격자 열 전도도를 감소시킬 것이다. 이들 그리고 또한 유사한 재료 설계 개념의 다른 변형 및 조합은 본 발명의 범주 내에 있는 것으로 간주된다.
도5는 본 발명의 하나의 실시예에 따른 도4의 열전 재료(42)에 대한 예시의 에너지 밴드 다이어그램이다. 이러한 예에서, 열전 재료(42)는 N-타입이다. 그러나, 이러한 논의는 열전 재료(42)가 P-타입인 경우에 또한 적용 가능하다. 이러한 예에서, 장벽 재료 층(48)의 합금, 기질 재료 층(46)의 도핑 또는 이들 양쪽 모두는 열전 재료(42)의 페르미 에너지(Ef)가 장벽 재료 층(48)의 장벽 높이(Δ)에 또는 그 근처에 있도록 선택 또는 제어된다. 페르미 에너지(Ef)는 페르미-디랙 확률 분포 함수가 0.5인 에너지 수준(즉, 전하 캐리어의 1/2이 체류할 것으로 예측되는 에너지 수준)을 정의하므로, 장벽 높이(Δ)에 또는 그 근처에 있도록 페르미 에너지(Ef)를 증가시킴으로써, 장벽 높이(Δ) 이상에서 더 많은 전자가 있다. 결과적으로, 횡단-평면 유효 캐리어 밀도가 증가되고, 그에 따라 열전 재료(42)에 대한 ZT 수치를 증가시킨다. 페르미 에너지(Ef)는 장벽 높이(Δ)와 대략 동일하거나 장벽 높이(Δ) 근처의 수치의 범위 내에 있을 수 있다. 예컨대, 페르미 에너지(Ef)는 장벽 높이(Δ)와 대략 동일하게, 장벽 높이(Δ) + 또는 - 대략 0.1*kT[여기에서 k는 볼츠만의 상수 그리고 T는 온도(단위: K)]의 범위 내에, 장벽 높이(Δ)-대략 0.1*kT의 범위 내에 등에 있도록 설정될 수 있다.
도6은 본 발명의 또 다른 실시예에 따른 높은 ZT 수치를 갖는 박막 열전 재료(56)[이후 "열전 재료(56)"]를 도시하고 있다. 이러한 실시예는 도4의 실시예와 실질적으로 동일하다. 그러나, 열전 재료(56)는 TEC 대신에 열전 발전기(TEG)에서의 사용을 위해 설계된다. 열전 재료(56)는 Ⅳ족-Ⅵ족 반도체 재료로 형성되는 헤테로 구조(58)를 포함한다. 헤테로 구조(58)는 일련의 교대 기질 재료 층(60) 및 전위 장벽 재료 층(62)[이후 "장벽 재료 층(62)"]을 포함한다. 전위 장벽으로서 동작하기 위해, 장벽 재료 층(62)은 기질 재료 층(60)의 밴드갭보다 큰 밴드갭을 갖고, 그에 따라 여기에서 넓은 밴드갭 재료로 형성되는 것으로서 언급된다. 장벽 재료 층(62)의 최종 장벽 높이는 바람직하게는 25 meV 내지 100 meV의 범위 내에 있지만, 그에 제한되지 않는다. 양호한 실시예에서, 기질 재료 층(60)은 PbSnSe이고, 장벽 재료 층(62)은 PbSe이다. 그러나, 다른 Ⅳ족-Ⅵ족 반도체 재료가 사용될 수 있다. 이러한 예시 실시예에서, 헤테로 구조(58)는 초기 기질 재료 층(60-0) 그리고 일련의 교대 장벽 재료 층(62-1 내지 62-4) 및 기질 재료 층(60-1 내지 60-4)을 포함한다. 이러한 예시 실시예에서, 여기에서 기질 재료 층(60)으로서 대체로 언급되는 5개의 기질 재료 층(60-0 내지 60-4) 그리고 여기에서 장벽 재료 층(62)으로서 대체로 언급되는 4개의 장벽 재료 층(62-1 내지 62-4)이 있다는 것을 주목하여야 한다. 그러나, 헤테로 구조(58)는 그에 제한되지 않는다. 헤테로 구조(58)는 적어도 2개의 장벽 재료 층(62)을 포함하기만 하면 임의의 개수의 교대 기질 재료 층(60) 및 장벽 재료 층(62)을 포함할 수 있다.
이러한 실시예에서, 열전 재료(56)는 동작 중에 열전 재료(56)의 상부 표면(64)이 온도 면에서 높아지고 열전 재료(56)의 저부 표면(66)이 온도 면에서 낮아지도록 TEG에서의 동작을 위해 설계된다. 결과적으로, 열전 재료(56)는 대응 온도 구배(68)를 갖거나 경험할 것이다. 장벽 재료 층(62)의 두께는 열전 재료(56)에 대한 온도 구배(68)에서의 대응 온도에서의 산란 이벤트들 사이에서의 전하 캐리어의 평균 자유 경로와 대략 동일하거나 그 정도이다. 장벽 재료 층(62)의 두께를 열전 재료(56)의 온도 구배(68)에서의 대응 온도에서의 산란 이벤트들 사이에서의 전하 캐리어에 대한 평균 자유 경로와 대략 동일하게 함으로써, 장벽 재료 층(62)을 횡단하는 전하 캐리어의 탄도 운반이 가능해지고, 그에 의해 열전 재료(56)의 제벡 계수를 증가시킨다.
열전 재료(56)가 N-타입이면, 열전 재료(56) 내의 제i 장벽 재료 층(62)의 두께(tBLi)는 바람직하게는 다음과 같이 정의된다. 즉,
Figure pct00015
, (수학식 7)
여기에서 Ti는 열전 재료(56) 내의 제i 장벽 재료 층(62)의 위치에서의 온도 구배(68)에서의 온도(단위: K)이고, μn은 온도 Ti에서의 장벽 재료 층(62)의 전자 이동도이고, q는 전자의 전하량이고, k는 볼츠만의 상수이고,
Figure pct00016
는 전자 질량이다. 마찬가지로, 열전 재료(56)가 P-타입이면, 열전 재료(56) 내의 제i 장벽 재료 층(62)의 두께(tBLi)는 바람직하게는 다음과 같이 정의된다. 즉,
Figure pct00017
, (수학식 8)
여기에서 Ti는 열전 재료(56) 내의 제i 장벽 재료 층(62)의 위치에서의 온도 구배(68)에서의 온도(단위: K)이고, μp는 온도 Ti에서의 장벽 재료 층(62)의 전자 이동도이고, q는 전자의 전하량이고, k는 볼츠만의 상수이고,
Figure pct00018
는 정공 질량이다. 얻어질 수 있는 재료 품질 그리고 열전 재료(56) 내에서의 절대 온도에 따라, 고온을 위해 설계된 장벽 재료 층(62)의 두께는 수 ㎚ 정도로 얇을 수 있고, 한편 저온을 위해 설계된 장벽 재료 층(62)은 100 ㎚ 이상의 정도로 두꺼울 수 있다.
추가로, 이러한 실시예에서, 전하 캐리어 흐름의 방향으로 인접한 장벽 재료 층(62)의 하류에 있는 기질 재료 층(60)의 각각의 두께는 바로 선행하는 장벽 재료 층(62)의 두께의 3배 이상이다. 더 구체적으로, 이러한 실시예에서, 기질 재료 층(60-1)의 두께(tML1)는 장벽 재료 층(62-1)의 두께(tBL1)의 3배 이상이고, 기질 재료 층(60-2)의 두께(tML2)는 장벽 재료 층(62-2)의 두께(tBL2)의 3배 이상이고, 기질 재료 층(60-3)의 두께(tML3)는 장벽 재료 층(62-3)의 두께(tBL3)의 3배 이상이고, 기질 재료 층(60-4)의 두께(tML4)는 장벽 재료 층(62-4)의 두께(tBL4)의 3배 이상이다. 기질 재료 층(60-1 내지 60-4)의 두께(tML1 내지 tML4)를 대응 장벽 재료 층(62-1 내지 62-4)의 두께(tBL1 내지 tBL4)의 3배 이상으로 함으로써, 전하 캐리어가 장벽 재료 층(62-1 내지 62-4)을 통과한 후에 적어도 3배만큼 산란됨으로써 열적으로 이완되게 된다. 바꿔 말하면, 전하 캐리어는 열적 평형 수준에 도달하게 된다. 기질 재료 층(60-0)의 두께는 전하 캐리어가 열적으로 이완되게 하는 것과 무관하다는 것을 주목하여야 한다. 이와 같이, 기질 재료 층(60-0)의 두께는 임의의 요구된 두께일 수 있다.
하나의 실시예에서, 컬렉터 층[예컨대, 기질 재료 층(60-1 내지 60-4)] 내로의 양자 우물의 합체는 서브밴드 축퇴 분리 효과와 관련된 전자 포논 공진으로 인해 전자의 포획 및 열중성자화를 용이하게 한다는 것이 주목되어야 한다. 양자 우물 합체는 컬렉터 층이 더 얇아지게 하므로 유용할 수 있고, 그에 의해 주어진 소자 구조물 두께를 갖는 더 많은 장벽 재료 층(62)을 가능케 한다. 추가의 이익에 따르면, 주기적인 양자 우물 층을 합체하는 것은 발전 과정과 관련되는 증가된 포논 산란 때문에 격자 열 전도도를 감소시킬 것이다. 이들 그리고 또한 유사한 재료 설계 개념의 다른 변형 및 조합은 본 발명의 범주 내에 있는 것으로 간주된다.
도7은 본 발명의 하나의 실시예에 따른 도6의 열전 재료(56)에 대한 예시의 에너지 밴드 다이어그램이다. 이러한 예에서, 열전 재료(56)는 N-타입이다. 그러나, 이러한 논의는 열전 재료(56)가 P-타입인 경우에 또한 적용 가능하다. 이러한 예에서, 장벽 재료 층(62)의 합금, 기질 재료 층(60)의 도핑 또는 이들 양쪽 모두는 열전 재료(56)의 페르미 에너지(Ef)가 장벽 재료 층(62)의 장벽 높이(Δ)에 또는 그 근처에 있도록 선택 또는 제어된다. 페르미 에너지(Ef)는 페르미-디랙 확률 분포 함수가 0.5인 에너지 수준(즉, 전하 캐리어의 1/2이 체류할 것으로 예측되는 에너지 수준)을 정의하므로, 장벽 높이(Δ)에 또는 그 근처에 있도록 페르미 에너지(Ef)를 증가시킴으로써, 장벽 높이(Δ) 이상에서 더 많은 전자가 있다. 결과적으로, 횡단-평면 유효 캐리어 밀도가 증가되고, 그에 따라 열전 재료(56)에 대한 ZT 수치를 증가시킨다. 페르미 에너지(Ef)는 장벽 높이(Δ)와 대략 동일하거나 장벽 높이(Δ) 근처의 수치의 범위 내에 있을 수 있다. 예컨대, 페르미 에너지(Ef)는 장벽 높이(Δ)와 대략 동일하게, 장벽 높이(Δ) + 또는 - 대략 0.1*kT[여기에서 k는 볼츠만의 상수 그리고 T는 온도(단위: K)]의 범위 내에, 장벽 높이(Δ)-대략 0.1*kT의 범위 내에 등에 있도록 설정될 수 있다.
도8은 본 발명의 하나의 실시예에 따른 사행형 구성(serpentine configuration)으로 직렬로 연결되는 다수개의 박막 열전 소자(72-1 내지 72-10)[일반적으로 열전 소자(72)]를 포함하는 열전 모듈(70)을 도시하고 있다. 바람직하게는, 열전 소자(72)는 위에서 설명된 열전 재료(32, 42 또는 56)로 형성된다. 도시된 것과 같이, TEG로서 구성될 때에, 열은 열 차이가 열전 모듈(70)의 상부 표면과 열전 모듈(70)의 저부 표면(74) 사이에서 생성되도록 [열전 소자(72)의 사행형 구성이 관찰될 수 있도록 도시되지 않은] 열전 모듈(70)의 상부 표면에 가해진다. 결과적으로, 도시된 것과 같은 사행형 경로 내의 열전 소자(72)를 통해[즉, 열전 소자(72-1), 열전 소자(72-2), 열전 소자(72-3), 열전 소자(72-4) 등을 통해] 흐르는 전류가 열전 모듈(70) 내에서 생성된다. 대조적으로, TEC로서 구성될 때에, 전류가 도시된 사행형 경로 내의 열전 소자(72)를 통해 흐르도록 열전 모듈(70)에 가해진다. 결과적으로, 열전 모듈(70)의 상부 표면이 냉각된다.
도9a 내지 도9j는 본 발명의 하나의 실시예에 따른 도8의 열전 모듈(70)을 제조하는 과정을 그래픽으로 도시하고 있다. 과정은 도9a에 도시된 것과 같이 기판(76)으로써 시작된다. 하나의 실시예에서, 기판(76)은 실리콘(Si) 기판이다. 그러나, 본 발명은 그에 제한되지 않는다. 예컨대 사파이어 기판 등의 다른 종류의 기판이 사용될 수 있다. 다음에, 도9b에 도시된 것과 같이, 해제 층(78)이 기판(76) 상에 형성된다. 하나의 실시예에서, 해제 층(78)은 물에서 쉽게 용해 가능한 바륨 불화물(BaF2)이다. 그러나, 기판(76) 상에 형성되는 구조물이 기판(76)으로부터 분리되게 하는 데 다른 종류의 해제 층이 사용될 수 있다는 것을 주목하여야 한다.
다음에, N-타입 열전 재료 층(80)이 도9c에 도시된 것과 같이 해제 층(78) 상에 형성된다. 바람직하게는, N-타입 열전 재료 층(80)은 위에서 설명된 열전 재료(32, 42 또는 56)로 형성된다. 그러나, 본 발명은 그에 제한되지 않는다. 다른 종류의 박막 열전 재료가 사용될 수 있다. N-타입 열전 재료 층(80)은 분자 빔 에피택시(MBE: molecular beam epitaxy), 액상 에피택시(LPE: liquid phase epitaxy) 또는 금속 유기 화학 기상 증착(MOCVD: metal organic chemical vapor deposition) 등의 공지된 박막 제조 기술을 사용하여 형성된다. 하나의 실시예에서, N-타입 열전 재료 층(80)은 5 ㎛ 내지 25 ㎛의 범위 내의 두께를 갖는다. 금속화 층(ML: metallization layer)(82)이 그 다음에 도9d에 도시된 것과 같이 N-타입 열전 재료 층(80) 상에 형성된다. 금속화 층(82)은 다중 기능을 수행하고, 그에 따라 1개 이상의 상이한 재료 또는 서브-층으로 구성될 수 있다. 바람직하게는, 금속화 층(82)은 낮은 고유 접촉 저항을 성취하는 N-타입 열전 재료 층(80)에 인접한 옴 접촉 서브-층, N-타입 열전 재료 층(80) 내로의 원자 화학종의 이동을 방지하는 확산 장벽 서브-층, 또 다른 금속으로의 저온 부착을 위한 공정 결합 금속 그리고 금 등의 산화 장벽 서브-층을 포함한다. 금속화 층(82)의 두께는 바람직하게는 1.0 내지 5.0 ㎛의 범위 내에 있다. 금속화 층(82)은 예컨대 전자 빔 증착 또는 전기 도금 등의 블랭킷 금속화 공정(blanket metallization process)을 통해 형성된다. 금속화 층(82)은 바람직하게는 높은 전기 및 열 전도도를 갖는 재료를 포함한다. 예컨대, 구리 또는 은이 사용될 수 있다.
다음에, 포토리지스트(84)가 도9e에 도시된 것과 같이 피착 및 패터닝된다. 금속화 층(82) 및 N-타입 열전 재료 층(80)은 그 다음에 도9f에 도시된 것과 같이 [여기에서 N-타입 열전 재료 레그(86)로서 대체로 언급되는] 다수개의 N-타입 열전 재료 레그(86-1 내지 86-20)를 형성하도록 제거된 포토리지스트 층(84)의 영역에서 해제 층(78)까지 아래로 완전히 N-타입 열전 재료 층(80)을 통해 식각된다. 습식 화학 및 건식 플라즈마 식각의 조합 또는 단독의 건식 플라즈마 식각이 사용될 수 있다. 20개의 N-타입 열전 재료 레그(86)가 도시되어 있지만, 임의의 요구된 개수의 1개 이상의 N-타입 열전 재료 레그(86)가 있을 수 있다는 것을 주목하여야 한다. N-타입 열전 재료 레그(86)의 각각은 N-타입 열전 재료 층(80) 및 금속화 층(82)의 대응 부분을 포함한다.
다음에, 제1 전극 조립체(88)가 도9g에 도시된 것과 같이 N-타입 열전 재료 레그(86)의 제1 부분에 결합된다. 제1 전극 조립체(88)는 알루미늄 질화물(AlN) 세라믹(90) 그리고 다수개의 구리 트레이스(92-1 내지 92-10)(단지 92-1 내지 92-3이 도9g에서 관찰 가능함)를 포함한다. 재차, 구리는 예시이다. 높은 전기 및 열 전도도를 갖는 다른 재료가 사용될 수 있다. 예컨대, 은이 대체예로서 사용될 수 있다. 이러한 실시예에서, [여기에서 구리 트레이스(92)로서 대체로 언급되는] 구리 트레이스(92-1 내지 92-10)는 예컨대 금-주석, 납-주석, 금-인듐, 인듐 등의 공정 결합 재료(EBM: eutectic bonding material)로써 금속화된다. 공정 결합 재료는 바람직하게는 0.5 내지 5.0 ㎛의 범위 내의 두께를 갖는다. 공정 결합 재료는 예컨대 구리-대-구리 확산 결합보다 액체일 때의 결합에 대해 상당히 낮은 압력을 요구하는 저융점 재료이다. 결과적으로, N-타입 열전 재료가 결합 중의 압력의 결과로서 손상될 가능성이 상당히 감소된다. 결합 단계는 바람직하게는 원하지 않는 산화물의 형성을 방지하도록 진공 분위기에서 수행된다. 그러나, 본 발명은 공정 결합에 제한되지 않는다는 것을 주목하여야 한다. AlN은 예시라는 것이 또한 주목되어야 한다. 낮은 전기 전도도 그리고 높은 열 전도도를 갖는 임의의 재료(예컨대, 다이아몬드, 베릴륨 산화물, 알루미나 등)가 사용될 수 있다.
이러한 실시예에서, 구리 트레이스(92)는 "L자"형이다. 하나의 실시예에서, 그 가장 두꺼운 지점에서, "L자"형 구리 트레이스(92)는 2 ㎛ 내지 5 ㎛의 범위 내의 두께를 갖고, 그 가장 얇은 지점에서, "L자"형 구리 트레이스(92)는 1 ㎛ 내지 2 ㎛의 범위 내의 두께를 갖는다. 물리 기상 또는 전기 화학 증착 방법을 사용한 다중 증착 단계가 "L자"형 트레이스를 형성하는 데 사용될 수 있다. 섀도 마스크(shadow mask)의 사용을 수반하는 부가식 기술(additive technique) 또는 포토리소그래픽 마스크 및 화학 식각을 수반하는 삭제식 기술(subtractive technique)이 사용될 수 있다. 바람직하게는, 구리 트레이스(92)는 금속화된 TE 레그 세그먼트로의 저온 부착을 용이하게 하는 공정 결합 금속으로써 코팅될 것이다. N-타입 열전 재료 레그(86-1, 86-3, 86-5, 86-7, 86-9, 86-11, 86-13, 86-15, 86-17, 86-19)는 각각 구리 트레이스(92-1 내지 92-10)에 결합된다. "L자"형 구리 트레이스(92)의 얇은 부분은 열전 모듈(70)의 조립을 완료하도록 P-타입 열전 재료 레그가 후속적으로 결합될 위치이다.
이러한 시점에서, 해제 층(78)은 N-타입 열전 재료 레그(86)가 기판(76)으로부터 해제되도록 용해된다. 하나의 실시예에서, 해제 층(78)은 바륨 불화물(BaF2)이고, 물에서 용해된다. 제1 전극 조립체(88)는 그 다음에 도9h에 도시된 것과 같이 기판(76)으로부터 상승된다. N-타입 열전 재료 레그(86)의 노출된 N-타입 열전 재료 표면은 그 다음에 도9i에 도시된 것과 같이 금속화 층(93)으로써 금속화된다. 바람직하게는, 금속화 층(93)은 낮은 고유 접촉 저항을 성취하는 N-타입 열전 재료에 인접한 옴 접촉 서브-층, N-타입 열전 재료 내로의 원자 화학종의 이동을 방지하는 확산 장벽 서브-층, 또 다른 금속으로의 저온 부착을 위한 공정 결합 금속 그리고 금 등의 산화 장벽 서브-층을 포함한다. N-타입 열전 금속 레그(86)의 각각의 표면 상의 금속화 층(93)은 N-타입 열전 재료 레그(86)의 측벽을 코팅하지 않도록 전자 빔 증발 등의 직접 시선 물리 기상 증착 기술(direct line-of-sight physical vapor deposition technique)에 의해 형성될 수 있다. 필요하다면, N-타입 열전 재료 레그(86)의 측벽은 금속 증착으로부터의 보호를 위해 포토리지스트로써 코팅될 수 있다. 당업자에게 친숙한 표준 금속화 리프트-오프 기술(standard metallization lift-off technique)이 그 다음에 금속화 층(93)이 단지 N-타입 열전 재료 레그(86)의 상부 표면을 덮는 전극 조립체 구조물을 얻는 데 사용될 수 있다.
도9a 내지 도9i의 과정은 도9j에 도시된 것과 같이 제2 전극 조립체(96)에 결합되는 P-타입 열전 재료 레그(94)를 형성하도록 P-타입 열전 재료에 대해 또한 수행된다. 제1 전극 조립체(88)와 같이, 제2 전극 조립체(96)는 AlN 세라믹(98) 그리고 [여기에서 구리 트레이스(100)로서 대체로 언급되는] 다수개의 구리 트레이스(100-1 내지 100-10)를 포함한다. 구리 트레이스(100-1 내지 100-10)는 P-타입 열전 재료 레그(94) 즉 P-타입 열전 재료 레그(94-2, 94-4, 94-6, 94-8, 94-10, 94-12, 94-14, 94-16, 94-18, 94-20)의 대응 부분에 결합된다. 제2 전극 조립체는 대응 P-타입 열전 재료 레그(94)가 결합되어야 하는 위치에서 더 얇은 부분을 갖는 구리 트레이스(100-0)를 포함한다는 것을 주목하여야 한다.
재차, 대응 기판으로부터 P-타입 열전 재료 레그(94)를 포함하는 제2 전극 조립체(96)를 제거한 후에, P-타입 열전 재료 레그(96)의 노출된 P-타입 열전 재료 표면은 그 다음에 도9j에 또한 도시된 것과 같이 금속화 층(101)으로써 금속화된다. 바람직하게는, 금속화 층(101)은 낮은 고유 접촉 저항을 성취하는 P-타입 열전 재료에 인접한 옴 접촉 서브-층, P-타입 열전 재료 내로의 원자 화학종의 이동을 방지하는 확산 장벽 서브-층, 또 다른 금속으로의 저온 부착을 위한 공정 결합 금속 그리고 금 등의 산화 장벽 서브-층을 포함한다. 여기에서 사용된 공정 결합 금속은 바람직하게는 TE 레그 재료의 다른 측면 상의 공정 결합 금속보다 낮은 액상선 온도를 가질 것이다. 예컨대, AuIn 공정 결합 금속은 더 높은 액상선 온도 AuSn 결합 금속이 TE 레그의 다른 측면 상에서 액체로 되지 않게 하면서 사용될 수 있다. P-타입 열전 금속 레그(94)의 각각의 표면 상의 금속화 층(101)은 P-타입 열전 재료 레그(94)의 측벽을 코팅하지 않도록 전자 빔 증발 등의 직접 시선 물리 기상 증착 기술에 의해 형성될 수 있다. 필요하다면, P-타입 열전 재료 레그(94)의 측벽은 금속 증착으로부터의 보호를 위해 포토리지스트로써 코팅될 수 있다. 당업자에게 친숙한 표준 금속화 리프트-오프 기술이 그 다음에 금속화 층(101)이 단지 P-타입 열전 재료 레그(94)의 상부 표면을 덮는 전극 조립체 구조물을 얻는 데 사용될 수 있다.
마지막으로, 도9i의 제1 전극 조립체(88)는 도9k에 도시된 것과 같이 플립-칩 결합 공정을 사용하여 도9j의 제2 전극 조립체(96)에 결합된다. 결합 온도는 공정 결합 금속을 액화시킬 정도로 충분히 높지만 TE 재료의 다른 측면 상의 이전에 사용된 공정 결합 금속의 액상선 온도보다 낮을 것이다. 이러한 시점에서, 열전 모듈(70)의 조립이 완료된다. 구체적으로, 예컨대, N-타입 열전 재료 레그(86-1) 및 P-타입 열전 재료 레그(94-2)는 제1 열전 소자를 형성하고, N-타입 열전 재료 레그(86-3) 및 P-타입 열전 재료 레그(94-4)는 제1 열전 소자와 직렬로 결합되는 제2 열전 소자를 형성한다.
도10a 내지 도10p는 본 발명의 또 다른 실시예에 따른 도8의 열전 모듈(70)의 제조를 도시하고 있다. 이러한 과정의 많은 측면이 위에서 설명된 것과 동일하다. 재차, 과정은 도10a에 도시된 것과 같이 기판(76)으로써 시작된다. 다음에, 도10b에 도시된 것과 같이, 해제 층(78)이 기판(76) 상에 형성된다. 다음에, N-타입 열전 재료 층(80)이 도10c에 도시된 것과 같이 해제 층(78) 상에 형성된다. 자성 금속화 층(MML: magnetic metallization layer)(102)이 그 다음에 도10d에 도시된 것과 같이 N-타입 열전 재료 층(80) 상에 형성된다. 이러한 실시예에서, 자성 금속화 층(102)은 위에서 설명된 도9d의 금속화 층(82)과 실질적으로 동일하지만, 자성 재료를 추가로 포함한다. 하나의 양호한 실시예에서, 자성 금속화 층(102)은 코발트(Co) 등의 자성 재료의 서브-층을 포함한다. 코발트 서브-층은 바람직하게는 50 ㎚ 내지 300 ㎚의 두께를 갖는다. 높은 전기 전도도 및 열 전도도를 갖는 다른 종류의 자성 재료가 사용될 수 있다는 것을 주목하여야 한다. 코발트(Co) 등의 자성 재료의 서브-층은 자성 금속화 층(102)의 서브-층 내의 임의의 요구된 위치에 위치될 수 있다. 예컨대, 자성 재료의 서브-층은 N-타입 열전 재료 층(80)에 인접한 자성 금속화 층(102)의 제1 서브-층, 자성 금속화 층(102)의 최상부 서브-층 또는 자성 금속화 층(102)의 상부 및 저부 표면들 사이 내의 임의의 서브-층일 수 있다. 자성 금속화 층(102)은 예컨대 PVD 또는 전기 도금 등의 블랭킷 금속화 공정을 통해 형성된다.
다음에, 포토리지스트(84)가 도10e에 도시된 것과 같이 피착 및 패터닝된다. 자성 금속화 층(102) 및 N-타입 열전 재료 층(80)은 그 다음에 도10f에 도시된 것과 같이 N-타입 열전 재료 레그(86)를 형성하도록 패터닝된 포토리지스트 층(84)의 제거된 영역에서 해제 층(78)까지 아래로 완전히 N-타입 열전 재료 층(80)을 통해 식각된다. N-타입 열전 재료 레그(86)의 각각은 N-타입 열전 재료 층(80) 및 자성 금속화 층(102)의 대응 부분을 포함한다. 다음에, 제1 전극 조립체(88)가 도10g에 도시된 것과 같이 N-타입 열전 재료 레그(86)의 제1 부분에 결합된다. 재차, 이러한 실시예에서, 구리 트레이스(92)는 예컨대 금-주석, 납-주석, 금-인듐, 인듐 등의 공정 결합 재료로써 금속화된다.
이러한 시점에서, 자석(104)이 N-타입 열전 재료 레그(86)에 대향으로 기판(76) 아래에 위치된다. 해제 층(78)이 그 다음에 용해된다. 제1 전극 조립체(88)는 그 다음에 도10h에 도시된 것과 같이 기판(76)으로부터 상승된다. N-타입 열전 재료 레그(86)의 노출된 N-타입 열전 재료 표면은 그 다음에 도10i에 도시된 것과 같이 금속화 층(93)으로써 금속화된다. 바람직하게는, 금속화 층(93)은 낮은 고유 접촉 저항을 성취하는 N-타입 열전 재료에 인접한 옴 접촉 서브-층, N-타입 열전 재료 내로의 원자 화학종의 이동을 방지하는 확산 장벽 서브-층, 또 다른 금속으로의 저온 부착을 위한 공정 결합 금속 그리고 금 등의 산화 장벽 서브-층을 포함한다. 여기에서 사용된 공정 결합 금속은 바람직하게는 TE 레그 재료의 다른 측면 상의 공정 결합 금속보다 낮은 액상선 온도를 가질 것이다. 예컨대, AuIn 공정 결합 금속은 더 높은 액상선 온도 AuSn 결합 금속이 TE 레그의 다른 측면 상에서 액체로 되지 않게 하면서 사용될 수 있다. N-타입 열전 금속 레그(86)의 각각의 표면 상의 금속화 층(93)은 N-타입 열전 재료 레그(86)의 측벽을 코팅하지 않도록 전자 빔 증발 등의 직접 시선 물리 기상 증착 기술에 의해 형성될 수 있다. 필요하다면, N-타입 열전 재료 레그(86)의 측벽은 금속 증착으로부터의 보호를 위해 포토리지스트로써 코팅될 수 있다. 당업자에게 친숙한 표준 금속화 리프트-오프 기술이 그 다음에 금속화 층(93)이 단지 N-타입 열전 재료 레그(86)의 상부 표면을 덮는 전극 조립체 구조물을 얻는 데 사용될 수 있다.
자석(104)과 N-타입 열전 재료 레그(86)의 자성 금속화 층 부분 사이의 자력으로 인해, 제1 전극 조립체(88)에 결합되지 않은 N-타입 열전 재료 레그(86)는 해제 층(78)이 용해된 후에 기판(76) 상에 남아 있다. 자력이 없으면, 수확되지 않는 N-타입 열전 재료 레그(86)[즉, 제1 전극 조립체(88)에 결합되지 않는 N-타입 열전 재료 레그(86)]는 해제 층(78)이 용해될 때에 상실된다. 이와 같이, 수율이 50%로부터 100%로 상승될 수 있다.
N-타입 열전 재료 레그(86)의 잔여 부분이 자력으로 인해 기판(76) 상에 남아 있기 때문에, 이러한 실시예에서, N-타입 열전 재료 레그(86)의 잔여 부분은 도10j에 도시된 것과 같이 N-타입 열전 재료 레그(86)의 잔여 부분에 제3 전극 조립체(106)를 결합함으로써 수확될 수 있다. 제3 전극 조립체(106)는 AlN 세라믹(108) 그리고 여기에서 구리 트레이스(110)로서 대체로 언급되는 다수개의 구리 트레이스(110-1 내지 110-10)(단지 110-1 및 110-2가 도10j에서 관찰 가능함)를 포함한다. P-타입 열전 재료 레그(94)가 결합되어야 하는 위치를 한정하는 "L자"형이 아닌 구리 트레이스(110-0)가 또한 있다는 것을 주목하여야 한다. 재차, 구리는 예시이다. 높은 전기 및 열 전도도를 갖는 다른 재료가 사용될 수 있다. 예컨대, 은이 대체예로서 사용될 수 있다. 이러한 실시예에서, 구리 트레이스(110)는 예컨대 금-주석, 납-주석, 금-인듐, 인듐 등의 공정 결합 재료(EBM)로써 금속화된다. 공정 결합 재료는 바람직하게는 0.5 내지 5.0 ㎛의 범위 내의 두께를 갖는다. 공정 결합 재료는 예컨대 구리-대-구리 확산 결합보다 액체일 때의 결합에 대해 상당히 낮은 압력을 요구하는 저융점 재료이다. 결과적으로, N-타입 열전 재료가 결합 중의 압력의 결과로서 손상될 가능성이 상당히 감소된다. 결합 단계는 바람직하게는 원하지 않는 산화물의 형성을 방지하도록 진공 분위기에서 수행된다. 그러나, 본 발명은 공정 결합에 제한되지 않는다는 것을 주목하여야 한다. AlN은 예시라는 것이 또한 주목되어야 한다. 낮은 전기 전도도 그리고 높은 열 전도도를 갖는 임의의 재료(예컨대, 다이아몬드, 베릴륨 산화물, 알루미나 등)가 사용될 수 있다.
이러한 실시예에서, 구리 트레이스(110)는 "L자"형이다. 하나의 실시예에서, 그 가장 두꺼운 지점에서, "L자"형 구리 트레이스(110)는 2 ㎛ 내지 5 ㎛의 범위 내의 두께를 갖고, 그 가장 얇은 지점에서, "L자"형 구리 트레이스(110)는 1 ㎛ 내지 2 ㎛의 범위 내의 두께를 갖는다. 물리 기상 또는 전기 화학 증착 방법을 사용한 다중 증착 단계가 "L자"형 트레이스를 형성하는 데 사용될 수 있다. 섀도 마스크의 사용을 수반하는 부가식 기술 또는 포토리소그래픽 마스크 및 화학 식각을 수반하는 삭제식 기술이 사용될 수 있다. 바람직하게는, 구리 트레이스(110)는 금속화된 TE 레그 세그먼트로의 저온 부착을 용이하게 하는 공정 결합 금속으로써 코팅될 것이다. N-타입 열전 재료 레그(86-2, 86-4, 86-6, 86-8, 86-10, 86-12, 86-14, 86-16, 86-18, 86-20)는 각각 구리 트레이스(110-1 내지 110-10)에 결합된다. "L자"형 구리 트레이스(110)의 얇은 부분은 열전 모듈(70)의 조립을 완료하도록 P-타입 열전 재료 레그가 후속적으로 결합될 위치이다.
N-타입 열전 재료 레그(86)를 포함하는 제3 전극 조립체(106)는 그 다음에 도10k에 도시된 것과 같이 기판(76)으로부터 상승된다. 자석(104)은 기판(76)으로부터 N-타입 열전 재료 레그(86)의 잔여 부분을 해제하도록 기판(76)으로부터 멀어지게 이동될 수 있다(또는 그 역도 또한 같음)는 것을 주목하여야 한다. 재차, N-타입 열전 재료 레그(86)의 노출된 N-타입 열전 재료 표면은 그 다음에 위에서 설명된 방식으로 도10l에 도시된 것과 같이 금속화 층(93)으로써 금속화된다.
도10a 내지 도10l의 과정은 각각 도10m 및 도10n에 도시된 것과 같이 제2 전극 조립체(96) 및 제4 전극 조립체(112)에 결합되는 P-타입 열전 재료 레그(94)를 형성하도록 P-타입 열전 재료에 대해 또한 수행된다. 다른 전극 조립체와 같이, 제4 전극 조립체(112)는 AlN 세라믹(114) 그리고 [여기에서 구리 트레이스(116)로서 대체로 언급되는] 다수개의 구리 트레이스(116-1 내지 116-10)를 포함한다. 제2 전극 조립체(96)의 구리 트레이스(100-1 내지 100-10)는 P-타입 열전 재료 레그(94) 즉 P-타입 열전 재료 레그(94-2, 94-4, 94-6, 94-8, 94-10, 94-12, 94-14, 94-16, 94-18, 94-20)의 대응 부분에 결합된다. 마찬가지로, 제4 전극 조립체(112)의 구리 트레이스(116-1 내지 116-10)는 P-타입 열전 재료 레그(94) 즉 P-타입 열전 재료 레그(94-1, 94-3, 94-5, 94-7, 94-9, 94-11, 94-13, 94-15, 94-17, 94-19)의 잔여 부분에 결합된다.
마지막으로, 도10l의 제1 전극 조립체(88)는 도10o에 도시된 것과 같이 플립-칩 결합 공정을 사용하여 도10m의 제2 전극 조립체(96)에 결합된다. 결합 온도는 공정 결합 금속을 액화시킬 정도로 충분히 높지만 TE 재료의 다른 측면 상의 이전에 사용된 공정 결합 금속의 액상선 온도보다 낮을 것이다. 이러한 시점에서, 열전 모듈(70)의 조립이 완료된다. 동일한 방식으로, 도10l의 제3 전극 조립체(106) 그리고 도10n의 제4 전극 조립체(112)는 도10p에 도시된 것과 같이 제2 열전 모듈(118)을 제조하도록 플립-칩 공정을 사용하여 함께 결합된다.
도11a 내지 도11o는 본 발명의 또 다른 실시예에 따른 도8의 열전 모듈(70)의 제조를 도시하고 있다. 이러한 과정의 많은 측면이 위에서 설명된 것과 동일하다. 재차, 과정은 도11a에 도시된 것과 같이 기판(76)으로써 시작된다. 다음에, 도11b에 도시된 것과 같이, 해제 층(78)이 기판(76) 상에 형성된다. 다음에, N-타입 열전 재료 층(80)이 도11c에 도시된 것과 같이 해제 층(78) 상에 형성된다. 금속화 층(82)이 그 다음에 도11d에 도시된 것과 같이 N-타입 열전 재료 층(80) 상에 형성된다. 다음에, 포토리지스트(84)가 도11e에 도시된 것과 같이 피착 및 패터닝된다.
금속화 층(82) 및 N-타입 열전 재료 층(80)은 그 다음에 도11f에 도시된 것과 같이 N-타입 열전 재료 레그(86)를 형성하도록 패터닝된 포토리지스트 층(84)의 제거된 영역을 통해 이러한 실시예에서 해제 층(78)으로부터 소정 두께(t)인 N-타입 열전 재료 층(80)의 저부로부터 소정 두께(t)까지 아래로 식각된다. N-타입 열전 재료 레그(86)의 각각은 N-타입 열전 재료 층(80) 및 금속화 층(82)의 대응 부분을 포함한다. 하나의 실시예에서, 소정 두께(t)는 예컨대 0.5 ㎛ 내지 2 ㎛일 수 있다. 또 다른 실시예에서, 소정 두께는 N-타입 열전 재료 층(80)의 두께의 10% 내지 20%이다. 아래에서 논의되는 것과 같이, N-타입 열전 재료 층(80)을 통해 줄곧 식각하지 않음으로써, N-타입 열전 재료 층(80)의 저부 표면은 블랭킷 금속화에 적절한 연속 표면이다.
다음에, 해제 층(78)은 기판(76)으로부터 N-타입 열전 재료 레그(86)를 제거하도록 용해되고, 블랭킷 금속화가 도11g에 도시된 것과 같이 N-타입 열전 재료 레그(86)의 연속 저부 표면 상에 자성 금속화 층(120)을 형성하도록 수행된다. 자성 금속화 층(120)은 바람직하게는 코발트(Co) 등의 자성 재료의 서브-층을 포함하는 다수개의 서브-층을 포함한다. 하나의 실시예에서, 자성 금속화 층(120)은 코발트(Co) 서브-층을 포함하고, 코발트(Co) 서브-층은 50 ㎚ 내지 300 ㎚의 범위 내의 두께를 갖는다. 자성 금속화 층(120)은 낮은 고유 접촉 저항을 성취하는 N-타입 열전 재료에 인접한 옴 접촉 서브-층, N-타입 열전 재료 내로의 원자 화학종의 이동을 방지하는 확산 장벽 서브-층, 또 다른 금속으로의 저온 부착을 위한 공정 결합 금속 그리고 금 등의 산화 장벽 서브-층을 또한 포함할 수 있다. 자성 금속화 층(120)의 전체 두께는 바람직하게는 1.0 내지 5.0 ㎛의 범위 내에 있다. 코발트는 예시이다. 높은 전기 및 열 전도도를 갖는 다른 종류의 자성 재료가 사용될 수 있다.
N-타입 열전 재료 레그(86)는 그 다음에 기판(122) 상에 위치되고, 제1 전극 조립체(88)는 도11h에 도시된 것과 같이 N-타입 열전 재료 레그(86)의 제1 부분에 결합된다. 제1 전극 조립체(88)는 AlN 세라믹(90) 및 구리 트레이스(92)를 포함한다. 이러한 시점에서, 자석(124)이 도11h에 또한 도시된 것과 같이 N-타입 열전 재료 레그(86)에 대향으로 기판(122) 아래에 위치된다. 제1 전극 조립체(88)를 상승시키는 것으로부터의 기계적인 힘 그리고 자석(124)과 코발트 사이의 자력의 결과로서, N-타입 열전 재료 레그(86)는 도11i에 도시된 것과 같이 그에 결합된 N-타입 열전 재료 레그(86)의 제1 부분을 갖는 제1 전극 조립체(88)를 제공하도록 분해된다. 수확되지 않는 N-타입 열전 재료 레그(86)[즉, 제1 전극 조립체(88)에 결합되지 않는 N-타입 열전 재료 레그(86)]가 기판(122)에 부착된 상태로 남아 있다는 것을 주목하여야 한다. 이러한 실시예에서, 제3 전극 조립체(106)는 도11j에 도시된 것과 같이 N-타입 열전 재료 레그(86)의 잔여 부분에 결합된다. 제3 전극 조립체(106)는 AlN 세라믹(108) 및 구리 트레이스(110)를 포함한다. N-타입 열전 재료 레그(86)를 포함하는 제3 전극 조립체(106)는 그 다음에 도11k에 도시된 것과 같이 기판(76)으로부터 상승된다.
도11a 내지 도11k의 과정은 각각 도11l 및 도11m에 도시된 것과 같이 제2 전극 조립체(96) 및 제4 전극 조립체(112)에 결합되는 P-타입 열전 재료 레그(94)를 형성하도록 P-타입 열전 재료에 대해 또한 수행된다. 마지막으로, 도11i의 제1 전극 조립체(88)는 도11n에 도시된 것과 같이 플립-칩 결합 공정을 사용하여 도11l의 제2 전극 조립체(96)에 결합된다. 이러한 시점에서, 열전 모듈(70)의 조립이 완료된다. 동일한 방식으로, 도11k의 제3 전극 조립체(106) 그리고 도11m의 제4 전극 조립체(112)는 도11o에 도시된 것과 같이 제2 열전 모듈(118)을 제조하도록 플립-칩 공정을 사용하여 함께 결합된다.
당업자라면 본 발명의 양호한 실시예에 대한 개선 및 변형을 인식할 것이다. 모든 이러한 개선 및 변형은 여기에 개시된 개념의 범주 그리고 후속되는 특허청구범위 내에 속하는 것으로 간주된다.

Claims (24)

  1. 열전 모듈의 제조 방법에 있어서,
    제1 기판 상에 N-타입 박막 열전 재료 층을 형성하는 단계와;
    N-타입 박막 열전 재료 층 상에 제1 자성 금속화 층을 형성하는 단계와;
    복수개의 N-타입 열전 재료 레그를 형성하도록 N-타입 박막 열전 재료 층을 완전히 관통하여 제1 자성 금속화 층 및 N-타입 박막 열전 재료 층을 식각하는 단계와;
    복수개의 N-타입 열전 재료 레그의 제1 부분에 제1 전극 조립체를 결합하는 단계와;
    복수개의 N-타입 열전 재료 레그에 대향으로 제1 기판의 표면에 인접하게 자석을 위치시키는 단계와;
    제1 기판과 N-타입 박막 열전 재료 층 사이에 위치되는 해제 층을 용해하고 그에 의해 제1 기판으로부터 그에 결합된 복수개의 N-타입 열전 재료 레그의 제1 부분을 포함하는 제1 전극 조립체를 분리하는 단계로서, 자석과 제1 자성 금속화 층으로부터 남아 있는 자성 재료 사이의 자력이 제1 전극 조립체에 결합되지 않은 복수개의 N-타입 열전 재료 레그의 잔여 부분을 제1 기판 상에 유지하는, 단계와;
    제2 기판 상에 P-타입 박막 열전 재료 층을 형성하는 단계와;
    P-타입 박막 열전 재료 층 위에 제2 금속화 층을 형성하는 단계와;
    복수개의 P-타입 열전 재료 레그를 형성하도록 제2 금속화 층 및 P-타입 박막 열전 재료 층을 식각하는 단계와;
    복수개의 P-타입 열전 재료 레그의 제1 부분에 제2 전극 조립체를 결합하는 단계와;
    제2 기판으로부터 복수개의 P-타입 열전 재료 레그의 제1 부분을 포함하는 제2 전극 조립체를 제거하는 단계와;
    직렬로 연결되는 복수개의 열전 소자를 포함하는 열전 모듈을 형성하도록 플립-칩 결합 공정을 통해 복수개의 P-타입 열전 재료 레그의 제1 부분을 포함하는 제2 전극 조립체에 복수개의 N-타입 열전 재료 레그의 제1 부분을 포함하는 제1 전극 조립체를 결합하는 단계
    를 포함하는 방법.
  2. (삭제)
  3. 제1항에 있어서, 제2 기판으로부터 복수개의 P-타입 열전 재료 레그의 제1 부분을 포함하는 제2 전극 조립체를 제거하는 단계는 제2 기판과 P-타입 박막 열전 재료 층 사이에 위치되는 해제 층을 용해하고 그에 의해 제2 기판으로부터 그에 결합된 복수개의 P-타입 열전 재료 레그의 제1 부분을 포함하는 제2 전극 조립체를 분리하는 단계를 포함하는 방법.
  4. 제1항에 있어서, 제2 금속화 층은 제2 자성 금속화 층인 방법.
  5. 제4항에 있어서, 제2 금속화 층 및 P-타입 박막 열전 재료 층을 식각하는 단계는 P-타입 박막 열전 재료 층을 완전히 관통하여 제2 자성 금속화 층 및 P-타입 박막 열전 재료 층을 식각하는 단계를 포함하는 방법.
  6. (삭제)
  7. 제5항에 있어서, 제2 기판으로부터 복수개의 P-타입 열전 재료 레그의 제1 부분을 포함하는 제2 전극 조립체를 제거하는 단계는,
    복수개의 P-타입 열전 재료 레그에 대향으로 제2 기판의 표면에 인접하게 자석을 위치시키는 단계와;
    제2 기판과 P-타입 박막 열전 재료 층 사이에 위치되는 해제 층을 용해하고 그에 의해 제2 기판으로부터 그에 결합된 복수개의 P-타입 열전 재료 레그의 제1 부분을 포함하는 제2 전극 조립체를 분리하는 단계
    를 포함하고,
    자석과 제2 자성 금속화 층으로부터 남아 있는 자성 재료 사이의 자력이 제2 전극 조립체에 결합되지 않은 복수개의 P-타입 열전 재료 레그의 잔여 부분을 제2 기판 상에 유지하는,
    방법.
  8. 제7항에 있어서, 복수개의 N-타입 열전 재료 레그의 잔여 부분에 제3 전극 조립체를 결합하는 단계와;
    복수개의 P-타입 열전 재료 레그의 잔여 부분에 제4 전극 조립체를 결합하는 단계와;
    직렬로 연결되는 복수개의 열전 소자를 포함하는 제2 열전 모듈을 형성하도록 플립-칩 결합 공정을 통해 제4 전극 조립체에 제3 전극 조립체를 결합하는 단계
    를 추가로 포함하는 방법.
  9. (삭제)
  10. 열전 모듈의 제조 방법에 있어서,
    제1 기판 상에 N-타입 박막 열전 재료 층을 형성하는 단계와;
    N-타입 박막 열전 재료 층 상에 제1 금속화 층을 형성하는 단계와;
    복수개의 N-타입 열전 재료 레그를 형성하도록 N-타입 박막 열전 재료 층의 저부로부터 소정 두께까지 제1 금속화 층 및 N-타입 박막 열전 재료 층을 식각하는 단계와;
    복수개의 N-타입 열전 재료 레그의 제1 부분에 제1 전극 조립체를 결합하는 단계와;
    제1 기판으로부터 복수개의 N-타입 열전 재료 레그의 제1 부분을 포함하는 제1 전극 조립체를 제거하는 단계와;
    제2 기판 상에 P-타입 박막 열전 재료 층을 형성하는 단계와;
    P-타입 박막 열전 재료 층 위에 제2 금속화 층을 형성하는 단계와;
    복수개의 P-타입 열전 재료 레그를 형성하도록 제2 금속화 층 및 P-타입 박막 열전 재료 층을 식각하는 단계와;
    복수개의 P-타입 열전 재료 레그의 제1 부분에 제2 전극 조립체를 결합하는 단계와;
    제2 기판으로부터 복수개의 P-타입 열전 재료 레그의 제1 부분을 포함하는 제2 전극 조립체를 제거하는 단계와;
    직렬로 연결되는 복수개의 열전 소자를 포함하는 열전 모듈을 형성하도록 플립-칩 결합 공정을 통해 복수개의 P-타입 열전 재료 레그의 제1 부분을 포함하는 제2 전극 조립체에 복수개의 N-타입 열전 재료 레그의 제1 부분을 포함하는 제1 전극 조립체를 결합하는 단계
    를 포함하고,
    제1 기판으로부터 복수개의 N-타입 열전 재료 레그의 제1 부분을 포함하는 제1 전극 조립체를 제거하는 단계는,
    제1 기판과 N-타입 박막 열전 재료 층 사이에 위치되는 해제 층을 용해하고 그에 의해 제1 기판으로부터 복수개의 N-타입 열전 재료 레그를 제거하는 단계로서, 복수개의 N-타입 열전 재료 레그는 N-타입 박막 열전 재료 층의 저부로부터 소정 두께까지 식각한 결과로서 연속 저부 표면을 갖는, 단계와;
    복수개의 N-타입 열전 재료 레그의 연속 저부 표면 상에 제3 금속화 층을 형성하는 단계와;
    복수개의 N-타입 열전 재료 레그를 분리하는 단계
    를 포함하는,
    방법.
  11. 제10항에 있어서, 복수개의 N-타입 열전 재료 레그를 분리하는 단계는 기계적인 힘에 의해 복수개의 N-타입 열전 재료 레그를 분리하는 단계를 포함하는 방법.
  12. 제10항에 있어서, 복수개의 N-타입 열전 재료 레그를 분리하는 단계는,
    기판에 제3 금속화 층을 포함하는 복수개의 N-타입 열전 재료 레그의 연속 저부 표면을 부착하는 단계와;
    복수개의 N-타입 열전 재료 레그의 제1 부분에 제1 전극 조립체를 결합한 후에, 복수개의 N-타입 열전 재료 레그의 제1 부분이 기계적인 힘에 의해 복수개의 N-타입 열전 재료 레그의 잔여 부분으로부터 분리되도록 제1 전극 조립체를 상승시키는 단계
    를 포함하는 방법.
  13. 제10항에 있어서, 복수개의 N-타입 열전 재료 레그의 연속 저부 표면 상의 제3 금속화 층은 자성 재료를 포함하는 자성 금속화 층이고, 복수개의 N-타입 열전 재료 레그를 분리하는 방법은,
    기판 상에 자성 금속화 층을 포함하는 복수개의 N-타입 열전 재료 레그의 연속 저부 표면을 위치시키는 단계와;
    복수개의 N-타입 열전 재료 레그에 대향으로 기판의 표면에 인접하게 자석을 위치시키는 단계와;
    복수개의 N-타입 열전 재료 레그의 제1 부분에 제1 전극 조립체를 결합한 후에, 복수개의 N-타입 열전 재료 레그의 제1 부분이 기계적인 힘에 의해 복수개의 N-타입 열전 재료 레그의 잔여 부분으로부터 분리되고 복수개의 N-타입 열전 재료 레그의 잔여 부분이 자석과 복수개의 N-타입 열전 재료 레그의 연속 저부 표면 상의 자성 금속화 층의 대응 부분 사이의 자력의 결과로서 기판 상에서 유지되도록 제1 전극 조립체를 상승시키는 단계
    를 포함하는,
    방법.
  14. 제10항에 있어서, 복수개의 N-타입 열전 재료 레그의 연속 저부 표면 상의 제3 금속화 층은 구리 서브-층을 포함하는 방법.
  15. 제10항에 있어서, 복수개의 P-타입 열전 재료 레그를 형성하도록 제2 금속화 층 및 P-타입 박막 열전 재료 층을 식각하는 단계는 P-타입 박막 열전 재료 층의 저부로부터 소정 두께까지 제2 금속화 층 및 P-타입 박막 열전 재료 층을 식각하는 단계를 포함하고;
    제2 기판으로부터 복수개의 P-타입 열전 재료 레그의 제1 부분을 포함하는 제2 전극 조립체를 제거하는 단계는,
    제2 기판과 P-타입 박막 열전 재료 층 사이에 위치되는 해제 층을 용해하고 그에 의해 제2 기판으로부터 복수개의 P-타입 열전 재료 레그를 제거하는 단계로서, 복수개의 P-타입 열전 재료 레그는 P-타입 박막 열전 재료 층의 저부로부터 소정 두께까지 식각한 결과로서 연속 저부 표면을 갖는, 단계와;
    복수개의 P-타입 열전 재료 레그의 연속 저부 표면 상에 제4 금속화 층을 형성하는 단계와;
    복수개의 P-타입 열전 재료 레그를 분리하는 단계
    를 포함하는,
    방법.
  16. 제15항에 있어서, 복수개의 P-타입 열전 재료 레그를 분리하는 단계는 기계적인 힘에 의해 복수개의 P-타입 열전 재료 레그를 분리하는 단계를 포함하는 방법.
  17. 제15항에 있어서, P-타입 열전 재료 레그를 분리하는 단계는,
    기판에 제4 금속화 층을 포함하는 복수개의 P-타입 열전 재료 레그의 연속 저부 표면을 부착하는 단계와;
    복수개의 P-타입 열전 재료 레그의 제1 부분에 제2 전극 조립체를 결합한 후에, 복수개의 P-타입 열전 재료 레그의 제1 부분이 기계적인 힘에 의해 복수개의 P-타입 열전 재료 레그의 잔여 부분으로부터 분리되도록 제2 전극 조립체를 상승시키는 단계
    를 포함하는 방법.
  18. 제15항에 있어서, 복수개의 P-타입 열전 재료 레그의 저부 표면 상의 제4 금속화 층은 자성 재료를 포함하는 자성 금속화 층이고, 복수개의 P-타입 열전 재료 레그를 분리하는 방법은,
    기판 상에 자성 금속화 층을 포함하는 복수개의 P-타입 열전 재료 레그의 연속 저부 표면을 위치시키는 단계와;
    복수개의 P-타입 열전 재료 레그에 대향으로 기판의 표면에 인접하게 자석을 위치시키는 단계와;
    복수개의 P-타입 열전 재료 레그의 제1 부분에 제2 전극 조립체를 결합한 후에, 복수개의 P-타입 열전 재료 레그의 제1 부분이 기계적인 힘에 의해 복수개의 P-타입 열전 재료 레그의 잔여 부분으로부터 분리되고 복수개의 P-타입 열전 재료 레그의 잔여 부분이 자석과 복수개의 P-타입 열전 재료 레그의 연속 저부 표면 상에 형성된 자성 금속화 층의 대응 부분 사이의 자력의 결과로서 기판 상에 유지되도록 제2 전극 조립체를 상승시키는 단계
    를 포함하는,
    방법.
  19. 제15항에 있어서, 복수개의 P-타입 열전 재료 레그의 연속 저부 표면 상의 제4 금속화 층은 구리 서브-층을 포함하는 방법.
  20. 제15항에 있어서, 복수개의 N-타입 열전 재료 레그의 잔여 부분에 제3 전극 조립체를 결합하는 단계와;
    복수개의 P-타입 열전 재료 레그의 잔여 부분에 제4 전극 조립체를 결합하는 단계와;
    직렬로 연결되는 복수개의 열전 소자를 포함하는 제2 열전 모듈을 형성하도록 플립-칩 결합 공정을 통해 제4 전극 조립체에 제3 전극 조립체를 결합하는 단계
    를 추가로 포함하는 방법.
  21. 제10항에 있어서, N-타입 박막 열전 재료 층의 저부로부터의 소정 두께는 N-타입 박막 열전 재료 층의 두께의 약 10% 내지 20%의 범위 내에 있는 방법.
  22. (삭제)
  23. (삭제)
  24. 열전 모듈의 제조 방법에 있어서,
    제1 기판 상에 N-타입 박막 열전 재료 층을 형성하는 단계와;
    N-타입 박막 열전 재료 층 상에 제1 금속화 층을 형성하는 단계와;
    복수개의 N-타입 열전 재료 레그를 형성하도록 제1 금속화 층 및 N-타입 박막 열전 재료 층을 식각하는 단계와;
    복수개의 N-타입 열전 재료 레그의 제1 부분에 제1 전극 조립체를 결합하는 단계와;
    제1 기판으로부터 복수개의 N-타입 열전 재료 레그의 제1 부분을 포함하는 제1 전극 조립체를 제거하는 단계와;
    제2 기판 상에 P-타입 박막 열전 재료 층을 형성하는 단계와;
    P-타입 박막 열전 재료 층 위에 제2 금속화 층을 형성하는 단계와;
    복수개의 P-타입 열전 재료 레그를 형성하도록 제2 금속화 층 및 P-타입 박막 열전 재료 층을 식각하는 단계와;
    복수개의 P-타입 열전 재료 레그의 제1 부분에 제2 전극 조립체를 결합하는 단계와;
    제2 기판으로부터 복수개의 P-타입 열전 재료 레그의 제1 부분을 포함하는 제2 전극 조립체를 제거하는 단계와;
    직렬로 연결되는 복수개의 열전 소자를 포함하는 열전 모듈을 형성하도록 플립-칩 결합 공정을 통해 복수개의 P-타입 열전 재료 레그의 제1 부분을 포함하는 제2 전극 조립체에 복수개의 N-타입 열전 재료 레그의 제1 부분을 포함하는 제1 전극 조립체를 결합하는 단계와;
    복수개의 N-타입 열전 재료 레그의 잔여 부분에 제3 전극 조립체를 결합하는 단계와;
    복수개의 P-타입 열전 재료 레그의 잔여 부분에 제4 전극 조립체를 결합하는 단계와;
    직렬로 연결되는 복수개의 열전 소자를 포함하는 제2 열전 모듈을 형성하도록 플립-칩 결합 공정을 통해 제4 전극 조립체에 제3 전극 조립체를 결합하는 단계
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