KR20130024363A - 전력 반도체 소자 - Google Patents
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Abstract
본 발명의 일 실시예는 게이트 절연막의 줄어든 면적에 의해 게이트 전극과 드레인 전극 사이의 커패시턴스를 줄임으로써 스위칭 손실을 줄일 수 있으며, 두개의 다이오드를 구현하여 역방향 전압이 인가될 때 역전류의 흐름을 방지함으로써 견고성 전류 능력(Ruggedness)을 향상시킬 수 있는 전력 반도체 소자에 관한 것이다. 이를 위해, 본 발명의 일 실시예는 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트 영역; 상기 제 1 도전형 드리프트 영역의 제 1 면에 형성되며, 서로 이격된 제 1 절연 영역과 제 2 절연 영역을 가지는 게이트 절연막; 상기 제 1 절연 영역 및 제 2 절연 영역 각각의 상면에 형성된 제 1 전극 영역과 제 2 전극 영역을 가지는 게이트 전극; 상기 제 1 절연 영역의 일측 하부 및 상기 제 2 절연 영역의 일측 하부 각각에서 상기 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 형성된 제 2 도전형 바디 영역들; 서로 마주보는 상기 제 1 절연 영역의 타측부터 상기 제 2 절연 영역의 타측 까지의 하부에서 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 형성된 제 2 도전형 중간 바디 영역; 상기 제 1 절연 영역의 일측 하부 및 상기 제 2 절연 영역의 일측 하부 각각에서 제 1 도전형 드리프트 영역의 제 1 면부터 제 2 도전형 바디 영역의 내부로 형성된 제 1 도전형 웰 영역들을 포함하는 것을 특징으로 하는 전력 반도체 소자를 제공한다.
Description
본 발명의 일 실시예는 전력 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 고전력 반도체 소자(MOSFET 또는 IGBT)는 직류 특성에서 높은 항복 전압(breakdown voltage)과 낮은 온-저항(on-resistance) 값을 가져야 하며, 교류 특성에서는 빠른 스위칭 속도(즉, 낮은 스위칭 손실 값) 등을 가져야 한다. 고전력 반도체 소자의 온-저항 값은 크게 채널 저항, JFET 저항, 축적(accumulation) 저항 및 에피텍셜 저항(또는, 드리프트 저항) 성분으로 이루어지는데, 정격 전압이 높아질수록 에피텍셜 저항 성분 값이 전체 온-저항 값의 대부분을 차지한다. 또한, 고전력 반도체 소자는 정격 전압이 증가할수록 높은 항복 전압 값을 요구하므로, 이를 위해서는 에피텍셜 영역의 두께 및 비저항 값을 증가시켜야 하는데, 이는 필연적으로 에피텍셜 영역의 온-저항 값을 증가시키게 된다. 따라서, 고전력 반도체 소자에서 낮은 온-저항 값과 높은 항복 전압 값 사이에는 서로 트레이드 오프 관계가 있으며, 고전력 반도체 소자의 설계시에 이러한 점을 고려해야 한다.
고전력 반도체 소자 내에는 고유하게 기생 바이폴라 npn(또는 pnp) 트랜지스터가 존재하게 된다. 이러한 기생 바이폴라 트랜지스터가 고전력 반도체 소자 내에서 동작하게 되면, 온 상태로 래치(latch)가 되어 결국 고전력 반도체 소자 자체가 파괴되는 현상이 나타날 수 있다. 따라서, 고전력 반도체 소자는 상술한 기생 바이폴라 트랜지스터의 동작을 억제시킬 수 있는 견고성이 우수해야 한다. 견고성이 우수한 고전력 반도체 소자를 제조하기 위해서는, 고전력 반도체 소자 내를 흐르는 견고성 전류(ruggedness current)를 적절하게 분산하는 것이 중요하다. 여기서, 견고성 전류란 고전력 반도체 소자에 역방향 전압 인가시 다이오드(즉, pn 또는 np접합)를 통해 흐르는 전류를 말한다.
본 발명의 일 실시예는 게이트 절연막의 줄어든 면적에 의해 게이트 전극과 드레인 전극 사이의 커패시턴스를 줄임으로써 스위칭 손실을 줄일 수 있으며, 두개의 다이오드를 구현하여 역방향 전압이 인가될 때 다이오드 전류가 흐를 수 있는 면적을 넓힘으로써 견고성 전류 능력(Ruggedness)을 향상시킬 수 있는 전력 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 전력 반도체 소자는 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트 영역; 상기 제 1 도전형 드리프트 영역의 제 1 면에 형성되며, 서로 이격된 제 1 절연 영역과 제 2 절연 영역을 가지는 게이트 절연막; 상기 제 1 절연 영역 및 제 2 절연 영역 각각의 상면에 형성된 제 1 전극 영역과 제 2 전극 영역을 가지는 게이트 전극; 상기 제 1 절연 영역의 일측 하부 및 상기 제 2 절연 영역의 일측 하부 각각에서 상기 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 형성된 제 2 도전형 바디 영역들; 서로 마주보는 상기 제 1 절연 영역의 타측부터 상기 제 2 절연 영역의 타측 까지의 하부에서 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 형성된 제 2 도전형 중간 바디 영역; 상기 제 1 절연 영역의 일측 하부 및 상기 제 2 절연 영역의 일측 하부 각각에서 제 1 도전형 드리프트 영역의 제 1 면부터 제 2 도전형 바디 영역의 내부로 형성된 제 1 도전형 웰 영역들을 포함하는 것을 특징으로 한다.
상기 제 2 도전형 바디 영역들과 상기 제 1 도전형 드리프트 영역은 하나의 다이오드를 구현할 수 있다.
상기 제 2 도전형 중간 바디 영역과 상기 제 1 도전형 드리프트 영역은 또다른 다이오드를 구현할 수 있다.
상기 제 1 도전형 드리프트 영역의 제 1 면부터 상기 제 2 도전형 바디 영역들 각각의 내부로 형성되며 상기 제 1 도전형 웰 영역들과 접촉하는 제 2 도전형 웰 영역들을 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자는 상기 제 1 도전형 드리프트 영역의 제 1 면부터 상기 제 2 도전형 중간 바디 영역의 내부로 형성되는 제 2 도전형 중간 웰 영역을 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자는 상기 제 1 도전형 웰 영역들, 상기 제 2 도전형 바디 영역들 및 상기 제 2 도전형 중간 바디 영역과 전기적으로 접속되는 소스 전극을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자는 상기 제 1 도전형 드리프트 영역의 제 2 면에 형성되는 제 1 도전형 드레인 영역과, 상기 제 1 도전형 드레인 영역의 하면에 형성되는 드레인 전극을 더 포함할 수 있다.
상기 제 1 도전형은 N 형이고 상기 제 2 도전형은 P 형이거나, 또는 제 1 도전형은 P 형이고 제 2 도전형은 N 형일 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 제 1 도전형 드리프트 영역의 제 1 면 위에 전면적으로 게이트 절연 물질을 증착하고, 상기 게이트 절연 물질 위에 전면적으로 게이트 전극 물질을 증착하는 단계; 상기 게이트 절연 물질과 게이트 전극 물질을 패턴닝함으로써, 이격 영역을 사이에 둔 제 1 절연 영역과 제 2 절연 영역을 가지는 게이트 절연막과, 상기 제 1 절연 영역 및 제 2 절연 영역의 상면에 배치되는 제 1 전극 영역과 상기 제 2 전극 영역을 가지는 게이트 전극을 형성하는 단계; 상기 제 1 절연 영역의 일측 하부 및 상기 제 2 절연 영역의 일측 하부 각각에서 상기 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 제 2 도전형 바디 영역들을 형성하고, 마주보는 상기 제 1 절연 영역의 타측에서 상기 제 2 절연 영역의 타측까지의 하부에서 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 제 2 도전형 중간 바디 영역을 형성하는 단계; 및 상기 제 1 절연 영역의 일측 하부 및 상기 제 2 절연 영역의 일측 하부 각각에서 제 1 도전형 드리프트 영역의 제 1 면부터 제 2 도전형 바디 영역들로 제 1 도전형 웰 영역들을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 상기 제 1 도전형 웰 영역들과 접촉하도록 상기 제 1 도전형 드리프트 영역의 제 1 면부터 상기 제 2 도전형 바디 영역들 각각의 내부로 제 2 도전형 웰 영역들을 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 상기 제 1 도전형 드리프트 영역의 제 1 면부터 상기 제 2 도전형 중간 바디 영역의 내부로 제 2 도전형 중간 웰 영역을 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 상기 제 1 도전형 웰 영역들, 상기 제 2 도전형 바디 영역들 및 상기 제 2 도전형 중간 바디 영역과 전기적으로 접속되는 소스 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 상기 제 1 도전형 드리프트 영역의 제 2 면에 제 1 도전형 드레인 영역을 형성하고, 상기 제 1 도전형 드레인 영역의 하면에 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제 1 도전형은 N 형이고 상기 제 2 도전형은 P 형이거나, 제 1 도전형은 P 형이고 제 2 도전형은 N 형일 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법은 서로 이격된 제 1 절연 영역과 제 2 절연 영역을 포함하는 게이트 절연막을 구비함으로써, 게이트 절연막의 줄어든 면적에 의해 게이트 전극과 드레인 전극 사이의 커패시턴스를 줄여 스위칭 손실을 줄일 수 있다.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법은 제 2 도전형 바디 영역들과 제 1 도전형 드리프트 영역 사이에 하나의 다이오드와 제 2 도전형 중간 바디 영역과 제 1 도전형 드리프트 영역 사이의 또다른 다이오드를 형성하여 두개의 다이오드를 구현함으로써, 다이오드 전류가 흐를 수 있는 면적을 넓어지게 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법은 견고성 전류 능력(Ruggedness)을 향상시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전력 반도체 소자를 도시한 단면도이다.
도 1b는 도 1a에 도시된 전력 반도체 소자의 등가 회로이다.
도 2a 내지 도 2e는 도 1a에 도시된 전력 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1b는 도 1a에 도시된 전력 반도체 소자의 등가 회로이다.
도 2a 내지 도 2e는 도 1a에 도시된 전력 반도체 소자의 제조 방법을 도시한 단면도들이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1a는 본 발명의 일 실시예에 따른 전력 반도체 소자를 도시한 단면도이고, 도 1b는 도 1a에 도시된 전력 반도체 소자의 등가 회로이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 제 1 도전형 드레인 영역(111), 제 1 도전형 드리프트 영역(112), 게이트 절연막(120), 게이트 전극(130), 제 2 도전형 바디 영역들(140), 제 2 도전형 중간 바디 영역(145), 제 1 도전형 웰 영역들(150), 제 2 도전형 웰 영역들(160), 제 2 도전형 중간 웰 영역(165), 층간 절연막(170), 소스 전극(180) 및 드레인 전극(190)을 포함한다. 여기서, 상기 제 1 도전형은 N 형일 수 있으며, 제 2 도전형은 P 형일 수 있다. 물론, 반대로 상기 제 1 도전형은 P 형일 수 있으며, 제 2 도전형은 N 형일 수 있다.
상기 제 1 도전형 드레인 영역(111)은 일례로 N+형 반도체 기판일 수 있다. 즉, 상기 제 1 도전형 드레인 영역(111)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N+형 반도체 웨이퍼일 수 있다.
상기 제 1 도전형 드리프트 영역(112)은 일례로 제 1 도전형 드레인 영역(111) 위에 일정 두께로 형성된 N-형 에피텍셜층일 수 있다. 상기 제 1 도전형 드리프트 영역(112)은 제 1 면(또는 상면)과 제 2 면(또는 하면)을 가진다. 상기 제 1 도전형 드리프트 영역(112)의 제 2 면은 제 1 도전형 드레인 영역(111)과 접한다. 이러한 제 1 도전형 드리프트 영역(112)의 두께 및 농도는 전력 반도체 소자(101)에서 항복 전압(breakdown voltage)과 온 저항(on-resistance)을 결정하는 중요한 인자이다. 더불어, 상기 제 1 도전형 드레인 영역(111) 및 제 1 도전형 드리프트 영역(112)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다.
상기 게이트 절연막(120)은 제 1 도전형 드리프트 영역(112)의 제 1 면 위에 형성되며, 서로 이격된 제 1 절연 영역(122)과 제 2 절연 영역(124)를 포함한다. 즉, 제 1 절연 영역(122)과 제 2 절연 영역(124) 사이에는 이격 영역이 형성된다. 여기서, 상기 게이트 절연막(120)이 이격 영역을 가지는 이유는 이격 영역 하부에 형성되는 제 2 도전형 중간 바디 영역(145)을 이용하여 전력 반도체 소자(100)에 다이오드 하나를 더 구비하게 하기 위함이다. 또한, 상기 게이트 절연막(120)은 제 1 절연 영역(122)과 제 2 절연 영역(124) 사이에 형성된 이격 영역을 통해 감소된 면적을 가짐으로써, 게이트 전극(130)과 드레인 전극(190) 간 커패시턴스(Cgd)를 줄여 전력 반도체 소자(100)의 스위칭 손실을 줄이게 할 수 있다.
상기 게이트 전극(130)은 제 1 절연 영역(122) 및 제 2 절연 영역(124) 각각의 상면에 형성되어 서로 이격된 제 1 전극 영역(132)과 제 2 전극 영역(134)을 포함한다. 이러한 게이트 전극(130)은 통상의 도핑된 폴리 실리콘일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제 2 도전형 바디 영역들(140)은 제 1 절연 영역(122)의 일측 하부 및 제 2 절연 영역(124)의 일측 하부 각각에서 제 1 도전형 드리프트 영역(112)의 제 1 면부터 내부로 형성된다. 즉, 상기 제 2 도전형 바디 영역들(140)은 제 1 도전형 드리프트 영역(112)의 제 1 면으로부터 일정 폭 및 일정 깊이를 가지며 형성된다. 상기 제 2 도전형 바디 영역들(140)은 일례로 붕소(B)와 같은 P-형 불순물이 제 1 도전형 드리프트 영역(112)의 제 1 면부터 내부로 이온 주입 및 확산되어 형성될 수 있다. 이러한 제 2 도전형 바디 영역들(140)은 제 1 도전형 드리프트 영역(112)과 함께 전력 반도체 소자(100)에서 하나의 다이오드를 구현한다.
상기 제 2 도전형 중간 바디 영역(145)은 서로 마주보는 제 1 절연 영역(122)의 타측부터 상기 제 2 절연 영역(124)의 타측까지의 하부에서 제 1 도전형 드리프트 영역(112)의 제 1 면부터 내부로 형성된다. 즉, 상기 제 2 도전형 중간 바디 영역(145)은 제 1 도전형 드리프트 영역(112)의 제 1 면으로부터 일정 폭 및 일정 깊이를 가지며 형성된다. 상기 제 2 도전형 중간 바디 영역(145)은 일례로 붕소(B)와 같은 P-형 불순물이 제 1 도전형 드리프트 영역(112)의 제 1 면부터 내부로 이온 주입 및 확산되어 형성될 수 있다. 여기서, 상기 제 2 도전형 중간 바디 영역(145)은 제 2 도전형 바디 영역(140)의 깊이보다 낮거나, 같거나 또는 깊은 깊이를 가지도록 형성될 수 있다. 이러한 제 2 도전형 중간 바디 영역(145)은 제 1 도전형 드리프트 영역(112)과 함께 전력 반도체 소자(100)에서 또다른 다이오드를 구현한다. 이와 같이 전력 반도체 소자(100)에 두개의 다이오드가 형성됨으로써, 전력 반도체 소자(100)에 역방향 전압이 인가되는 경우 다이오드 전류가 흐를 수 있는 면적이 넓어질 수 있다. 이에 따라, 전력 반도체 소자(100)의 견고성 전류 능력(Ruggedness)이 향상될 수 있다.
상기 제 1 도전형 웰 영역들(150)은 제 1 절연 영역(122)의 일측 하부 및 상기 제 2 절연 영역(124)의 일측 하부 각각에서 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 바디 영역들(140)의 내부로 형성된다. 즉, 상기 제 1 도전형 웰 영역들(150)은 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 바디 영역들(140)의 내부로 일정 폭 및 일정 깊이를 가지며 형성된다. 이러한 제 1 도전형 웰 영역들(150)은 인(P) 또는 비소(As)와 같은 N+ 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 제 1 도전형 웰 영역들(150)은 붕소(B)와 같은 P+ 불순물이 이온 주입 또는 확산되어 형성될 수 있다.
상기 제 2 도전형 웰 영역들(160)은 제 1 도전형 웰 영역들(150)과 접촉하도록 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 바디 영역들(140) 각각의 내부로 형성된다. 즉, 상기 제 2 도전형 웰 영역들(160)은 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 바디 영역들(140) 각각으로 일정 폭 및 깊이를 가지도록 형성된다. 상기 제 2 도전형 웰 영역들(160)은 일례로 붕소(B)와 같은 P+형 불순물이 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 바디 영역들(140)로 이온 주입 및 확산되어 형성될 수 있다. 물론, 상기 제 2 도전형 웰 영역들(160)은 일례로 인(P) 또는 비소(As)와 같은 N+ 불순물이 이온 주입 또는 확산되어 형성될 수 있다.
상기 제 2 도전형 중간 웰 영역(165)은 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 중간 바디 영역(145) 각각의 내부로 형성된다. 즉, 상기 제 2 도전형 중간 웰 영역(165)은 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 중간 바디 영역(145)으로 일정 폭 및 깊이를 가지도록 형성된다. 상기 제 2 도전형 중간 웰 영역(165)은 일례로 붕소(B)와 같은 P+형 불순물이 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 중간 바디 영역(145)으로 이온 주입 및 확산되어 형성될 수 있다. 여기서, 상기 제 2 도전형 중간 웰 영역(165)은 제 2 도전형 웰 영역들(160)의 깊이보다 낮은 깊이를 가지도록 형성될 수 있다.
상기 층간 절연막(170)은 게이트 절연막(120) 및 게이트 전극(130)을 덮는다. 이러한 층간 절연막(170)은 통상의 PSG(phosphosilicate glass) 막일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 소스 전극(180)은 제 2 도전형 바디 영역들(140), 제 2 도전형 중간 바디 영역(145), 제 1 도전형 웰 영역들(150), 제 2 도전형 웰 영역들(160) 및 제 2 도전형 중간 웰 영역(165)과 전기적으로 접속 되도록 제 1 도전형 드리프트 영역(112)의 제 1 면 위에 형성된다. 상기 소스 전극(180)은 알루미늄과 같은 도체로 형성될 수 있다.
상기 드레인 전극(190)은 제 1 도전형 드리프트 영역(112)의 제 2 면, 구체적으로 제 1 도전형 드레인 영역(111)의 하면에 형성되어, 제 1 도전형 드리프트 영역(112) 및 제 1 도전형 드레인 영역(111)과 전기적으로 접속한다. 상기 드레인 전극(190)도 알루미늄과 같은 도체로 형성될 수 있다.
상기에서, n+, n0, n-의 순서로 농도가 점차 작아지며, 또한 p+, p0, p-의 순서로 농도가 점차 작아짐은 당연하다.
상기와 같이 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 서로 이격된 제 1 절연 영역(122)과 제 2 절연 영역(124)을 포함하는 게이트 절연막(120)을 구비함으로써, 게이트 절연막(120)의 줄어든 면적에 의해 게이트 전극(130)과 드레인 전극(190) 사이의 커패시턴스(Cgd)를 줄여 스위칭 손실을 줄일 수 있다.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 제 2 도전형 바디 영역들(140)과 제 1 도전형 드리프트 영역(112) 사이에 하나의 다이오드와 제 2 도전형 중간 바디 영역(145)과 제 1 도전형 드리프트 영역(112) 사이의 또다른 다이오드를 형성하여 두개의 다이오드를 구현함으로써, 다이오드 전류가 흐를 수 있는 면적을 넓어지게 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 견고성 전류 능력(Ruggedness)을 향상시킬 수 있다.
다음은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 제조 방법에 대해 설명하기로 한다.
도 2a 내지 도 2e는 도 1a에 도시된 전력 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 먼저 제 1 도전형 드리프트 영역(112)의 제 1 면에 게이트 절연 물질(120')과 게이트 전극 물질(130')이 차례로 증착된다. 여기서, 상기 절연 물질(120') 제 1 도전형 드리프트 영역(112)의 제 1 면에 전면적으로 증착되며, 게이트 전극 물질(130')은 게이트 절연 물질(120') 위에 전면적으로 증착된다.
도 2b를 참조하면, 상기 게이트 절연 물질(120')과 게이트 전극 물질(130')을 패턴닝함으로써, 제 1 절연 영역(122)과 제 2 절연 영역(124)을 포함하는 게이트 절연막(120)과, 제 1 전극 영역(132)과 제 2 전극 영역(134)을 포함하는 게이트 전극(130)이 형성된다. 여기서, 제 1 절연 영역(122)과 제 2 절연 영역(124) 사이 및 제 1 전극 영역(132)과 제 2 전극 영역(134) 사이에는 이격 영역이 형성된다. 상기 패턴닝은 포토리소그래피 방법 등에 의해 이루어질 수 있다.
도 2c를 참조하면, 상기 제 1 절연 영역(122)의 일측 하부 및 제 2 절연 영역(124)의 일측 하부 각각에서 제 1 도전형 드리프트 영역(112)의 제 1 면부터 내부로 제 2 도전형 바디 영역들(140)이 형성되고, 마주보는 제 1 절연 영역(122)의 타측에서 제 2 절연 영역(124)의 타측까지의 하부에서 제 1 도전형 드리프트 영역(112)의 제 1 면부터 내부로 제 2 도전형 중간 바디 영역(145)이 형성된다. 여기서, 제 2 도전형 바디 영역들(140)과 제 2 도전형 중간 바디 영역(145)은 일례로 붕소(B)와 같은 P-형 불순물이 제 1 도전형 드리프트 영역(112)의 제 1 면부터 내부로 이온 주입 및 확산되어 형성될 수 있다.
도 2d를 참조하면, 상기 제 1 절연 영역(122)의 일측 하부 및 제 2 절연 영역(124)의 일측 하부 각각에서 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 바디 영역들(140)로 제 1 도전형 웰 영역들(150)이 형성된다. 여기서, 상기 제 1 도전형 웰 영역들(150)은 인(P) 또는 비소(As)와 같은 N+ 불순물이 이온 주입 또는 확산되어 형성될 수 있다
도 2e를 참조하면, 상기 제 1 도전형 웰 영역들(150)과 접촉하도록 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 바디 영역들(140) 각각의 내부로 제 2 도전형 웰 영역들(160)이 형성되고, 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 중간 바디 영역(145)의 내부로 제 2 도전형 중간 웰 영역(165)이 형성된다. 여기서, 상기 제 2 도전형 웰 영역들(160)과 제 2 도전형 중간 웰 영역(165)은 일례로 붕소(B)와 같은 P+형 불순물이 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 바디 영역(140)과 제 2 도전형 중간 바디 영역(145)으로 이온 주입 및 확산되어 형성될 수 있다.
한편, 도 2a 내지 도 2e에 도시하진 않았지만, 상기 제 1 도전형 드리프트 영역(112)의 제 2 면에 제 1 도전형 드레인 영역(도 1a의 111)이 형성되며, 게이트 절연막(120) 및 게이트 전극(130)을 덮는 층간 절연막(도 1a의 170)이 형성되고, 제 1 도전형 드리프트 영역(112)의 제 1 면에 소스 전극(도 1a의 180)이 형성되며, 제 1 도전형 드레인 영역(111)의 하면에 드레인 전극(도 1a의 190)이 형성된다.
이상에서 설명한 것은 본 발명에 따른 전력 반도체 소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100: 전력 반도체 소자 111: 제 1 도전형 드레인 영역
112: 제 1 도전형 드리프트 영역 120: 게이트 절연막
130: 게이트 전극 140: 제 2 도전형 바디 영역
145: 제 2 도전형 중간 바디 영역 150: 제 1 도전형 웰 영역
160: 제 2 도전형 웰 영역 165: 제 2 도전형 중간 웰 영역
170: 층간 절연막 180: 소스 전극
190: 드레인 전극
112: 제 1 도전형 드리프트 영역 120: 게이트 절연막
130: 게이트 전극 140: 제 2 도전형 바디 영역
145: 제 2 도전형 중간 바디 영역 150: 제 1 도전형 웰 영역
160: 제 2 도전형 웰 영역 165: 제 2 도전형 중간 웰 영역
170: 층간 절연막 180: 소스 전극
190: 드레인 전극
Claims (14)
- 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트 영역;
상기 제 1 도전형 드리프트 영역의 제 1 면에 형성되며, 서로 이격된 제 1 절연 영역과 제 2 절연 영역을 가지는 게이트 절연막;
상기 제 1 절연 영역 및 제 2 절연 영역 각각의 상면에 형성된 제 1 전극 영역과 제 2 전극 영역을 가지는 게이트 전극;
상기 제 1 절연 영역의 일측 하부 및 상기 제 2 절연 영역의 일측 하부 각각에서 상기 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 형성된 제 2 도전형 바디 영역들;
서로 마주보는 상기 제 1 절연 영역의 타측부터 상기 제 2 절연 영역의 타측 까지의 하부에서 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 형성된 제 2 도전형 중간 바디 영역; 및
상기 제 1 절연 영역의 일측 하부 및 상기 제 2 절연 영역의 일측 하부 각각에서 제 1 도전형 드리프트 영역의 제 1 면부터 제 2 도전형 바디 영역의 내부로 형성된 제 1 도전형 웰 영역들을 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 제 2 도전형 바디 영역들과 상기 제 1 도전형 드리프트 영역은 하나의 다이오드를 구현하는 것을 특징으로 하는 전력 반도체 소자. - 제 2 항에 있어서,
상기 제 2 도전형 중간 바디 영역과 상기 제 1 도전형 드리프트 영역은 또다른 다이오드를 구현하는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 제 1 도전형 드리프트 영역의 제 1 면부터 상기 제 2 도전형 바디 영역들 각각의 내부로 형성되며 상기 제 1 도전형 웰 영역들과 접촉하는 제 2 도전형 웰 영역들을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 제 1 도전형 드리프트 영역의 제 1 면부터 상기 제 2 도전형 중간 바디 영역의 내부로 형성되는 제 2 도전형 중간 웰 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 제 1 도전형 웰 영역들, 상기 제 2 도전형 바디 영역들 및 상기 제 2 도전형 중간 바디 영역과 전기적으로 접속되는 소스 전극을 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 제 1 도전형 드리프트 영역의 제 2 면에 형성되는 제 1 도전형 드레인 영역과, 상기 제 1 도전형 드레인 영역의 하면에 형성되는 드레인 전극을 더 포함하는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 도전형은 N 형이고, 상기 제 2 도전형은 P 형이거나, 또는
상기 제 1 도전형은 P 형이고, 상기 제 2 도전형은 N 형인 것을 특징으로 하는 전력 반도체 소자. - 제 1 도전형 드리프트 영역의 제 1 면 위에 전면적으로 게이트 절연 물질을 증착하고, 상기 게이트 절연 물질 위에 전면적으로 게이트 전극 물질을 증착하는 단계;
상기 게이트 절연 물질과 게이트 전극 물질을 패턴닝함으로써, 이격 영역을 사이에 둔 제 1 절연 영역과 제 2 절연 영역을 가지는 게이트 절연막과, 상기 제 1 절연 영역 및 제 2 절연 영역의 상면에 배치되는 제 1 전극 영역과 상기 제 2 전극 영역을 가지는 게이트 전극을 형성하는 단계;
상기 제 1 절연 영역의 일측 하부 및 상기 제 2 절연 영역의 일측 하부 각각에서 상기 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 제 2 도전형 바디 영역들을 형성하고, 마주보는 상기 제 1 절연 영역의 타측에서 상기 제 2 절연 영역의 타측까지의 하부에서 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 제 2 도전형 중간 바디 영역을 형성하는 단계; 및
상기 제 1 절연 영역의 일측 하부 및 상기 제 2 절연 영역의 일측 하부 각각에서 제 1 도전형 드리프트 영역의 제 1 면부터 제 2 도전형 바디 영역들로 제 1 도전형 웰 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 1 도전형 웰 영역들과 접촉하도록 상기 제 1 도전형 드리프트 영역의 제 1 면부터 상기 제 2 도전형 바디 영역들 각각의 내부로 제 2 도전형 웰 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 1 도전형 드리프트 영역의 제 1 면부터 상기 제 2 도전형 중간 바디 영역의 내부로 제 2 도전형 중간 웰 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 1 도전형 웰 영역들, 상기 제 2 도전형 바디 영역들 및 상기 제 2 도전형 중간 바디 영역과 전기적으로 접속되는 소스 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 1 도전형 드리프트 영역의 제 2 면에 제 1 도전형 드레인 영역을 형성하고, 상기 제 1 도전형 드레인 영역의 하면에 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 1 도전형은 N 형이고 상기 제 2 도전형은 P 형이거나, 또는
상기 제 1 도전형은 P 형이고 상기 제 2 도전형은 N 형인 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
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