KR20130020288A - 박막트랜지스터 기판 및 그 제조방법 - Google Patents
박막트랜지스터 기판 및 그 제조방법 Download PDFInfo
- Publication number
- KR20130020288A KR20130020288A KR1020110082826A KR20110082826A KR20130020288A KR 20130020288 A KR20130020288 A KR 20130020288A KR 1020110082826 A KR1020110082826 A KR 1020110082826A KR 20110082826 A KR20110082826 A KR 20110082826A KR 20130020288 A KR20130020288 A KR 20130020288A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- substrate
- protective
- source
- gate
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 85
- 239000010409 thin film Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 239000004020 conductor Substances 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 11
- 238000002161 passivation Methods 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 73
- 230000001681 protective effect Effects 0.000 claims description 45
- 239000010408 film Substances 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 21
- 239000011241 protective layer Substances 0.000 claims description 18
- 230000005684 electric field Effects 0.000 claims description 15
- 239000010949 copper Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 10
- 239000011651 chromium Substances 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910001887 tin oxide Inorganic materials 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 6
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 239000011733 molybdenum Substances 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 239000004332 silver Substances 0.000 claims description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 239000007769 metal material Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910001362 Ta alloys Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
Landscapes
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
박막트랜지스터 기판이 개시된다.
본 발명의 실시예에 따른 박막트랜지스터 기판은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극과 동일층에 형성되며 투명한 도전 물질로 이루어진 공통전극과, 상기 공통전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 반도체층과, 상기 반도체층 상에 형성되어 일정 간격 이격된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극이 형성된 기판 상에 위치하며 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층 및 상기 보호층의 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 포함하고, 상기 게이트 전극 상에 상기 공통전극과 동일한 물질로 이루어진 보호 패턴을 더 포함한다.
본 발명의 실시예에 따른 박막트랜지스터 기판은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극과 동일층에 형성되며 투명한 도전 물질로 이루어진 공통전극과, 상기 공통전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 반도체층과, 상기 반도체층 상에 형성되어 일정 간격 이격된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극이 형성된 기판 상에 위치하며 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층 및 상기 보호층의 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 포함하고, 상기 게이트 전극 상에 상기 공통전극과 동일한 물질로 이루어진 보호 패턴을 더 포함한다.
Description
본 발명은 박막트랜지스터 기판에 관한 것으로, 신뢰성을 향상시킬 수 있는 박막트랜지스터 기판 및 그 제조방법에 관한 것이다.
액정표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정표시패널과, 상기 액정표시패널을 구동하는 구동회로를 구비한다.
상기 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분된다.
상기 수직 전계 액정표시장치는 상/하부 기판에 대향되게 배치된 화소전극과 공통전극 사이에 형성된 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다.
상기 수직 전계 액정표시장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
상기 수평 전계 액정표시장치는 하부 기판에 나란하게 배치된 화소전극과 공통전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching: 이하, IPS라 함) 모드의 액정을 구동하게 된다.
상기 수평 전계 액정표시장치는 시야각이 160도 정도로 넓은 장점을 가진다.
한편, 수평 전계 액정표시장치에서 박막트랜지스터(TFT)의 게이트 전극과 동일한 층에 투명한 도전성 금속물질로 이루어진 공통전극(또는 화소전극)이 형성될 수 있다.
동일한 층에 형성된 상기 게이트 전극과 상기 공통전극(또는 화소전극)은 서로 상이한 금속 재질로 이루어질 수 있으며, 예를 들어, 상기 게이트 전극은 Cu로 형성되고, 상기 공통전극(또는 화소전극)은 ITO로 형성될 수 있다.
동일한 층에 형성된 상이한 금속 재질로 이루어진 게이트 전극과 공통전극(또는 화소전극) 상에는 SiNx와 같은 게이트 절연막이 형성된다. 상기 게이트 절연막은 Cu로 이루어진 게이트 전극과 접촉할 경우 그 경계면에서 접착력이 저하된다.
따라서, 상기 게이트 전극과 상기 게이트 절연막 사이의 접착력이 떨어져서 제품의 신뢰성 저하를 초래하게 된다.
본 발명은 전극과 절연막 사이의 확산방지 및 접착력을 증가시켜 제품의 신뢰성을 향상시킬 수 있는 박막트랜지스터 기판 및 그의 제조방법을 제공함에 그 목적이 있다.
본 발명의 제1 실시예에 따른 박막트랜지스터 기판은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극과 동일층에 형성되며 투명한 도전 물질로 이루어진 공통전극과, 상기 공통전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 반도체층과, 상기 반도체층 상에 형성되어 일정 간격 이격된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극이 형성된 기판 상에 위치하며 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층 및 상기 보호층의 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 포함하고, 상기 게이트 전극 상에 상기 공통전극과 동일한 물질로 이루어진 보호 패턴을 더 포함한다.
본 발명의 제2 실시예에 따른 박막트랜지스터 기판은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 반도체층과, 상기 반도체층 상에 형성되어 일정 간격 이격된 소스 및 드레인 전극과, 상기 소스 및 드레인 전극과 동일층에 형성되며 투명한 도전 물질로 이루어진 공통전극과, 상기 소스 및 드레인 전극과 공통전극이 형성된 기판 상에 형성되며 상기 드레인 전극의 일부를 노출시키는 컨택홀을 포함하는 보호층 및 상기 보호층의 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 포함하고, 상기 공통전극과 동일한 물질로 이루어지며 상기 소스 및 드레인 전극 상에 각각 형성된 제1 및 제2 보호 패턴을 더 포함한다.
본 발명의 제3 실시예에 따른 박막트랜지스터 기판의 제조 방법은 기판을 제공하는 단계와, 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 기판 상에 투명한 도전 물질로 구성된 공통전극 및 상기 게이트 전극과 대응되는 보호 패턴을 형성하는 단계와, 상기 공통전극 및 보호 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 기판 상에 반도체층을 형성하는 단계와, 상기 반도체층이 형성된 기판 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 및 드레인 전극이 형성된 기판 상에 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층을 형성하는 단계 및 상기 보호층이 형성된 기판 상에 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 형성하는 단계를 포함하고, 상기 보호 패턴은 상기 게이트 전극과 상기 게이트 절연막 사이에 위치한다.
본 발명의 제4 실시예에 따른 박막트랜지스터 기판의 제조 방법은 기판을 제공하는 단계와, 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 기판 상에 반도체층을 형성하는 단계와, 상기 반도체층이 형성된 기판 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 및 드레인 전극이 형성된 기판 상에 투명한 도전 물질로 구성된 공통전극 및 상기 소스 및 드레인 전극과 대응되는 제1 및 제2 보호 패턴을 형성하는 단계와, 상기 공통 전극과 제1 및 제2 보호 패턴이 형성된 기판 상에 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층을 형성하는 단계 및 상기 보호층이 형성된 기판 상에 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 형성하는 단계를 포함하고, 상기 제1 및 제2 보호 패턴은 상기 소스 전극 및 보호층 사이, 상기 드레인 전극 및 보호층 사이에 각각 위치한다.
본 발명의 실시예에 따른 박막트랜지스터 기판 및 그의 제조방법은 공통전극(또는 화소전극)과 동일한 층에 형성된 불투명한 금속으로 이루어진 전극 상에 투명한 도전성 금속으로 이루어진 보호 패턴을 형성하여 상기 전극과 절연막 사이의 확산을 방지하고 접착력을 증가시켜 제품의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 박막트랜지스터 기판을 개략적으로 나타낸 평면도이다.
도 2는 도 1의 Ⅰ ~ Ⅰ'을 절단한 박막트랜지스터 기판을 나타낸 단면도이다.
도 3a 내지 도 3e는 도 2에 도시된 박막트랜지스터 기판의 제조 방법을 순차적으로 나타낸 도면이다.
도 4는 본 발명의 다른 실시예에 따른 박막트랜지스터 기판을 나타낸 단면도이다.
도 2는 도 1의 Ⅰ ~ Ⅰ'을 절단한 박막트랜지스터 기판을 나타낸 단면도이다.
도 3a 내지 도 3e는 도 2에 도시된 박막트랜지스터 기판의 제조 방법을 순차적으로 나타낸 도면이다.
도 4는 본 발명의 다른 실시예에 따른 박막트랜지스터 기판을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 박막트랜지스터 기판을 개략적으로 나타낸 평면도이고, 도 2는 도 1의 Ⅰ ~ Ⅰ'을 절단한 박막트랜지스터 기판을 나타낸 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 박막트랜지스터 기판은 절연 기판(101) 위에 게이트 절연막(103)을 사이에 두고 교차하게 형성된 게이트라인(GL) 및 데이터라인(DL)과, 그 교차부에 인접한 박막트랜지스터(TFT)를 포함한다.
또한, 본 발명의 실시예에 따른 박막트랜지스터 기판은 상기 박막트랜지스터(TFT)와 전기적으로 접속되는 화소전극(110)과, 상기 화소전극(110)과 수평 전계를 이루는 공통전극(120)을 더 포함한다.
상기 게이트 절연막(103)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)을 포함할 수 있다.
상기 게이트 절연막(103)은 단일막뿐 아니라 게이트라인(GL)을 덮는 실리콘 질화막, 상기 실리콘 질화막 상부에 형성되는 실리콘 산화막 구조와 같이 다중층으로 형성될 수 있다.
상기 박막트랜지스터(TFT)는 상기 게이트라인(GL)에 공급되는 스캔신호에 응답하여 상기 데이터라인(DL)에 공급되는 데이터 전압을 상기 화소전극(110)에 제공한다. 이로 인해, 상기 화소전극(110)은 상기 데이터 전압을 일정 시간 동안 충전 및 유지한다.
이를 위해, 상기 박막트랜지스터(TFT)는 게이트 전극(102)과, 소스 전극(106)과, 드레인 전극(108)과, 액티브층(104a) 및 오믹 컨택층(104b)을 구비한다.
상기 게이트 전극(102)은 게이트라인(GL)으로부터의 스캔 신호가 공급되도록 상기 게이트라인(GL)과 전기적으로 접속된다. 상기 게이트라인(GL) 및 게이트 전극(102)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어진 단일막 또는 이들의 조합으로 이루어진 다중막일 수 있지만, 본 발명이 상기 예시에 제한되는 것은 아니다.
상기 소스 전극(106)은 상기 데이터라인(DL)으로부터의 데이터 전압이 공급되도록 상기 데이터라인(DL)과 전기적으로 접속된다. 상기 드레인 전극(108)은 상기 소스 전극(106)과 액티브층(104a)을 사이에 두고 대향되게 위치하여 상기 화소전극(110)과 전기적으로 접속된다.
이러한 드레인 전극(108)은 상기 데이터라인(DL)으로부틔 데이터 전압을 화소 전극(110)에 공급한다.
상기 소스 및 드레인 전극(106, 108)과, 데이터라인(DL)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어진 단일막 또는 이들의 조합으로 이루어진 다중막으로 구성될 수 있다.
상기 액티브층(104a)은 상기 게이트 절연막(103)을 사이에 두고 상기 게이트 전극(102)과 중첩되게 형성되어 상기 소스 전극(106)과 드레인 전극(110) 사이에 채널을 형성한다.
상기 오믹 콘택층(104b)은 상기 소스 전극(106) 및 드레인 전극(108)과의 오믹 컨택을 위해 상기 액티브층(104a) 상에 형성되어 상기 소스 및 드레인 전극(106, 108) 각각과 액티브층(104a) 사이의 전기 접촉 저항을 감소시키는 역할을 한다.
상기 액티브층(104a) 및 오믹 컨택층(104b)은 반도체층(104)을 구성한다.
상기 화소전극(110)은 상기 게이트라인(GL)과 평행하게 배열된 수평부(113)와, 상기 수평부(113)에서 수직방향으로 신장된 수직부(111)를 구비한다.
상기 공통전극(120)은 상기 화소전극(110)과 동일 평면 상에 동일 재질로 형성되거나 상기 화소전극(110)과 다른 평면 상에 다른 재질 또는 같은 재질로 형성한다.
이때, 상기 화소전극(110)의 수직부(111)와 상기 공통전극(120)은 서로 교차하며 지그재그(zig-zag) 형상 또는 데이터라인(DL)과 함께 직선형(stripe)으로 형성될 수 있다.
편의를 위해, 본 실시예에서는 상기 공통전극(120)이 상기 화소전극(110)과 다른 층에 동일 재질로 형성되는 것으로 설명하기로 한다. 일예로 상기 공통전극(120)은 상기 게이트 전극(102)과 동일층에 형성되고 상기 화소전극(110)은 보호층(105) 상에 형성된다.
이러한 공통전극(120)은 공통라인(130)과 전기적으로 접속되어 상기 공통라인(130)을 통해 공통전압이 공급된다.
이에 따라, 상기 데이터 전압이 공급된 화소전극(110)과 공통전압이 공급된 공통전극(120) 사이에 수평 전계가 형성된다.
상기 수평 전계에 의해 박막트랜지스터 기판과 컬러필터 기판(도시하지 않음) 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들의 회전 정도에 따라 화소 영역을 투과하는 광투과율이 달라지게 됨으로써 화상을 구현하게 된다.
상기 박막트랜지스터(TFT)는 상기 게이트 전극(102)을 감싸는 보호 패턴(112)을 더 구비한다. 상기 보호 패턴(112)은 상기 공통전극(120)과 동일한 공정을 통해 동일한 재질로 형성된다.
상기 공통전극(120) 및 보호 패턴(112)은 투명한 도전성 금속 물질인 인듐-틴-옥사이드(ITO, Indium-Tin-Oxide) 또는 인듐-징크-옥사이드(IZO, Indium-Zinc-Oxide)외 투명 전도성 물질(TCO, Transmission Conducting Oxide)로 이루어진다.
상기 보호 패턴(112)이 상기 게이트 전극(102)과 게이트 절연막(103) 사이에 위치하며 불투명한 금속으로 이루어진 게이트 전극(102)이 직접 게이트 절연막(103)과 접속되는 것을 방지한다.
한편, 상기 투명한 도전성 금속 물질은 실린콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)로 이루어진 게이트 절연막(103)에 접착하려는 특징이 불투명한 도전성 금속 물질에 비해 강하다.
따라서, 상기 투명한 도전성 금속 물질로 이루어진 보호 패턴(112)이 구리(Cu)로 이루어진 게이트 전극(102) 상에 형성되면, 상기 보호 패턴(112)이 게이트 절연막(103)과 직접적으로 접촉되기 때문에 상기 게이트 전극(102)과 상기 게이트 절연막(103) 사이의 접착력을 향상시킨다.
이때, 상기 보호 패턴(112)은 상기 게이트 전극(102) 전면에 형성되어 상기 게이트 전극(102)을 감싸거나 상기 게이트 전극(102)의 일부와 중첩되도록 형성될 수 있다.
또한, 상기 보호 패턴(112)은 상기 게이트 전극(102)과 동일층에 형성되는 공통 전극(120)과 동일한 공정을 통해 형성되므로 상기 보호 패턴(112)을 제조하기 위한 별도의 공정이 추가될 필요가 없다.
도 3a 내지 도 3e는 도 2에 도시된 박막트랜지스터 기판의 제조 방법을 순차적으로 나타낸 도면이다.
도 3a에 도시된 바와 같이, 절연 기판(101) 상에 불투명한 도전 물질로 이루어진 게이트 전극(102)이 형성되고, 이어 투명한 금속 물질로 이루어진 공통전극(120)이 형성된다.
구체적으로, 상기 절연 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 순차적으로 형성된다. 상기 게이트 금속층은 알루미늄계 금속(Al, AlNd), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 등과 같은 금속으로 형성된다.
이어, 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 상기 게이트 금속층이 패터닝됨으로써 게이트 전극(102)이 형성된다.
상기 게이트 전극(102)이 형성된 절연 기판(101) 상에 증착 방법을 통해 투명한 도전 금속층이 순차적으로 형성된다. 이어, 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 상기 투명한 도전 금속층이 패터닝됨으로써 보호 패턴(112) 및 공통전극(120)이 형성된다.
상기 공통전극(120)이 절연 기판(101) 상에 형성될 때 동시에 상기 게이트 전극(102) 상에 보호 패턴(112)이 형성된다.
그런 다음, 상기 보호 패턴(112) 및 공통전극(120)이 형성된 절연 기판(101) 상에 도 3b에 도시된 바와 같이, 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 전면 형성됨으로써 게이트 절연막(103)이 형성된다.
상기 게이트 절연막(103)은 상기 보호 패턴(112) 상에 직접 형성되므로 상기 게이트 전극(102)과 접촉되지 않는다.
이어, 상기 게이트 절연막(103)이 형성된 절연 기판(101) 상에 비정질 실리콘층과 불순물이 주입된 비정질 실리콘층(n+ 또는 p+)이 순차적으로 형성된다.
이어서, 비정질 실리콘층 및 불순물이 주입된 비정질 실리콘층이 패터닝됨으로써 도 3c에 도시된 바와 같이, 액티브층(104a) 및 오믹 콘택층(104b)을 포함하는 반도체층(104)이 형성된다.
연속하여, 상기 반도체층(104)이 형성된 절연 기판(101) 상에 소스/드레인 금속층을 증착한 다음 포토리소그래피 공정으로 상기 소스/드레인 금속층을 패터닝하여 소스 및 드레인 전극(106, 108)이 형성된다.
한편, 상기 반도체층(104)과 소스 및 드레인 전극(106, 108)은 슬릿 마스크 또는 회절 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 동시에 형성될 수도 있다.
이와 같이, 반도체층(104)과 소스 및 드레인 전극(106, 108)이 형성된 절연 기판(101) 상에 도 3d에 도시된 바와 같이, 컨택홀(H)을 구비한 보호막(105)이 형성된다.
구체적으로, 상기 절연 기판(101) 상에 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질 또는 BCB 등의 유기 절연물질이 전면 형성됨으로써 보호막(105)이 형성된다.
그런 다음, 상기 보호막(105)을 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 상기 박막트랜지스터(TFT)의 드레인 전극(108)을 노출시키는 컨택홀(H)이 형성된다.
상기 보호막(105)이 형성된 절연 기판(101) 상에 도 3e에 도시된 바와 같이, 투명한 도전 물질로 이루어진 화소전극(110)이 형성된다.
상기 화소전극(110)은 인듐 주석 산화물(Indium Tin Oxide: ITO)이나 주석 산화물(Tin Oxide: TO), 인듐 아연 산화물(Indium Zinc Oxide: IZO), 아몰퍼스-인듐 주석 산화물(a-ITO)외 투명 전도성 물질(TCO, Transmission Conducting Oxide)이 이용될 수 있다.
앞서 서술한 바와 같이, 절연 기판(101)에 게이트 전극(102)을 형성한 후, 동일층에 투명한 도전 물질인 공통전극(110)을 형성할 때 상기 게이트 전극(102) 상에 보호 패턴(112)을 형성함으로써 상기 게이트 전극(102)과 게이트 절연막(103) 사이의 접착력이 향상될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 박막트랜지스터 기판을 나타낸 단면도이다. 이때, 도 2에 도시된 박막트랜지스터 기판과 동일한 구성요소를 갖는 부분에 대한 설명은 간략히 하기로 한다.
도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 박막트랜지스터 기판은 절연 기판(101) 상에 형성된 박막트랜지스터(TFT)와, 상기 박막트랜지스터(TFT)의 드레인 전극(108)과 전기적으로 접속된 화소전극(210)을 포함한다.
상기 박막트랜지스터(TFT)는 게이트 전극(102), 반도체층(104), 소스 및 드레인 전극(106, 108)과, 상기 소스 전극(106) 상에 형성된 제1 보호 패턴(212a) 및 상기 드레인 전극(108) 상에 형성된 제2 보호 패턴(212b)을 포함한다.
또한, 상기 박막트랜지스터 기판은 상기 절연 기판(101) 상에서 상기 소스 및 드레인 전극(106, 108)과 동일층에 형성된 공통전극(220)을 더 포함한다.
상기 공통전극(220) 및 화소전극(210)은 투명한 도전 물질로 이루어질 수 있으며 상기 소스 및 드레인 전극(106, 108)은 불투명한 도전 물질로 이루어질 수 있다.
상기 소스 및 드레인 전극(106, 108) 상에 각각 제1 및 제2 보호 패턴(212a, 212b)이 형성됨에 따라 무기 절연물질로 구성된 보호막(205)이 상기 제1 및 제2 보호 패턴(212a, 212b) 상에 직접 형성됨으로써 상기 소스 및 드레인 전극(106, 108)과 상기 보호막(205) 사이의 접착력이 향상될 수 있다.
이때, 상기 제1 및 제2 보호 패턴(212a, 212b) 각각은 소스 및 드레인 전극(106, 108) 상에 형성되어 상기 소스 및 드레인 전극(106, 108)을 감싸거나 상기 소스 및 드레인 전극(106, 108)의 일부와 중첩될 수 있다.
한편, 본 발명은 불투명한 도전 물질로 이루어진 금속 패턴과 투명한 도전 물질로 이루어진 금속 패턴이 동일층에 형성되고 상기 불투명한 금속 패턴 상에 절연막이 형성되는 경우에 모두 적용 가능하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
101:절연기판 102:게이트 전극
103:게이트 절연막 104:반도체층
105, 205:보호막 106:소스 전극
108:드레인 전극 110:화소전극
112:보호패턴 120:공통전극
212a, 212b:제1 및 제2 보호 패턴
103:게이트 절연막 104:반도체층
105, 205:보호막 106:소스 전극
108:드레인 전극 110:화소전극
112:보호패턴 120:공통전극
212a, 212b:제1 및 제2 보호 패턴
Claims (20)
- 기판 상에 형성된 게이트 전극;
상기 게이트 전극과 동일층에 형성되며 투명한 도전 물질로 이루어진 공통전극;
상기 공통전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 반도체층;
상기 반도체층 상에 형성되어 일정 간격 이격된 소스 및 드레인 전극;
상기 소스 및 드레인 전극이 형성된 기판 상에 위치하며 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층; 및
상기 보호층의 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극;을 포함하고,
상기 게이트 전극 상에 상기 공통전극과 동일한 물질로 이루어진 보호 패턴을 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판. - 제1 항에 있어서,
상기 보호 패턴은 상기 게이트 전극과 상기 게이트 절연막 사이에 위치하는 것을 특징으로 하는 박막트랜지스터 기판. - 제1 항에 있어서,
상기 보호 패턴은 상기 게이트 전극을 전부 감싸는 것을 특징으로 하는 박막트랜지스터 기판. - 제1 항에 있어서,
상기 보호 패턴은 상기 게이트 전극의 일부와 중첩되도록 형성되는 것을 특징으로 하는 박막트랜지스터 기판. - 제1 항에 있어서,
상기 게이트 절연막은 산화 실리콘 또는 질화 실리콘을 포함하는 무기 절연물질 및 유기성 절연물질인 것을 특징으로 하는 박막트랜지스터 기판. - 제1 항에 있어서,
상기 게이트 전극은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함하는 불투명한 도전물질로 구성되는 것을 특징으로 하는 박막트랜지스터 기판. - 상기 보호 패턴 및 공통전극은 인듐 주석 산화물(Indium Tim Oxide:ITO), 주석 산화물(Tin Oxide:TO), 인듐 아연 산화물(Indium Zinc Oxide:IZO), 아몰펄스-인듐 주석 산화물(a-ITO) 외 투명 전도성 물질(TCO, Transmission Conducting Oxide)중 어느 하나로 구성되는 것을 특징으로 하는 박막트랜지스터 기판.
- 제1 항에 있어서,
상기 화소 전극은 상기 공통전극과 동일한 물질로 구성되며 상기 공통전극과 수평 전계를 형성하는 것을 특징으로 하는 박막트랜지스터 기판. - 기판 상에 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 반도체층;
상기 반도체층 상에 형성되어 일정 간격 이격된 소스 및 드레인 전극;
상기 소스 및 드레인 전극과 동일층에 형성되며 투명한 도전 물질로 이루어진 공통전극;
상기 소스 및 드레인 전극과 공통전극이 형성된 기판 상에 형성되며 상기 드레인 전극의 일부를 노출시키는 컨택홀을 포함하는 보호층; 및
상기 보호층의 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극;을 포함하고,
상기 공통전극과 동일한 물질로 이루어지며 상기 소스 및 드레인 전극 상에 각각 형성된 제1 및 제2 보호 패턴을 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판. - 제9 항에 있어서,
상기 제1 보호 패턴은 상기 소스 전극의 전면에 형성되어 상기 소스 전극을 감싸고, 상기 제2 보호 패턴은 상기 드레인 전극의 전면에 형성되어 상기 드레인 전극을 감싸는 것을 특징으로 하는 박막트랜지스터 기판. - 제9 항에 있어서,
상기 제1 보호 패턴은 상기 소스 전극의 일부와 중첩되도록 형성되고, 상기 제2 보호 패턴은 상기 드레인 전극의 일부와 중첩되도록 형성되는 것을 특징으로 하는 박막트랜지스터 기판. - 제9 항에 있어서,
상기 소스 및 드레인 전극은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함하는 불투명한 도전물질로 구성되는 것을 특징으로 하는 박막트랜지스터 기판. - 제9 항에 있어서,
상기 보호층은 산화 실리콘 또는 질화 실리콘을 포함하는 무기 절연물질 및유기성 절연물질인 것을 특징으로 하는 박막트랜지스터 기판. - 제9 항에 있어서,
상기 제1 및 제2 보호 패턴은 인듐 주석 산화물(Indium Tim Oxide:ITO), 주석 산화물(Tin Oxide:TO), 인듐 아연 산화물(Indium Zinc Oxide:IZO), 아몰펄스-인듐 주석 산화물(a-ITO) 외 투명 전도성 물질(TCO, Transmission Conducting Oxide) 중 어느 하나로 구성되는 것을 특징으로 하는 박막트랜지스터 기판. - 기판을 제공하는 단계;
상기 기판 상에 게이트 전극을 형성하는 단계;
상기 기판 상에 투명한 도전 물질로 구성된 공통전극 및 상기 게이트 전극과 대응되는 보호 패턴을 형성하는 단계;
상기 공통전극 및 보호 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막이 형성된 기판 상에 반도체층을 형성하는 단계;
상기 반도체층이 형성된 기판 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계;
상기 소스 및 드레인 전극이 형성된 기판 상에 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층을 형성하는 단계; 및
상기 보호층이 형성된 기판 상에 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 형성하는 단계;를 포함하고,
상기 보호 패턴은 상기 게이트 전극과 상기 게이트 절연막 사이에 위치하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법. - 제15 항에 있어서,
상기 보호 패턴은 상기 게이트 전극을 전부 감싸는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법. - 제 15항에 있어서,
상기 보호 패턴은 상기 게이트 전극의 일부와 중첩되도록 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법. - 기판을 제공하는 단계;
상기 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막이 형성된 기판 상에 반도체층을 형성하는 단계;
상기 반도체층이 형성된 기판 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계;
상기 소스 및 드레인 전극이 형성된 기판 상에 투명한 도전 물질로 구성된 공통전극 및 상기 소스 및 드레인 전극과 대응되는 제1 및 제2 보호 패턴을 형성하는 단계;
상기 공통 전극과 제1 및 제2 보호 패턴이 형성된 기판 상에 상기 드레인 전극의 일부를 노출시키는 컨택홀을 구비한 보호층을 형성하는 단계; 및
상기 보호층이 형성된 기판 상에 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 접속되는 화소전극을 형성하는 단계;를 포함하고,
상기 제1 및 제2 보호 패턴은 상기 소스 전극 및 보호층 사이, 상기 드레인 전극 및 보호층 사이에 각각 위치하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법. - 제18 항에 있어서,
상기 제1 보호 패턴은 상기 소스 전극의 전면에 형성되어 상기 소스 전극을 감싸고, 상기 제2 보호 패턴은 상기 드레인 전극의 전면에 형성되어 상기 드레인 전극을 감싸는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법. - 제18 항에 있어서,
상기 제1 보호 패턴은 상기 소스 전극의 일부와 중첩되도록 형성되고, 상기 제2 보호 패턴은 상기 드레인 전극의 일부와 중첩되도록 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110082826A KR101938627B1 (ko) | 2011-08-19 | 2011-08-19 | 박막트랜지스터 기판 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110082826A KR101938627B1 (ko) | 2011-08-19 | 2011-08-19 | 박막트랜지스터 기판 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130020288A true KR20130020288A (ko) | 2013-02-27 |
| KR101938627B1 KR101938627B1 (ko) | 2019-01-16 |
Family
ID=47898267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110082826A KR101938627B1 (ko) | 2011-08-19 | 2011-08-19 | 박막트랜지스터 기판 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101938627B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015035818A1 (zh) * | 2013-09-16 | 2015-03-19 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000089255A (ja) * | 1998-08-24 | 2000-03-31 | Hyundai Electronics Ind Co Ltd | 高開口率及び高透過率を持つ液晶表示装置並びにその製造方法 |
| JP2007250804A (ja) * | 2006-03-15 | 2007-09-27 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板及びその製造方法 |
| KR20080048263A (ko) * | 2006-11-28 | 2008-06-02 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조방법 |
-
2011
- 2011-08-19 KR KR1020110082826A patent/KR101938627B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000089255A (ja) * | 1998-08-24 | 2000-03-31 | Hyundai Electronics Ind Co Ltd | 高開口率及び高透過率を持つ液晶表示装置並びにその製造方法 |
| JP2007250804A (ja) * | 2006-03-15 | 2007-09-27 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板及びその製造方法 |
| KR20080048263A (ko) * | 2006-11-28 | 2008-06-02 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015035818A1 (zh) * | 2013-09-16 | 2015-03-19 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
| US9515095B2 (en) | 2013-09-16 | 2016-12-06 | Boe Technology Group Co., Ltd. | Array substrate and method for manufacturing the same, and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101938627B1 (ko) | 2019-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5351388B2 (ja) | 表示装置 | |
| KR101492106B1 (ko) | 액정 표시 장치 및 이의 제조 방법 | |
| KR101323412B1 (ko) | 액정표시장치 및 그 제조 방법 | |
| KR20040086925A (ko) | 수평 전계 인가형 액정 표시 장치 및 그 제조 방법 | |
| KR102615232B1 (ko) | 인셀 터치형 액정표시장치 및 그 제조방법 | |
| KR20180036367A (ko) | 인셀 터치형 액정표시장치 및 그 제조방법 | |
| KR101969568B1 (ko) | 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR101420428B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR20050058058A (ko) | 박막트랜지스터 어레이 기판 및 그 제조 방법 | |
| KR20050001936A (ko) | 박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막트랜지스터 어레이 기판 및 그 제조 방법 | |
| KR20080050679A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| KR20140113036A (ko) | 액정 표시 장치 및 그 제조 방법 | |
| KR20130085859A (ko) | 액정 표시 장치 및 그 제조 방법 | |
| US10216051B2 (en) | Liquid crystal display and a method of measuring a capacitance of a liquid crystal display | |
| US9459505B2 (en) | Display device and manufacturing method thereof | |
| KR20050060963A (ko) | 박막 트랜지스터 어레이 기판 및 그 제조방법 | |
| KR20080051536A (ko) | 액정 표시 장치 | |
| KR20070068037A (ko) | 수평 전계형 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR20040086927A (ko) | 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그제조 방법 | |
| KR101938627B1 (ko) | 박막트랜지스터 기판 및 그 제조방법 | |
| KR20130052798A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR100926429B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR100443829B1 (ko) | 액정표시소자용 어레이기판 및 그 제조방법 | |
| KR101136207B1 (ko) | 박막트랜지스터 어레이 기판 및 그 제조 방법 | |
| KR100799465B1 (ko) | 액정표시장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |