KR20130016560A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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KR20130016560A
KR20130016560A KR1020110078575A KR20110078575A KR20130016560A KR 20130016560 A KR20130016560 A KR 20130016560A KR 1020110078575 A KR1020110078575 A KR 1020110078575A KR 20110078575 A KR20110078575 A KR 20110078575A KR 20130016560 A KR20130016560 A KR 20130016560A
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Abstract

본 발명은 패키지에 포함된 수동소자 또는 반도체 칩 등을 외부 환경으로부터 보호함과 동시에 전자파를 차폐할 수 있는 차폐 부재를 구비하는 반도체 패키지에 관한 것이다.
이를 위한 본 발명에 따른 반도체 패키지는 상부면에 차폐층이 형성되고, 둘레를 따라 다수의 차폐용 비아가 형성되는 기판; 및 상기 기판의 하부면에 실장되는 적어도 하나의 전자 부품;을 포함할 수 있다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 패키지에 포함된 수동소자 또는 반도체 칩 등을 외부 환경으로부터 보호함과 동시에 전자파를 차폐할 수 있는 차폐 부재를 구비하는 반도체 패키지에 관한 것이다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다.
이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 원칩(One-chip)화하는 시스템 온 칩(System On Chip: SOC) 기술 또는 다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package: SIP) 기술 등이 요구된다.
특히, 휴대용 TV(DMB 또는 DVB) 모듈이나 네트워크 모듈과 같이 고주파 신호를 취급하는 고주파 반도체 패키지는 소형화뿐만 아니라 전자파 간섭(EMI) 또는 전자파 내성(EMS) 특성을 우수하게 구현하기 위해 다양한 전자파 차폐 구조를 구비할 것이 요구되고 있다.
종래 기술에 다른 일반적인 고주파 반도체 패키지는 기판에 개별 소자들을 실장한 후 이 개별 소자들을 보호하기 위해 수지를 충진하여 몰드부를 형성한다. 그리고, 고주파 차폐를 위한 구조로서 몰드부의 외부면에 차폐 실드를 형성하는 구조가 널리 알려져 있다. 일반적인 고주파 반도체 패키지에 적용되는 차폐 실드는 개별 소자들을 모두 커버 함으로써 외부의 충격으로부터 내부의 개별 소자들을 충격으로부터 보호할 뿐만 아니라 접지와 전기적으로 연결됨으로써 전자파 차폐를 도모하고자 하였다.
이러한 종래의 반도체 패키지는 기판에 개별 소자들을 실장한 후, 별도의 차폐 실드를 형성해야 하므로, 제조 공정이 복잡하며 이에 따라 제조 비용도 상승하는 문제가 있다.
따라서 보다 단순하고 최소한의 제조 공정을 통해 차폐 실드가 형성된 반도체 패키지를 제조할 수 있는 방법이 요구되고 있다.
본 발명은 내부의 개별 소자를 충격으로부터 보호하면서 동시에 전자파 간섭(EMI) 또는 전자파 내성(EMS) 특성이 우수한 전자파 차폐구조를 갖는 반도체 패키지 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
또한 본 발명의 다른 목적은 제조 공정을 단순화하여 쉽게 제조할 수 있는 반도체 패키지의 제조 방법을 제공하는 데에 있다.
또한 본 발명의 또 다른 목적은 두께를 최소화할 수 있는 반도체 패키지 및 그의 제조 방법을 제공하는 데에 있다.
본 발명의 실시예에 따른 반도체 패키지는 상부면에 차폐층이 형성되고, 둘레를 따라 다수의 차폐용 비아가 형성되는 기판; 및 상기 기판의 하부면에 실장되는 적어도 하나의 전자 부품;을 포함할 수 있다.
본 실시예에 있어서 상기 차폐층과 상기 차폐용 비아는, 상호간에 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 기판의 하부면에 부착되는 접속 단자를 더 포함할 수 있다.
본 실시예에 있어서 상기 접속 단자는, 상기 전자 부품과 전기적으로 연결되는 신호 전송용 단자; 및 상기 차폐용 비아에 접합되는 차폐용 단자;를 포함할 수 있다.
본 실시예에 있어서 상기 신호 전송용 단자는, 상기 차폐용 단자들 사이에 배치될 수 있다.
본 실시예에 있어서 상기 신호 전송용 단자는, 상기 차폐용 단자의 내측에 배치될 수 있다.
본 실시예에 있어서 상기 기판은, 하부면의 내부에 캐비티가 구비되며, 상기 전자 부품은 상기 캐비티 내에 수용되며 실장될 수 있다.
또한 본 발명의 실시예에 따른 반도체 패키지 제조 방법은, 상부면에 차폐층이 형성되고, 둘레를 따라 다수의 차폐용 비아가 형성된 기판을 준비하는 단계; 및 상기 기판의 하부면에 전자 부품을 실장하는 단계;를 포함할 수 있다.
본 실시예에 있어서, 상기 기판의 하부면에 접속 단자를 부착하는 단계를 더 포함할 수 있다.
본 실시예에 있어서 상기 기판을 준비하는 단계는, 일면에 상기 차폐층으로 이용되는 도전층이 구비된 상기 기판에 상기 차폐용 비아를 형성하는 단계일 수 있다.
본 실시예에 있어서 상기 기판을 준비하는 단계는, 상기 차폐용 비아를 상기 기판에 형성한 후, 상기 기판의 일면에 상기 차폐층을 형성하는 단계일 수 있다.
본 발명의 반도체 패키지 및 그의 제조 방법에 따르면, 기판을 제조하는 과정에서 차폐층과 차폐용 비아를 함께 형성할 수 있다. 이에 기판에 전자 부품와 접속 단자를 실장하는 과정만으로 차폐 쉴드를 구비하는 반도체 패키지를 제조할 수 있다.
따라서, 종래에 비해 제조 공정을 단순화할 수 있으며, 이에 따라 제조 비용을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 사시도.
도 2는 도 1에 도시된 반도체 패키지의 저면을 도시한 저면 사시도.
도 3은 도 1에 도시된 반도체 패키지의 A-A'에 따른 단면도.
도 4는 도 1에 도시된 반도체 패키지의 B-B'에 따른 단면도.
도 5a 내지 도 5c는 본 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 저면 사시도.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타내는 사시도이고, 도 2는 도 1에 도시된 반도체 패키지의 저면을 도시한 저면 사시도이다. 또한 도 3은 도 1에 도시된 반도체 패키지의 A-A'에 따른 단면도이고, 도 4는 도 1에 도시된 반도체 패키지의 B-B'에 따른 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 전자 부품(20), 기판(10), 및 접속 단자(30)를 포함하여 구성된다. .
전자 부품(20)은 수동 소자와 능동 소자와 같은 다양한 전자 소자들을 포함할 수 있으며, 기판(10) 상에 실장되거나 기판(10) 내부에 내장될 수 있는 전자 소자들이라면 모두 전자 부품(20)으로 이용될 수 있다.
기판(10)은 하부면에 적어도 하나의 전자 부품(20)이 실장된다. 기판(10)은 당 기술분야에서 잘 알려진 다양한 종류의 기판(10)(예를 들어, 세라믹 기판, 인쇄 회로 기판(PCB), 유연성 기판 등)이 이용될 수 있다.
기판(10)의 하부면에는, 전자 부품(20)을 실장하기 위한 실장용 전극(도시되지 않음)이나 실장용 전극들 전기적으로 연결하는 회로 패턴(17)이 형성될 수 있다.
또한, 기판(10)은 복수의 층으로 형성된 다층 기판(10)일 수 있으며, 각 층 사이에는 전기적 연결을 형성하기 위한 배선 패턴(도시되지 않음)이나 도전성 비아(도시되지 않음)가 형성될 수 있다.
또한 본 실시예에 따른 기판(10)은 차폐층(13), 차폐용 비아(15)를 포함할 수 있다.
차폐층(13)은 도 1에 도시된 바와 같이 기판(10)의 상부면에 전체에 형성될 수 있다. 그러나 본 발명은 이에 한정되지 않는다. 예를 들어, 다층으로 형성되는 기판(10) 내부의 어느 한 층을 차폐층(13)으로 형성할 수도 있다. 또한 차폐층(13)의 상부 즉 외부에 차폐층(13)을 보호하기 위한 보호층을 더 형성하는 등 필요에 따라 다양한 형태로 차폐층(13)을 형성할 수 있다.
또한 차폐층(13)은 전자 부품(20)의 접지 단자와 전기적으로 연결되도록 구성될 수 있다.
이러한 본 실시예에 따른 차폐층(13)은 도전성을 갖는 다양한 재료로 형성될 수 있다. 또한 차폐층(13)은 기판(10) 제조 시에 기판(10)의 회로 패턴(17)이나 배선 패턴, 실장용 전극(17a) 등을 형성하는 과정에서 함께 형성될 수 있다. 따라서, 이에, 종래와 같이 별도를 차폐 부재나 차폐막을 형성하는 과정을 생략할 수 있다.
그러나 본 발명은 이에 한정되지 않는다. 즉 본 실시예에 따른 차폐층(13)은 기판(10)과 별도로 제조될 수도 있다. 예를 들어, 도전성 분말을 포함하는 수지재를 기판(10) 상에 도포하거나, 별도의 금속 박막을 기판(10) 상부면에 부착함으로써 형성할 수 있다. 또한, 스퍼터링, 기상증착, 스프레이 코팅, 스크린 프린팅, 전해 도금, 비전해 도금과 같은 다양한 기술들을 통해 기판(10) 상에 금속 박막을 형성하는 등 다양한 방법이 이용될 수 있다.
차폐용 비아(15)는 기판(10)의 둘레를 따라 다수개가 형성된다. 즉 기판(10)의 형상을 따라 기판(10)의 측면에 인접하게 배치되도록 형성된다.
차폐용 비아(15)는 각각 차폐층(13)과 전기적으로 연결된다. 또한, 차폐용 비아(15)는 기판(10)의 내부 또는 하부면에 형성되는 배선 패턴(도시되지 않음)에 의해 상호간에 전기적으로 연결될 수 있다.
이러한 차폐용 비아(15)는 일반적인 도전성 비아와 동일한 형태로 형성될 수 있으며, 도전성 비아를 형성하는 공정을 따라 형성될 수 있다.
접속 단자(30)는 기판(10)의 하부면에 다수개가 배치되며, 반도체 패키지(100)와, 반도체 패키지(100)가 실장되는 메인 기판(도시되지 않음)을 전기적, 물리적으로 연결한다.
본 실시예에 따른 접속 단자(30)는 신호 전송용 단자(32)와 차폐용 단자(34)를 포함할 수 있다.
신호 전송용 단자(32)는 전자 부품(20)과 메인 기판을 전기적으로 연결한다. 이를 위해, 신호 전송용 단자(32)는 회로 패턴(17)에 의해 전자 부품(20)과 전기적으로 연결된 전극 패드(도 5c의 17a)에 부착되어 전자 부품(20)과 전기적으로 연결된다.
따라서 신호 전송용 단자(32)는 전자 부품(20)들의 개수나 종류 등에 대응하여 다수개가 형성될 수 있다.
본 실시예의 경우, 신호 전송용 단자(32)가 후술되는 차폐용 단자(34)의 사이에 임의로 배치되는 경우를 예로 들고 있다. 그러나 본 발명은 이에 한정되지 않으며, 신호 전송용 단자(32)들이 연속적으로 배치되도록 구성하거나, 서로 대칭을 이루도록 배치하는 등 다양한 응용이 가능하다.
이러한 신호 전송용 단자(32)는 차폐층(13)이나 차폐용 비아(15)와 전기적으로 절연된다. 따라서 도 4에 도시된 바와 같이, 절연을 확보하기 위해 신호 전송용 단자(32)가 부착되는 부분에는 차폐용 비아(15)가 형성되지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 상호간에 전기적으로 절연을 유지할 수만 있다면 신호 전송용 단자(32)가 부착되는 부분에도 차폐용 비아(15)를 형성할 수 있다.
차폐용 단자(34)는 기판(10)의 하부면 중 차폐용 비아(15)에 대응하여 형성된 전극 패드(15a) 상에 부착될 수 있다.
차폐용 단자(34)는 본 실시예에 따른 반도체 패키지(100)가 실장되는 메인 기판(도시되지 않음)과 전기적으로 연결될 수 있다. 즉, 반도체 패키지(100)는 차폐용 단자(34)를 통해 메인 기판(10)에 실장될 수 있다. 이때, 차폐용 단자(34)는 메인 기판의 접지 패드(도시되지 않음)와 연결될 수 있다.
이와 같이 구성되는 본 실시예에 따른 반도체 패키지(100)는 차폐층(13), 차폐용 비아(15), 차폐용 단자(34)에 의해 차폐 쉴드가 형성될 수 있다.
또한, 본 실시예에 따른 차폐 쉴드는 기판(10)의 외부를 감싸는 형태로 형성된다. 즉, 차폐 쉴드는 기판(10)의 하부면에 실장되는 전자 부품(20)들을 감싸는 형태로 배치된다.
이처럼 전자 부품(20)들이 차폐 쉴드의 내부에 수용되도록 배치됨에 따라, 차폐 쉴드는 기판(10)의 외부로부터 유입되는 불필요한 전자파를 차폐하고, 전자 부품(20)에서 발생되는 전자파가 외부로 방사되는 것을 차단할 수 있다.
이하에서는 본 실시예에 따른 반도체 패키지(100)의 제조 방법을 설명한다.
도 5a 내지 도 5c는 본 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
이를 함께 참조하면, 본 실시예에 따른 반도체 패키지 제조 방법은 먼저 도 5a에 도시된 바와 같이 기판(10)을 준비하는 단계가 수행된다.
본 실시예에 따른 기판(10)은 복수의 층으로 형성된 다층 회로 기판(10)으로, 각 층 사이에는 전기적으로 연결되는 배선 패턴들이 형성될 수 있다.
또한, 기판(10)의 상부면에는 차폐층(13)이 형성되며, 기판(10)의 둘레를 따라 다수의 차폐용 비아(15)가 형성될 수 있다. 여기서, 차폐층(13)과 차폐용 비아(15)는 다양한 방법으로 형성될 수 있다.
예를 들어, 절연층으로 형성된 기판(10)에 먼저 차폐용 비아(15)를 형성한 후, 기판(10)의 일면(즉 상부면)에 도전성의 차폐층(13)을 형성함으로써 기판(10)을 마련할 수 있다.
또한, 일면에 도전층이 형성된 기판(10)에 다수의 관통 홀을 형성하고, 관통 홀의 내부에 도전성 물질을 충진하여 차폐용 비아(15)를 형성함으로써 기판(10)을 마련하는 것도 가능하다.
이처럼 본 실시예에 따른 차폐층(13)과 차폐용 비아(15)는 통상의 기판(10) 제조 과정에서 도전층이나 비아를 형성하는 방법을 통해 형성될 수 있다. 즉, 본 실시예에 따른 차폐층(13)은 기판(10)을 제조하는 과정 중, 배선 패턴을 형성하는 과정에서 함께 형성될 수 있으며, 차폐용 비아(15)는 도전성 비아를 형성하는 과정에서 함께 형성될 수 있다.
따라서, 본 실시얘에 따른 반도체 패키지 제조 방법은 차폐층(13)이나 차폐용 비아(15)를 형성하기 위해 별도의 공정을 수행할 필요가 없다.
이러한 본 실시예에 따른 기판(10)은 스트립의 형태의 기판(10)으로 형성된 후, 절단되어 형성될 수 있다. 그러나 이에 한정되는 것은 아니다. 스트립 형태를 유지하며 반도체 패키지를 제조하고, 제조가 완료된 후 개별 반도체 패키지로 절단하는 것도 가능하다.
이어서 도 5b에 도시된 바와 같이, 기판(10)의 하부면에 전자 부품(20)들을 실장하는 단계가 수행된다.
전자 부품(20)은 공지된 일반적인 방법으로 실장될 수 있다. 즉, 전자 부품(20)의 형태에 따라 플립 칩 본딩 방식이나 와이어 본딩 방식, 표면 실장 방식 등이 이용될 수 있다.
이어서, 도 5c에 도시된 바와 같이, 접속 단자(30)를 기판(10)의 하부면에 부착하는 단계가 수행된다.
이때, 차폐용 단자(34)는 차폐용 비아(15)에 의해 형성된 전극 패드(15a)에 부착될 수 있다. 또한, 신호 전송용 단자(32)는 기판(10)의 하부면에 형성되어 전자 부품(20)들과 전기적으로 연결되는 회로 패턴의 전극 패드(17a)에 부착될 수 있다.
이와 같은 과정을 거쳐 접속 단자(30)가 모두 기판(10)에 부착되면, 도 1에 도시된 본 실시예에 따른 반도체 패키지(100)를 완성하게 된다.
이상과 같이 구성되는 본 실시예에 따른 반도체 패키지(100)는 기판(10)의 하부면에 전자 부품(20)이 실장되므로, 외부로부터 전자 부품(20)을 보호할 수 있다.
또한, 기판(10)에 형성된 차폐 쉴드에 의해 전자파를 차폐할 수 있다.
또한, 기판(10) 자체에 차폐층과 차폐용 비아가 형성되므로, 차폐 쉴드를 용이하게 접지할 수 있다.
또한, 기판(10)을 제조하는 과정에서 차폐층(13)과 차폐용 비아(15)를 함께 형성할 수 있고, 반도체 패키지(100)를 메인 기판에 실장하는 과정에서 차폐용 단자(34)를 함께 형성할 수 있으므로, 기판(10) 제조와는 별도로 차폐 쉴드를 형성하는 종래에 비해 제조 공정을 단순화할 수 있으며, 이에 따라 제조 비용을 줄일 수 있다.
한편 본 발명에 따른 반도체 패키지 및 그 제조 방법은 전술한 실시예에 한정되지 않으며 다양한 응용이 가능하다.
이하에서 설명하는 실시예들에 따른 반도체 패키지는 전술된 실시예의 반도체 패키지(도 1의 100)와 유사한 구조로 구성되며, 기판의 구조에 있어서만 차이를 갖는다. 따라서 동일한 구성요소들에 대한 상세한 설명은 생략하며 기판의 구조를 중심으로 하여 보다 상세하게 설명하기로 한다. 또한, 전술한 실시예와 동일한 구성 요소들에 대해서는 동일한 부호를 이용하여 설명하기로 한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 저면 사시도이다.
도 6을 참조하면, 본 실시예에 따른 반도체 패키지(200)는 기판(10)의 둘레를 따라 접속 단자(30)가 2열로 형성된다.
여기서, 내측에 배치되는 접속 단자(30)는 신호 전송용 단자(32)이며, 외측에 배치되는 접속 단자(30)는 차폐용 단자(34)일 수 있다.
이처럼 신호 전송용 단자(32)를 차폐용 단자(34)들 사이에 배치하지 않고, 차폐용 단자(34)들의 내측에 별도로 배치하는 경우, 차폐용 단자(34)들은 기판(10)의 둘레를 따라 고르게 배치될 수 있다.
이에 차폐용 비아(15)와 차폐용 단자(34)들이 보다 조밀하게 기판(10)의 측면에 배치되고, 신호 전송용 단자(32)들도 모두 차폐 쉴드 내에 배치되므로, 전자파 차폐 효과를 높일 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 여기서 도 7은 전술한 도 1의 B-B'에 대응하는 단면을 도시하고 있다.
도 7을 참조하면, 본 실시예에 따른 반도체 패키지(300)는 전술한 실시예들의 반도체 패키지들보다 차폐용 비아(15)가 더 많이 형성된다.
보다 구체적으로, 본 실시예에 따른 차폐용 비아(15)는 차폐용 단자(34)가 부착되는 위치 뿐만 아니라, 차폐용 단자(34)들의 사이 공간에도 형성될 수 있다.
이처럼 본 실시예에 따른 반도체 패키지(300)는 차폐용 비아(15)가 차폐용 단자(34)들의 크기나 개수와 상관 없이 보다 조밀하게 기판(10)의 측면에 배치될 수 있으므로, 전자파 차폐 효과를 높일 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8을 참조하면, 본 실시예에 따른 반도체 패키지(400)는 기판(10)의 하부면에 캐비티(cavity, 19)가 형성되고, 캐비티(19)의 내부에 전자 부품(20)들이 실장된다.
이처럼 캐비티(19)의 내부에 전자 부품(20)들이 수용되며 실장되는 경우, 기판(10)의 하부로 전자 부품(20)이 돌출되는 것을 최소화할 수 있어 반도체 패키지(400)의 전체적인 높이(즉 두께)를 최소화할 수 있다.
또한 도시되어 있지 않지만, 전자 부품(20)이 수용된 캐비티(19)는 필요에 따라 에폭시 등과 같은 수지재를 충진하여 몰딩하는 것도 가능하다. 이는 본 실시예에 따른 캐비티(19)에 한정되지 않으며, 전술한 실시예의 전자 부품(20)들에도 동일하게 적용될 수 있다.
또한, 본 실시예에 따른 접속 단자(30)는 전술한 도 8에 도시된 형태에 한정되지 않으며, 도 6 또는 도 7에 도시된 형태로 형성될 수 있다.
이상과 같이 구성되는 본 발명에 따른 반도체 패키지는 기판을 제조하는 과정에서 차폐층과 차폐용 비아를 함께 형성할 수 있다. 이에 기판에 전자 부품와 접속 단자를 실장하는 과정만으로 차폐 쉴드를 구비하는 반도체 패키지를 제조할 수 있다.
따라서, 종래에 비해 제조 공정을 단순화할 수 있으며, 이에 따라 제조 비용을 줄일 수 있다.
한편, 이상에서 설명한 본 발명에 따른 반도체 패키지 및 그 제조 방법은 전술한 실시예들에 한정되지 않으며, 다양한 응용이 가능하다. 예를 들어, 전술한 실시예들에서는 기판 하부면의 중심부에 전자 부품들이 실장되는 경우를 예로 들었으나, 본 발명은 이에 한정되지 않으며, 어느 한 측으로 치우치는 형태로 실장하는 등 필요에 따라 다양한 형태로 형성할 수 있다.
또한, 전술된 실시예들에서는 솔더 볼 형태의 접속 단자를 구비하는 반도체 패키지를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않으며 리드 프레임이나, 본딩 와이어를 이용하는 반도체 패키지에도 용이하게 적용될 수 있다.
또한, 차폐용 비아의 중심을 따라 기판을 절단하는 형태로 반도체 패키지를 형성할 수도 있다. 이 경우, 기판의 크기를 줄일 수 있다는 이점이 있다.
또한, 전술된 실시예들에서는 반도체 패키지에 차폐 쉴드가 구비되는 경우를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않으며 전자파를 차폐하기 위해 차폐 쉴드를 구비하는 장치라면 다양하게 적용될 수 있다.
100, 200, 300, 400: 반도체 패키지
10: 기판
13: 차폐층
15: 차폐용 비아
17: 회로 패턴
19: 캐비티
20: 전자 부품
30: 접속 단자
32: 신호 전송용 단자
34: 차폐용 단자

Claims (11)

  1. 상부면에 차폐층이 형성되고, 둘레를 따라 다수의 차폐용 비아가 형성되는 기판; 및
    상기 기판의 하부면에 실장되는 적어도 하나의 전자 부품;
    을 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 차폐층과 상기 차폐용 비아는,
    상호간에 전기적으로 연결되는 반도체 패키지.
  3. 제1항에 있어서,
    상기 기판의 하부면에 부착되는 접속 단자를 더 포함하는 반도체 패키지.
  4. 제3항에 있어서, 상기 접속 단자는,
    상기 전자 부품과 전기적으로 연결되는 신호 전송용 단자; 및
    상기 차폐용 비아에 접합되는 차폐용 단자;
    를 포함하는 반도체 패키지.
  5. 제4항에 있어서, 상기 신호 전송용 단자는,
    상기 차폐용 단자들 사이에 배치되는 반도체 패키지.
  6. 제4항에 있어서,
    상기 신호 전송용 단자는,
    상기 차폐용 단자의 내측에 배치되는 반도체 패키지.
  7. 제1항에 있어서, 상기 기판은,
    하부면의 내부에 캐비티가 구비되며, 상기 전자 부품은 상기 캐비티 내에 수용되며 실장되는 반도체 패키지.
  8. 상부면에 차폐층이 형성되고, 둘레를 따라 다수의 차폐용 비아가 형성된 기판을 준비하는 단계; 및
    상기 기판의 하부면에 전자 부품을 실장하는 단계;
    를 포함하여 구성되는 반도체 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 기판의 하부면에 접속 단자를 부착하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  10. 제8항에 있어서, 상기 기판을 준비하는 단계는,
    일면에 상기 차폐층으로 이용되는 도전층이 구비된 상기 기판에 상기 차폐용 비아를 형성하는 단계인 반도체 패키지 제조 방법.
  11. 제8항에 있어서, 상기 기판을 준비하는 단계는,
    상기 차폐용 비아를 상기 기판에 형성한 후, 상기 기판의 일면에 상기 차폐층을 형성하는 단계인 반도체 패키지 제조 방법.
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