KR20130016557A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반 내부의 개별 소자를 충격으로부터 보호하면서 동시에 전자파 간섭(EMI) 또는 전자파 내성(EMS) 특성이 우수한 전자파 차폐구조를 갖는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
이를 위한 본 발명에 따른 반도체 패키지는 상면에 접지 전극이 형성되는 기판; 상기 기판의 상면에 실장되는 적어도 하나의 전자 부품; 상기 전자 부품과 상기 기판 사이에 충진되는 언더필 수지; 및 상기 전자 부품과 상기 언더필 수지가 형성하는 외부면을 따라 형성되며 상기 접지 전극과 전기적으로 연결되는 도전성의 실드부;를 포함할 수 있다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 전자파를 차폐할 수 있는 차폐 부재를 구비하면서도 패키지의 두께를 최소할 수 있는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다.
이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 원칩(One-chip)화하는 시스템 온 칩(System On Chip: SOC) 기술 또는 다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package: SIP) 기술 등이 요구된다.
특히, 휴대용 TV(DMB 또는 DVB) 모듈이나 네트워크 모듈과 같이 고주파 신호를 취급하는 고주파 반도체 패키지는 소형화뿐만 아니라 전자파 간섭(EMI) 또는 전자파 내성(EMS) 특성을 우수하게 구현하기 위해 다양한 전자파 차폐 구조를 구비할 것이 요구되고 있다.
종래 기술에 다른 일반적인 고주파 반도체 패키지는 기판에 개별 소자들을 실장한 후 이 개별 소자들을 보호하기 위해 수지를 충진하여 몰드부를 형성한다. 그리고, 고주파 차폐를 위한 구조로서 몰드부의 외부면에 차폐 실드를 형성하는 구조가 널리 알려져 있다. 일반적인 고주파 반도체 패키지에 적용되는 차폐 실드는 개별 소자들을 모두 커버 함으로써 외부의 충격으로부터 내부의 개별 소자들을 충격으로부터 보호할 뿐만 아니라 접지와 전기적으로 연결됨으로써 전자파 차폐를 도모하고자 하였다.
이러한 종래의 반도체 패키지는 반도체 칩 외부에 별도의 몰드부를 형성한 후, 다시 차폐 실드를 형성하므로, 반도체 패키지의 전체적인 부피가 증가하게 된다는 문제가 있다.
이러한 문제는 근래에 요구되는 박형의 반도체 패키지를 구현하는 데에 장애요인으로 작용하고 있다. 따라서 차폐 실드를 구비하면서도 부피 특히 두께를 최소화할 수 있는 반도체 패키지 및 그 제조 방법이 요구되고 있다.
본 발명은 전자파 간섭(EMI) 또는 전자파 내성(EMS) 특성이 우수한 전자파 차폐 구조를 가지면서 동시에 부피를 최소화할 수 있는 반도체 패키지 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
또한 본 발명의 다른 목적은 차폐 실드와 기판을 용이하게 접지할 수 있는 반도체 패키지 및 그의 제조 방법을 제공하는 데에 있다.
본 발명에 따른 반도체 패키지는 상면에 접지 전극이 형성되는 기판; 상기 기판의 상면에 실장되는 적어도 하나의 전자 부품; 상기 전자 부품과 상기 기판 사이에 충진되는 언더필 수지; 및 상기 전자 부품과 상기 언더필 수지가 형성하는 외부면을 따라 형성되며 상기 접지 전극과 전기적으로 연결되는 도전성의 실드부;를 포함할 수 있다.
본 실시예에 있어서 상기 접지 전극은, 상기 전자 부품의 둘레를 따라 형성될 수 있다.
본 실시예에 있어서 상기 실드부는, 스프레이 코팅법을 이용하여 도전성 재료를 상기 외부면에 도포함에 따라 형성될 수 있다.
본 실시예에 있어서, 상기 기판에는 다수의 상기 전자 부품들이 실장되며, 상기 실드부는 상기 전자 부품들 중 적어도 하나에 형성될 수 있다.
또한 본 발명의 실시예에 따른 반도체 패키지 제조 방법은, 상면에 접지 전극이 형성된 기판을 준비하는 단계; 상기 기판의 상면에 전자 부품을 실장하는 단계; 상기 전자 부품과 상기 기판의 사이에 언더필 수지를 충진하는 단계; 및 상기 전자 부품, 상기 언더필 수지, 및 상기 접지 전극에 의해 형성되는 외부면에 실드부를 형성하는 단계;를 포함할 수 있다.
본 실시예에 있어서 상기 실드부를 형성하는 단계는, 스프레이 코팅법을 통해 상기 실드부를 형성하는 단계일 수 있다.
본 실시예에 있어서 상기 실드부를 형성하는 단계는, 마스크를 상기 기판 상에 배치하는 단계; 및 상기 마스크에 형성된 개구부로 도전성 물질을 도포하는 단계;를 포함할 수 있다.
본 실시예에 있어서 상기 마스크의 상기 개구부는, 상기 전자 부품, 상기 언더필 수지, 및 상기 접지 전극이 형성하는 외부면과 대응하는 크기로 형성될 수 있다.
본 실시예에 있어서 상기 언더필 수지를 충진하는 단계는, 상기 언더필 수지를 상기 전자 부품과 상기 접지 전극 사이에 충진하는 단계일 수 있다.
본 실시예에 있어서 상기 접지 전극은, 상기 전자 부품의 가장자리를 따라 형성될 수 있다.
본 발명의 반도체 패키지 및 그의 제조 방법에 따르면, 전자파 차폐를 위한 실드부를 접지하기 위해, 기판 상면 형성되는 접지 전극를 이용함으로써, 실드부를 용이하게 접지할 수 있다.
또한, 본 발명에 따른 반도체 패키지 제조 방법은 종래와 같이 봉지부 또는 몰딩(molding)을 형성하지 않고 개별 전자 부품 상에 직접 실드부를 형성한다. 따라서 봉지부를 형성하고 경화하는 등의 과정을 생략할 수 있으므로 제조 공정을 단순화할 수 있다.
또한, 본 발명에 따른 반도체 패키지는 전자 부품을 둘러싸는 봉지부가 형성되지 않으므로, 봉지부의 두께만큼 반도체 패키지의 높이를 줄일 수 있다.
특히, 본 발명에 따른 반도체 패키지는 전자 부품의 외부면, 즉 상부면에 직접 실드부가 형성되며, 실드부가 도포 즉 코팅층의 형태로 형성되므로 실제적으로는 실드부의 두께만큼만 반도체 패키지의 높이가 증가된다.
따라서, 획기적으로 반도체 패키지의 높이를 줄일 수 있으므로, 박형의 전자 제품에 용이하게 탑재될 수 있다.
또한, 마스크를 이용하여 기판 상의 원하는 부분만 선택적으로 실드부를 형성할 수 있으므로 종래에 비해 실드부를 매우 용이하게 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도.
도 2는 도 1에 도시된 반도체 패키지를 도시한 부분 절단 사시도.
도 3 내지 도 8은 본 발명에 따른 반도체 패키지의 제조 방법을 공정순으로 도시한 공정 단면도.
도 9는 본 발명에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도이고 도 2는 도 1에 도시된 반도체 패키지의 내부를 도시한 부분 분해 사시도이다.
도 1 및 도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 패키지(100)는, 기판(11)과 접지 전극(12), 전자 부품(16), 언더필 수지(19) 및 실드부(15)를 포함하여 구성된다. .
기판(11)은 상면에 적어도 하나의 전자 부품(16)이 실장된다. 기판(11)은 당 기술분야에서 잘 알려진 다양한 종류의 기판(예를 들어, 세라믹 기판, 인쇄 회로 기판(PCB), 유연성 기판 등)이 이용될 수 있다.
기판(11)의 상면에는 전자 부품(16)을 실장하기 위한 실장용 전극(20)이나 도시하지는 않았지만 실장용 전극(20)들 상호간을 전기적으로 연결하는 배선 패턴이 형성될 수 있다. 기판(11)은 복수의 층으로 형성된 다층 기판일 수 있으며, 각 층 사이에는 전기적 연결을 형성하기 위한 회로 패턴(12)이 형성될 수 있다.
또한 본 실시예에 따른 기판(11)은 그 상부면에 접지 전극(13)이 형성된다. 본 실시예에 따른 접지 전극(13)은 적어도 하나의 전자 부품(16) 측면을 따라 길게 형성된다. 이러한 접지 전극(13)은 실드부(15)가 형성되는 전자 부품(16)들의 측면에 각각 형성될 수 있으며, 해당 전자 부품(16)이 형성하는 여러 측면들 중 적어도 어느 한 측면을 따라 형성될 수 있다.
도 2의 경우, 단면이 사각 형상으로 형성되는 전자 부품(16)의 마주보는 양 측면을 따라 접지 전극(13)이 기판(11)의 상면에 형성되는 경우를 예로 들고 있다. 그러나 본 발명은 이에 한정되지 않으며, 전자 부품(16)의 네 측면에 모두 형성되도록 구성하는 것도 가능하다. 이 경우, 접지 전극(13)은 전자 부품(16)의 외형을 따라 사각형의 형태로 형성될 수 있다. 또한 전자 부품(16)이 원형인 경우, 접지 전극(13)도 원형이나 호형으로 형성될 수 있다.
한편 도면에서는 각각의 접지 전극(13)이 대략 동일한 폭으로 길게 형성되는 경우를 예로 들고 있다. 그러나 본 발명은 이에 한정되지 않는다. 즉, 접지 전극(13)과 전자 부품(16)의 단자를 전기적으로 직접 연결할 필요가 있는 경우, 접지 전극(13)의 일부가 전자 부품(16)의 하부로 돌출되도록 접지 전극(13)을 형성하여 돌출된 부분이 전자 부품(16)의 단자(즉 접지 단자)와 전기적으로 연결되도록 구성할 수도 있다. 또한 각 접지 전극(13)의 폭을 다른 크기로 형성하는 등 필요에 따라 다양한 형상으로 접지 전극(13)을 형성할 수 있다.
또한, 본 실시예에 따른 기판(11)은 상면에 형성되는 실장용 전극(20), 회로 패턴(12), 접지 전극(13) 등과 전기적으로 연결되는 외부 접속 단자(18)와, 이들 상호간을 전기적으로 연결하는 도전성 비아홀(17)을 포함할 수 있다. 더하여 본 실시예에 따른 기판(11)은 기판(11) 내부에 전자 부품을 실장할 수 있는 캐비티(cavity)가 형성될 수도 있다.
전자 부품(16)은 수동 소자와 능동 소자와 같은 다양한 전자 소자들을 포함하며, 기판(11) 상에 실장되거나 기판(11) 내부에 내장될 수 있는 전자 소자들이라면 모두 전자 부품(16)으로 이용될 수 있다.
이러한 전자 부품(16)은 외부 접속 단자(16a)를 구비할 수 있으며, 외부 접속 단자(16a)를 통해 기판(11)과 전기적으로 연결될 수 있다. 이때, 전자 부품(16)과 기판(11) 사이, 그리고 외부 접속 단자(16a)들 사이에는 언더필(Underfill) 수지(19)가 충진될 수 있다.
언더필 수지(19)는 전자 부품(16)의 외부 접속 단자(16a)를 보호하고, 전자 부품(16)과 기판(11) 사이의 접착력을 향상시켜 신뢰성을 높이기 위해 구비된다. 이러한 언더필 수지(19)는 에폭시 수지 등이 이용될 수 있으나 이에 한정되지 않는다.
이러한 언더필 수지(19)는 전자 부품(16)과 기판(11) 사이에 충진된다. 또한 전자 부품(16)과 접지 전극(13) 사이에도 충진된다. 이때 언더필 수지(19)는 전자 부품(16)의 측면에 배치되는 접지 전극(13)을 완전히 덮지 않고 접지 전극(13)이 외부로 노출되도록 전자 부품(16)과 접지 전극(13) 사이의 공간에 형성될 수 있다.
또한 본 실시예에 따른 언더필 수지(19)는 전자 부품(16)의 측면과 기판(11)의 접지 전극(13)을 연속적으로 연결하는 외부면을 형성한다. 이러한 언더필 수지(19)에 의해, 전자 부품(16)과 접지 전극(13)의 외부면은 틈이나 빈 공간 등에 의해 단절되지 않고 연속적으로 연결되는 형태로 형성된다.
이러한 외부면에는 후술되는 실드부(15)가 형성될 수 있다. 이에 대해서는 실드부(15)에 대한 설명에서 보다 상세히 살펴보기로 한다.
본 실시예에 따른 전자 부품(16)들 중 적어도 하나는 외부면에 실드부(15)가 형성될 수 있다.
실드부(15)는 전자 부품(16)의 외부를 둘러 싸는 형태로, 전자 부품(16)의 외부면에 형성되어 기판(11) 외부로부터 유입되는 불필요한 전자파를 차폐한다. 또한, 전자 부품(16)에서 발생되는 전자파가 외부로 방사되는 것을 차단한다. 이러한 실드부(15)는 전자 부품(16)의 외부면 전체를 덮도록 형성된다.
본 실시예에 따른 실드부(15)는 전자파 차폐가 필요한 전자 부품에 선택적으로 형성될 수 있다. 특히, 플립 칩(flip chip) 형태의 전자 부품(16)에 용이하게 형성될 수 있다.
이 경우, 실드부(15)는 전자 부품과 기판 사이에 충진되는 언더필 수지와 전자 부품이 형성하는 외부면을 따라 형성되며, 기판(11)상에 형성된 접지 전극(13)과 전기적으로 연결된다.
따라서, 본 실시예에 따른 실드부(15)는 전자 부품(16), 언더필 수지(19), 및 접지 전극(13)의 외부면 전체를 감싸는 형태로 형성될 수 있다.
이러한 본 실시예에 따른 실드부(15)는 도전성을 갖는 다양한 재료로 형성될 수 있으며, 예를 들어 본 실시예에 따른 실드부(15)는 도전성 분말을 포함하는 수지재로 형성되거나, 직접 금속 박막을 형성하여 완성될 수 있다. 금속 박막을 형성하는 경우 스퍼터링, 기상증착법, 전해 도금, 비전해 도금과 같은 다양한 기술들이 사용될 수 있다.
또한 실드부(15)는 스프레이 코팅법으로 형성된 금속 박막일 수 있다. 스프레이 코팅법은 균일한 도포막을 형성할 수 있으며 다른 공정에 비해 설비 투자에 소요되는 비용이 적은 장점이 있다. 또한 실드부(15)는 페인팅, 스크린 프린팅 방식을 통해 형성된 금속 박막일 수 있다.
이상과 같이 구성되는 본 실시예에 따른 반도체 패키지(100)는 기판(11) 상에 실장되는 여러 전자 부품들(16) 중 특정 전자 부품(16)만 선택적으로 실드부(15)를 형성할 수 있다. 따라서, 종래와 같이 반도체 패키지 전체를 봉지할 필요가 없으므로 제조가 용이하며, 봉지부가 생략되므로 반도체 패키지의 크기 즉 두께를 줄일 수 있다.
도 3 내지 도 8은 본 발명에 따른 반도체 패키지의 제조 방법을 공정순으로 도시한 공정 단면도이고, 도 9는 본 발명에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 9를 기반으로 먼저 도 3을 함께 참조하면, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 기판(11)을 준비하는 단계(S10)로부터 시작된다.
본 실시예에 따른 기판(11)은 복수의 층으로 형성된 다층 회로 기판(11)으로, 각 층 사이에는 전기적으로 연결되는 회로 패턴들이 형성될 수 있다. 보다 구체적으로는 도 1에 도시된 회로 패턴(12), 외부 접지 단자(18), 실장용 전극(20), 및 비아홀(17) 등이 형성될 수 있다.
이어서 도 4a에 도시된 바와 같이, 기판(11) 상면에 접지 전극(13)을 형성하는 단계(S11)가 수행된다. 접지 전극(13)은 전술한 바와 같이 기판(11)에 실장되는 전자 부품들(16) 중, 실드부(도 1의 15)가 형성되는 특정 전자 부품(16)의 실장 영역(A)에 대응하여 형성된다. 즉, 접지 전극(13)은 실드부가 형성되는 특정 전자 부품(16)이 기판(11) 상에 실장되었을 때, 상기 특정 전자 부품(16)의 측면을 따라 배치되도록 형성된다.
이때, 접지 전극(13)은 도 4a에 도시된 바와 같이 나란하게 배치되는 직선 형태로 형성될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 도 4b에 도시된 바와 같이 실장 영역(A)의 둘레를 따라 사각 형상으로 접지 전극(13)을 형성할 수도 있다. 이 경우, 접지 전극(13)은 실드부가 형성되는 특정 전자 부품(16)이 기판(11) 상에 실장되었을 때, 특정 전자 부품(16)의 가장자리 전체를 따라 형성될 수 있다.
한편 기판(11) 상에 접지 전극(13)을 형성하는 방법은 일반적인 회로 패턴의 형성 방법과 동일하게 수행될 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.
또한 본 실시예에 반도체 패키지 제조 방법은 기판(11) 제조 시에 접지 전극(13)을 미리 기판(11)에 형성하는 것도 가능하다. 이 경우 전술한 접지 전극(13)을 형성하는 단계(S11)는 생략될 수 있다.
다음으로, 도 5에 도시된 바와 같이, 여러 전자 부품들(16)을 기판(11)의 일면에 실장하는 단계(S12)가 수행된다. 이때, 전자 부품들(16)은 기판(11)의 각각 대응하는 실장 영역에 실장될 수 있다. 따라서, 상기한 실드부가 형성되는 특정 전자 부품(16)도 대응하는 실장 영역(도 4a의 A) 즉, 접지 전극들(13) 사이에 배치되며 실장된다.
다음으로, 도 6에 도시된 바와 같이, 기판(11)과 전자 부품(16) 사이에 언더필 수지(19)를 주입하여 충진하는 단계(S13)가 수행된다. 언더필 수지(19)는 액체 상태로 기판(11)과 전자 부품(16) 사이에 주입된 후, 별도의 경과 과정을 거쳐 경화될 수 있다.
이때, 전술한 바와 같이, 언더필 수지(19)는 기판(11)의 접지 전극(13) 중 적어도 일부가 노출되도록 기판(11)과 전자 부품(16) 사이에 충진된다.
이러한 언더필 수지(19)는 기판(11)에 실장되는 여러 전자 부품들(16)에 대해 형성될 수 있다. 본 실시예에서는 실드부가 형성되는 특정 전자 부품(16)과 기판(11) 사이에만 언더필 수지(19)가 형성되는 경우를 예로 들어 설명하고 있다. 그러나 본 발명은 이에 한정되지 않으며 기판(11)에 실장되는 여러 전자 부품들(16)과 기판(11) 사이의 공간에 필요에 따라 다양한 형태로 형성될 수 있다.
다음으로, 도 7에 도시된 바와 같이, 기판(11)의 상부에 마스크(30)를 배치하는 단계(S14)가 수행된다. 본 단계에서 이용되는 마스크(30)는 실드부(15)가 형성되는 영역에 개구부(32)가 형성된다. 따라서, 마스크(30)를 기판(11) 상에 배치하게 되면, 개구부(32)를 통해 실드부가 형성될 특정 전자 부품(16)과, 특정 전자 부품(16)의 하부에 충진된 언더필 수지(19), 그리고 접지 전극(13)이 노출된다.
이러한 마스크(30)는 개구부(32)를 통해 실드부가 형성되는 영역을 외부로 노출시킬 수만 있다면 다양한 재질과 다양한 형태로 형성될 수 있다. 예컨대, 도면과 같이 편평한 판 형태로 형성될 수 있으며, 접착 테이프의 형태로 형성되어 기판(11) 상에 접착되는 형태로 배치되는 가능하다.
다음으로, 도 8에 도시된 바와 같이, 실드부(15)를 형성하는 단계(S14)가 수행된다. 본 실시예에 따르면, 실드부(15)는 마스크(30)의 상부에서 도전성 재료를 스프레이 형태로 분사함에 따라 형성될 수 있다.
따라서, 실드부(15)는 마스크(30)의 개구부(32)로 노출된 부분, 즉 특정 전자 부품(16)과, 특정 전자 부품(16)의 하부에 충진된 언더필 수지(19), 그리고 접지 전극(13)이 형성하는 외부면에만 형성된다.
이처럼 본 실시예에 따른 실드부(15)는 스프레이 코팅법(conformal coating)을 적용하여 용이하게 형성될 수 있다. 이에, 실드부(15)는 금속 박막의 형태로 구현될 수 있다.
스프레이 코팅법은 균일한 도포막을 형성하는데 적합한 공정일 뿐만 아니라, 타 박막 형성 공정(예를 들어, 전해 도금법, 무전해 도금법, 스퍼터링법)에 비해 설비 투자비용이 적고 생산성이 우수하며 친환경적인 장점이 있다.
그러나 본 발명은 이에 한정되지 않으며, 스크린 프린팅(screen printing) 방식이나 페인팅 방식으로 실드부(15)를 형성할 수도 있다. 스크린 프린팅이나 페인팅 방식을 이용하는 경우, 마스크(30)는 접착 테이프의 형태로 형성되는 것이 바람직하다.
한편, 본 발명에 따른 반도체 패키지 제조 방법은 실드부(15)를 형성한 이후, 실드부(15) 표면의 내마모성 및 내부식성을 향상시키기 위해 실드부(15)에 플라즈마 처리 공정을 수행할 수 있다.
이어서, 실드부(15)가 완전히 경화되면, 마스크(30)를 제거하여 본 실시예에 따른 반도체 패키지(100)를 완성하게 된다.
이상과 같이 구성되는 본 발명에 따른 반도체 패키지 제조 방법은 종래와 같이 봉지부 또는 몰딩(molding)을 형성하지 않고 개별 전자 부품 상에 직접 실드부를 형성한다. 따라서 봉지부를 형성하고 경화하는 등의 과정을 생략할 수 있으므로 제조 공정을 단순화할 수 있다.
또한, 마스크를 이용하여 기판 상의 원하는 부분만 선택적으로 실드부를 형성할 수 있으므로 종래에 비해 실드부를 매우 용이하게 형성할 수 있다.
또한, 본 발명에 따른 반도체 패키지는 전자 부품을 둘러싸는 봉지부가 형성되지 않으므로, 봉지부의 두께만큼 반도체 패키지의 높이를 줄일 수 있다.
또한 금속 케이스 등을 이용하여 쉴드부를 형성하는 종래의 경우, 실드부와 전자 부품간의 간격(gap)이 100 ~ 200μm로 형성되고, 실드부 자체의 두께가 100 ~ 200μm으로 형성되어, 전자 부품의 상부면과 실드부의 외부면 사이의 두께는 전체적으로 200 ~ 400μm로 형성되었다.
그러나, 본 발명에 따른 반도체 패키지는 전자 부품의 외부면, 즉 상부면에 직접 실드부가 형성되며, 실드부가 도포 즉 코팅층의 형태로 형성되므로 실제적으로는 실드부의 두께인 10 ~ 30μm만이 전자 부품의 상부면으로부터 증가하도록 구성된다.
이처럼 본 발명은 획기적으로 반도체 패키지의 높이를 줄일 수 있으므로, 박형의 전자 제품에 용이하게 탑재될 수 있다.
한편, 이상에서 설명한 본 발명에 따른 반도체 패키지 및 그 제조 방법은 전술한 실시예에 한정되지 않으며, 다양한 응용이 가능하다. 또한, 전술된 실시예들에서는 실드부를 갖는 반도체 패키지를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않으며 전자파를 차폐하기 위해 실드부를 구비하는 장치라면 다양하게 적용될 수 있다.
100: 반도체 패키지
11: 기판
12: 회로 패턴 13: 접지 전극
15: 실드부
16: 전자 부품 17: 비아홀
18: 외부 접지 단자
19: 언더필 수지
20: 실장용 전극

Claims (10)

  1. 상면에 접지 전극이 형성되는 기판;
    상기 기판의 상면에 실장되는 적어도 하나의 전자 부품;
    상기 전자 부품과 상기 기판 사이에 충진되는 언더필 수지; 및
    상기 전자 부품과 상기 언더필 수지가 형성하는 외부면을 따라 형성되며 상기 접지 전극과 전기적으로 연결되는 도전성의 실드부;
    를 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 접지 전극은,
    상기 전자 부품의 둘레를 따라 형성되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 실드부는,
    스프레이 코팅법을 이용하여 도전성 재료를 상기 외부면에 도포함에 따라 형성되는 반도체 패키지.
  4. 제1항 있어서,
    상기 기판에 다수의 상기 전자 부품들이 실장되며, 상기 실드부는 상기 전자 부품들 중 적어도 하나에 형성되는 반도체 패키지.
  5. 상면에 접지 전극이 형성된 기판을 준비하는 단계;
    상기 기판의 상면에 전자 부품을 실장하는 단계;
    상기 전자 부품과 상기 기판의 사이에 언더필 수지를 충진하는 단계; 및
    상기 전자 부품, 상기 언더필 수지, 및 상기 접지 전극에 의해 형성되는 외부면에 실드부를 형성하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  6. 제5항에 있어서, 상기 실드부를 형성하는 단계는,
    스프레이 코팅법을 통해 상기 실드부를 형성하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제5항에 있어서, 상기 실드부를 형성하는 단계는,
    마스크를 상기 기판 상에 배치하는 단계; 및
    상기 마스크에 형성된 개구부로 도전성 물질을 도포하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  8. 제7항에 있어서, 상기 마스크의 상기 개구부는,
    상기 전자 부품, 상기 언더필 수지, 및 상기 접지 전극이 형성하는 외부면과 대응하는 크기로 형성되는 반도체 패키지 제조 방법.
  9. 제5항에 있어서, 상기 언더필 수지를 충진하는 단계는,
    상기 언더필 수지를 상기 전자 부품과 상기 접지 전극 사이에 충진하는 단계인 반도체 패키지 제조 방법.
  10. 제5항에 있어서, 상기 접지 전극은,
    상기 전자 부품의 가장자리를 따라 형성되는 반도체 패키지 제조 방법.
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