KR20130015119A - 비휘발성 메모리 소자 제조 방법 - Google Patents

비휘발성 메모리 소자 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에 희생막을 형성하는 단계; 상기 희생막 및 기판을 식각하여 복수의 제1 트렌치들을 형성하는 단계; 상기 복수의 제1 트렌치들이 형성된 상기 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 희생막을 노출시키는 복수의 제2 트렌치들을 형성하는 단계; 상기 복수의 제2 트렌치들 저면에 노출된 상기 희생막을 제거하는 단계; 및 상기 희생막이 제거된 상기 복수의 제2 트렌치들 내에 메모리막을 매립하는 단계를 포함한다. 본 발명에 따르면, 소자분리 트렌치 형성 후 소자분리 패턴이 기울어지는 문제점을 해소할 수 있다.

Description

비휘발성 메모리 소자 제조 방법{METHOD FOR MANUFACTURING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 비휘발성 메모리 소자 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 특히, 플로팅 게이트(floating gate) 내에 전하를 주입 또는 방출하여 데이터를 저장하는 메모리 소자를 플로팅 게이트형 비휘발성 메모리 소자(floating gate type non-volatile memory device)라 한다.
이하, 도면을 참조하여 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자의 제조 방법 및 그에 따른 문제점을 상세히 살펴본다.
도 1a 및 도 1b는 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도로서, 특히, 플로팅 게이트형 비휘발성 메모리 소자의 소자분리막 형성 과정을 나타낸다.
도 1a에 도시된 바와 같이, 기판(10) 상에 터널절연막(11), 플로팅 게이트용 도전막(12), 패드산화막(13) 및 패드질화막(14)을 차례로 형성한다. 이어서, 패드질화막(14) 상에 하드마스크 패턴(15)을 형성한다.
도 1b에 도시된 바와 같이, 하드마스크 패턴(15)을 식각베리어로 패드질화막(14), 패드산화막(13), 플로팅 게이트용 도전막(12) 및 터널절연막(11)을 식각한 후, 기판(10)을 소정 깊이 식각하여 복수의 소자분리 트렌치들을 형성한다. 이로써, 복수의 소자분리 트렌치들에 의해 활성 영역이 정의된다.
이때, 활성 영역 상에 적층된 터널절연막(11A), 플로팅 게이트용 도전막(12A), 패드산화막(13A), 패드질화막(14A) 및 하드마스크 패턴(15)으로 이루어진 종횡 비(aspect ratio)가 큰 소자분리 패턴이 형성된다.
도 1c에 도시된 바와 같이, 복수의 소자분리 트렌치들이 형성된 결과물 상에 소자분리용 절연막을 형성한 후, 패드질화막(14A)의 표면이 노출될 때까지 소자분리용 절연막을 평탄화하여 소자분리막(16)을 형성한다. 이어서, 패드질화막(14A) 및 패드산화막(13A)을 제거한다.
도 1d에 도시된 바와 같이, 소자분리막(16)을 리세스하여 EFH(Effective Field oxide Height)를 조절한다. 본 도면에서는 리세스된 소자분리막을 도면 부호 "16A"로 나타내었다.
이어서, EFH 조절된 결과물의 전면을 따라 전하차단막(17)을 형성한 후, 콘트롤 게이트용 도전막(18)을 형성한다. 이어서, 콘트롤 게이트용 도전막(18), 전하차단막(17) 및 플로팅 게이트용 도전막(12A)을 식각한다. 이로써, 터널절연막, 플로팅 게이트, 전하차단막 및 콘트롤 게이트로 이루어진 게이트 패턴이 형성된다.
도 2는 종래기술에 따른 비휘발성 메모리 소자 제조 방법에 의해 소자분리 트렌치가 형성된 결과물의 단면도이다.
도 2a에 도시된 바와 같이, 종래기술에 따르면 기판 상에 터널절연막, 플로팅 게이트용 도전막, 패드질화막 및 하드마스크막을 형성한 후, 이들을 식각하여 소자분리 트렌치를 형성한다. 따라서, 폭에 비해 높이가 높은 소자분리 패턴, 즉, 종횡비(aspect ratio)가 큰 소자분리 패턴이 형성되며, 그에 따라, 소자분리 패턴이 기울어지는 문제점이 유발된다(도면 부호 "A" 참조).
한편, 메모리 소자의 집적도가 향상될수록 메모리 셀들의 프로그램 속도를 확보하기 위해 플로팅 게이트의 높이는 증가시키고 활성 영역의 폭은 감소시킨다. 따라서, 소자분리 패턴의 종횡비가 더욱 증가되며, 그에 따라, 전술한 바와 같은 문제점이 더욱 심화된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 소자분리 트렌치 형성을 위한 식각 공정에 의해 형성되는 소자분리 패턴의 높이를 감소시킴으로써 소자분리 패턴의 기울어짐을 방지하는데 적합한 비휘발성 메모리 소자 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에 희생막을 형성하는 단계; 상기 희생막 및 기판을 식각하여 복수의 제1 트렌치들을 형성하는 단계; 상기 복수의 제1 트렌치들이 형성된 상기 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 희생막을 노출시키는 복수의 제2 트렌치들을 형성하는 단계; 상기 복수의 제2 트렌치들 저면에 노출된 상기 희생막을 제거하는 단계; 및 상기 희생막이 제거된 상기 복수의 제2 트렌치들 내에 메모리막을 매립하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 기판 상에 희생막을 형성한 후에 소자분리 트렌치를 형성하므로, 소자분리 패턴의 높이를 감소시킬 수 있다. 따라서, 소자분리 패턴이 기울어지는 문제점을 해소할 수 있다. 또한, 희생막에 의해 터널절연막 및 플로팅 게이트가 형성될 위치를 정의하므로, 플로팅 게이트용 트렌치 형성을 위한 마스크 패턴이 오정렬되더라도 활성영역과 플로팅 게이트의 오버랩 영역을 확보할 수 있다.
도 1a 및 도 1b는 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도이다.
도 2는 종래기술에 따른 비휘발성 메모리 소자 제조 방법에 의해 소자분리 트렌치가 형성된 결과물의 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a 및 도 4c는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(20) 상에 희생막(21)을 형성한다. 희생막(21)은 후속 공정에 의해 플로팅 게이트가 형성될 위치를 정의하기 위한 것으로, 희생막(21)에 의해 활성영역과 플로팅 게이트가 오버랩되는 면적을 확보할 수 있다. 단, 희생막(21)은 플로팅 게이트가 형성될 위치를 정의하기 위한 것이고, 플로팅 게이트의 높이는 후속 공정에서 형성되는 소자분리용 절연막에 의해 결정된다. 따라서, 희생막(21)은 활성영역과 플로팅 게이트의 오버랩 면적을 확보할 수 있을 정도의 두께로 형성되며, 플로팅 게이트의 높이 만큼 두껍게 형성될 필요가 없다.
여기서, 희생막(21)은 산화막, 질화막 또는 산화막과 질화막의 조합으로 형성될 수 있다.
이어서, 희생막(21) 상에 소자분리를 위한 제1 마스크 패턴(22)을 형성한다.
도 3b에 도시된 바와 같이, 제1 마스크 패턴(22)을 식각베리어로 희생막(21)을 식각한 후, 기판(20)을 소정 깊이 식각하여 복수의 소자분리 트렌치들을 형성한다. 이로써, 활성 영역이 정의된다.
이때, 활성 영역 상에는 희생막(21A)만이 형성되어 있으므로, 종래에 비해 종횡 비가 작은 소자분리 패턴이 형성된다.
이어서, 복수의 소자분리 트렌치들이 형성된 기판(20A) 상에 소자분리용 절연막(23)을 형성한다. 이때, 제1마스크 패턴(22)이 소자분리용 절연막(23)과 동종의 물질, 예를 들어, 산화막으로 형성된 경우에는 제1 마스크 패턴(22)을 제거하지 않고 소자분리용 절연막(23)을 형성한다. 만약, 제1 마스크 패턴(22)이 소자분리용 절연막(23)과 이종의 물질로 형성된 경우에는 제1 마스크 패턴(22)을 제거한 후에 소자분리용 절연막(23)을 형성한다.
소자분리용 절연막(23)은 하나 이상의 절연막을 조합하여 형성될 수 있다. 예를 들어, 소자분리용 절연막은 HDP(High Density Plasma) 산화막, PSZ(Poly Silazane)막 및 SOD(Spin on Dielectric)막 중 하나의 막으로 형성되거나 이들의 조합으로 형성될 수 있다.
또한, 소자분리용 절연막(23)은 활성영역의 상부면보다 높게 형성되며, 활성영역의 상부면보다 100 내지 10000Å 높은 높이(D)로 소자분리용 절연막(23)을 형성하는 것이 바람직하다.
소자분리용 절연막(23)의 높이는 다음의 사항을 고려하여 결정되는 것이 바람직하다. 첫째, 후속 플로팅 게이트용 트렌치 형성을 위한 식각 공정에 의해 형성되는 절연막 패턴의 종횡비를 고려하여 절연막 패턴이 기울어지지 않을 정도의 높이로 소자분리용 절연막(23)을 형성한다. 둘째, 플로팅 게이트의 높이를 고려하여 플로팅 게이트 높이 이상의 높이로 소자분리용 절연막(23)을 형성한다. 예를 들어, 플로팅 게이트의 높이보다 0 내지 300Å 높게 소자분리용 절연막(23)을 형성한다.
도 3c에 도시된 바와 같이, 소자분리용 절연막(23) 상에 플로팅 게이트 트렌치 형성을 위한 제2 마스크 패턴(24)을 형성한다. 여기서, 제2 마스크 패턴(24)은 소자분리 영역은 덮으면서 활성 영역은 노출시키는 형태로 형성된다.
이어서, 제2 마스크 패턴(24)을 식각 베리어로 소자분리용 절연막(23)을 식각하여 저면에 희생막(21A)을 노출시키는 복수의 플로팅 게이트용 트렌치들을 형성한다.
이어서, 복수의 플로팅 게이트용 트렌치들 저면에 노출된 희생막(21A)을 제거한다.
도 3d에 도시된 바와 같이, 희생막(21A)이 제거되어 노출된 활성 영역의 기판(20A) 상에 터널절연막(25)을 형성한다. 이어서, 터널절연막(25)이 형성된 복수의 플로팅 게이트용 트렌치들 내에 메모리 막을 매립한다. 본 실시예에서느 플로팅 게이트형 비휘발성 메모리 소자를 제조하는 방법에 관한 것이므로, 복수의 플로팅 게이트용 트렌치들 내에 플로팅 게이트용 도전막(25A)을 매립한다.
도 3e에 도시된 바와 같이, 소자분리용 절연막(23A) 및 플로팅 게이트용 도전막(25A)을 평탄화한다. 이로써, 소자분리 트렌치 내에 매립된 소자분리막(23B)이 형성된다. 여기서, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정으로 수행될 수 있다. 앞서 설명한 바와 같이, 플로팅 게이트의 높이보다 높게 소자분리용 절연막(23A)을 형성한 경우, 평탄화 공정에 의해 최종적인 플로팅 게이트의 높이를 결정하게 된다.
이어서, 소자분리막(23B)을 리세스하여 EFH(Effective Field oxide Height)를 조절한 후, EFH 조절된 결과물의 전면을 따라 전하차단막(26)을 형성한다.
이어서, 전하차단막(26) 상에 콘트롤 게이트용 도전막을 형성한 후, 콘트롤 게이트용 도전막, 전하차단막(26) 및 플로팅 게이트용 도전막(25A)을 식각한다. 이로써, 터널절연막(25), 플로팅 게이트(26A), 전하차단막(27) 및 콘트롤 게이트(28)로 이루어진 게이트 패턴이 형성된다.
전술한 바와 같은 본 발명에 따르면, 소자분리 트렌치 형성시 종횡비가 작은 소자분리 패턴이 형성되므로, 소자분리 패턴이 기울어지는 것을 방지할 수 있다. 특히, 희생막(21)에 의해 활성영역과 플로팅 게이트의 오버랩 면적을 충분히 확보할 수 있고, 플로팅 게이트용 트렌치에 도전막을 매립하여 플로팅 게이트를 형성하므로 필요한 만큼 플로팅 게이트의 높이를 증가시킬 수 있다. 따라서, 메모리 소자의 커플링 비를 증가시켜 메모리 소자의 구동 속도를 개선할 수 있다.
한편, 본 실시예에서는 플로팅 게이트형 비휘발성 메모리 소자를 제조하는 방법에 대해 설명하였으나, 본 발명은 데이터 저장을 위한 메모리 막의 종류에 관계없이 소자분리막을 포함하는 모든 종류의 비휘발성 메모리 소자에 적용 가능하다. 따라서, 질화막 등의 전하트랩막을 메모리 막으로 사용하는 전하트랩형 비휘발성 메모리 소자, 나노 닷을 포함하는 비휘발성 메모리 소자 등에도 적용이 가능하다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도로, 앞서 설명한 도 3c 및 도 3d에 대응되는 도면이다. 특히, 본 실시예에서는 플로팅 게이트용 트렌치 형성을 위한 제2 마스크 패턴이 오정렬 경우에 대해 설명하며, 그 외에 앞서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 4a에 도시된 바와 같이, 플로팅 게이트용 트렌치 형성을 위한 제2 마스크 패턴(24)은 활성 영역을 노출시키도록 형성되는데, 공정 상의 한계에 따라 오정렬(misalign)될 수 있다. 이러한 경우, 플로팅 게이트용 트렌치는 활성 영역과 어긋나게 된다(도면의 점선 참조).
도 4b에 도시된 바와 같이, 제2 마스크 패턴(24)을 식각베리어로 소자분리용 절연막(23)을 식각하여 복수의 플로팅 게이트용 트렌치들(②)을 형성한다. 이어서, 복수의 플로팅 게이트용 트렌치들(②) 저면에 노출된 희생막(21A)을 제거하여 플로티 게이트용 트렌치들(②)을 확장시킨다. 이때, 확장된 영역(①)은 제2 마스크 패턴(28)의 오정렬로 인해 플로팅 게이트용 트렌치(②)와 일체로 연결되지 못하고 엇갈리게 된다.
도 4c에 도시된 바와 같이, 확장된 플로팅 게이트용 트렌치(①,②)에 도전막을 매립하여 플로팅 게이트용 도전막을 형성한다. 이때, 플로팅 게이트용 도전막의 최하단부는 확장된 영역(①)에 의해 활성영역과 완전히 오버랩된다. 따라서, 제2 마스크 패턴(28)이 오정렬되더라도 플로팅 게이트와 활성영역의 오버랩 면적이 감소되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 터널절연막
12: 플로팅 게이트용 도전막 13: 패드산화막
14: 패드질화막 15: 하드마스크 패턴(15)
16: 소자분리막 17: 전하차단막
18: 콘트롤 게이트용 도전막 20: 기판
21: 희생막 22: 제1 마스크 패턴
23: 소자분리용 절연막 24: 터널절연막
25: 플로팅 게이트용 도전막 26: 전하차단막
27: 콘트롤 게이트용 도전막 28: 제2 마스크 패턴

Claims (5)

  1. 기판 상에 희생막을 형성하는 단계;
    상기 희생막 및 기판을 식각하여 복수의 제1 트렌치들을 형성하는 단계;
    상기 복수의 제1 트렌치들이 형성된 상기 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 희생막을 노출시키는 복수의 제2 트렌치들을 형성하는 단계;
    상기 복수의 제2 트렌치들 저면에 노출된 상기 희생막을 제거하는 단계; 및
    상기 희생막이 제거된 상기 복수의 제2 트렌치들 내에 메모리막을 매립하는 단계
    를 포함하는 비휘발성 메모리 소자 제조 방법.
  2. 제1항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 활성 영역의 상부면보다 높게 상기 절연막을 형성하는
    비휘발성 메모리 소자 제조 방법.
  3. 제1항에 있어서,
    상기 복수의 제2 트렌치들을 형성하는 단계는,
    상기 절연막 상에 활성 영역을 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각베리어로 상기 절연막을 식각하는 단계
    를 포함하는 비휘발성 메모리 소자 제조 방법.
  4. 제1항에 있어서,
    상기 복수의 제2 트렌치들 내에 상기 메모리막을 매립하는 단계 후에,
    상기 메모리막 및 상기 절연막을 평탄화하는 단계;
    평탄화된 결과물의 전면을 따라 전하차단막을 형성하는 단계; 및
    상기 전하차단막 상에 게이트용 도전막을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  5. 제1항에 있어서,
    상기 희생막을 형성하는 단계는,
    상기 기판 상에 산화막을 형성하는 단계; 및
    상기 산화막 상에 질화막을 형성하는 단계
    를 포함하는
    비휘발성 메모리 소자 제조 방법.
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