KR20130004726A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 공통 전극과 공통 콘택홀 사이의 저항을 증가시켜, 데이터 라인과 공통 전극이 접속하는 DCS(Data Vcom short) 불량을 쉽게 검출하고 리페어(Repair)할 수 있는 박막 트랜지스터 기판에 관한 것으로, 본 발명의 박막 트랜지스터 기판은, 기판 상에 화소 영역을 정의하게 위해 서로 수직하게 배열되어 화소 영역을 정의하는 게이트 라인과 데이터 라인; 상기 게이트 라인과 평행한 방향으로 형성된 공통 라인과 상기 공통 라인에서 연장 형성되어 화소 영역 가장자리를 따라 폐루프 형상으로 형성되는 공통 패턴; 상기 게이트 라인과 공통 라인의 교차 지점에 형성된 박막 트랜지스터; 상기 박막 트랜지스터를 포함한 상기 기판 전면에 형성된 보호막; 상기 보호막 상에 형성되어 상기 박막 트랜지스터의 드레인 전극과 접속하며, 수평부와 핑거부를 포함하는 화소 전극; 및 상기 화소 전극과 동일층에 형성되며, 상기 보호막을 선택적으로 제거하여 형성된 공통 콘택홀을 통해 상기 공통 라인과 접속하는 공통 전극을 포함하며, 상기 공통 전극은 수평부와 핑거부를 포함하여 이루어져 상기 화소 전극과 교번하여 형성되며, 상기 공통 콘택홀을 통해 상기 공통 라인과 접속되는 시작점으로부터 상기 데이터 라인과 중첩되는 끝점까지 연장 형성된다.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}
본 발명은 박막 트랜지스터 기판에 관한 것으로, 특히, 데이터 라인과 공통 전극이 접속하는 DCS(Data Vcom short) 불량의 검출 및 리페어(Repair)가 쉬운 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정 표시 장치가 가장 많이 사용되고 있다. 액정 표시 장치는 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
액정 표시 장치는 컬러 필터 어레이가 형성된 컬러 필터 기판, 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판 및 컬러 필터 기판과 박막 트랜지스터 기판 사이에 형성된 액정층을 포함하여 이루어진다.
컬러 필터 기판은 컬러 구현을 위한 컬러 필터 및 빛샘 방지를 위한 블랙 매트릭스를 포함하며, 박막 트랜지스터 기판은 데이터 신호가 개별적으로 공급되는 다수의 화소 전극이 매트릭스 형태로 형성된다. 또한, 박막 트랜지스터 기판은 다수의 화소 전극을 개별적으로 구동하기 위한 박막 트랜지스터, 박막 트랜지스터를 제어하는 게이트 라인 및 박막 트랜지스터에 데이터 신호를 공급하는 데이터 라인을 포함한다.
한편, 액정 표시 장치에서 가장 많이 사용되는 대표적인 구동 모드(Mode)는 액정 방향자가 90°트위스트 되도록 배열한 후 전압을 가하여 액정 방향자를 제어하는 TN(Twisted Nematic) 모드와, 한 기판 상에 나란하게 배열된 화소 전극과 공통 전극 간의 수평 전계에 의해 액정이 구동되는 횡전계(In-Plane Switching Mode) 모드 등이 있다.
횡전계 모드는 화소 전극과 공통 전극을 박막 트랜지스터 기판의 개구부에 서로 교번하도록 형성하여, 화소 전극과 공통 전극 사이에 발생하는 횡전계에 의해 액정이 배향되도록 한 것이다.
일반적인 횡전계 모드 박막 트랜지스터 기판의 제조 방법은 게이트 라인, 게이트 전극 및 공통 라인을 형성하는 단계, 액티브층, 데이터 라인 및 소스, 드레인 전극을 형성하는 단계, 소스, 드레인 전극과 데이터 라인 상에 제 1, 제 2 보호막을 형성하는 단계, 제 2 보호막을 선택적으로 제거하여 각각 드레인 전극과 공통 라인에 대응되는 위치의 제 1 보호막을 노출시키고, 노출된 제 1 보호막을 제거하여 화소 콘택홀과 공통 콘택홀을 형성하는 단계 및 제 2 보호막 상에 화소 전극과 공통 전극을 형성하는 단계를 포함한다.
상술한 바와 같이, 공통 라인과 공통 전극은 제 1, 제 2 보호막을 선택적으로 제거하여 형성된 공통 콘택홀을 통해 접속되는데, 제 1 보호막을 선택적으로 제거하기 위해 에칭(Etching) 공정을 수행할 때, 데이터 라인이 노출될 수 있다.
도 1a 내지 도 1d는 데이터 라인이 노출되는 것을 도시하는 공정 단면도이며, 도 2는 DCS(Data Vcom short) 불량이 선 결함으로 발생한 사진이다.
도 1a와 같이, 기판(10) 상에 게이트 라인(미도시)과 공통 라인(미도시)을 형성하고, 게이트 라인(미도시)과 공통 라인(미도시)을 포함한 기판(10) 전면에 게이트 절연막(20)을 형성한다. 그리고, 게이트 절연막(20) 상에 데이터 라인(DL)을 형성하고, 데이터 라인(DL)을 포함한 게이트 절연막(20) 전면에 제 1, 제 2 보호막(50, 60)을 형성하며, 제 2 보호막(60)은 네가티브(Negative)감광성 수지로 형성되어 노광되지 않은 영역은 제거된다.
이 때, 데이터 라인(DL)에 대응되는 제 2 보호막(60) 상에 이물이 위치하면, 이물에 의해 제 2 보호막(60)이 도 1b와 같이 제거되어 홀(60a)이 형성된다. 그리고, 공통 라인(미도시)을 노출시키기 위해 제 1 보호막(50)을 에칭(Etching)할 때, 도 1c와 같이, 데이터 라인(DL)이 노출된다. 따라서, 도 1d와 같이, 일반적인 박막 트랜지스터 기판은 노출된 데이터 라인(DL)과 공통 전극(70)이 접속하는 불량이 발생하여 박막 트랜지스터 기판의 신뢰성이 저하되는 문제점이 발생한다.
특히, 일반적인 박막 트랜지스터 기판은 데이터 라인과 공통 전극이 접속하는 DSC(Date Vcom short) 불량이 발생하면, 공통 전극과 접속된 데이터 라인의 전압 강하로 인해 도 2와 같이 DCS 불량이 선결함으로 발생한다. 따라서, 데이터 라인과 공통 전극이 접속한 정확한 위치를 검출하는 것뿐만 아니라 불량을 리페어(Repair)하는 데에도 많은 어려움이 있다. 특히, 불량 위치를 검출하기 위한 별도의 장비를 구비하여야 하므로 제조 비용이 증가한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 공통 전극의 길이를 늘려 데이터 라인과 공통 전극이 접속하는 DCS(Data Vcom short) 불량의 검출 및 리페어(Repair)가 쉬운 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판은, 기판 상에 화소 영역을 정의하게 위해 서로 수직하게 배열되어 화소 영역을 정의하는 게이트 라인과 데이터 라인; 상기 게이트 라인과 평행한 방향으로 형성된 공통 라인과 상기 공통 라인에서 연장 형성되어 화소 영역 가장자리를 따라 폐루프 형상으로 형성되는 공통 패턴; 상기 게이트 라인과 공통 라인의 교차 지점에 형성된 박막 트랜지스터; 상기 박막 트랜지스터를 포함한 상기 기판 전면에 형성된 보호막; 상기 보호막 상에 형성되어 상기 박막 트랜지스터의 드레인 전극과 접속하며, 수평부와 핑거부를 포함하는 화소 전극; 및 상기 화소 전극과 동일층에 형성되며, 상기 보호막을 선택적으로 제거하여 형성된 공통 콘택홀을 통해 상기 공통 라인과 접속하는 공통 전극을 포함하며, 상기 공통 전극은 수평부와 핑거부를 포함하여 이루어져 상기 화소 전극과 교번하여 형성되며, 상기 공통 콘택홀을 통해 상기 공통 라인과 접속되는 시작점으로부터 상기 데이터 라인과 중첩되는 끝점까지 연장 형성된다.
상기 공통 전극의 수평부는 상기 화소 전극의 수평부와 평행하고, 상기 공통 전극의 핑거부는 상기 화소 전극의 핑거부와 평행하다.
상기 보호막은 감광성 수지로 형성된다.
상기 게이트 라인을 경계로 인접한 화소 영역 간의 공통 라인을 연결하는 공통 라인 연결부를 더 포함한다.
상기 공통 라인 연결부는 상기 보호막 상에 형성되며, 상기 게이트 절연막과 보호막을 선택적으로 제거하여 상기 공통 라인을 노출시키는 콘택홀을 통해 인접한 화소 영역 간의 상기 공통 라인을 연결한다.
또한, 동일 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판의 제조 방법은, 기판 상에 불투명 전도성 물질층을 형성하고 상기 불투명 전도성 물질층을 패터닝하여 게이트 라인, 게이트 전극, 공통 라인 및 공통 라인에서 연장 형성되는 폐루프 형상의 공통 패턴을 형성하는 단계; 상기 게이트 라인, 게이트 전극, 공통 라인 및 공통 패턴을 포함한 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 전극에 대응되는 상기 게이트 절연막 상에 액티브층을 형성하는 단계; 상기 액티브층 상에 상기 게이트 라인과 수직 방향의 데이터 라인을 형성하고, 서로 이격된 소스, 드레인 전극을 형성하는 단계; 상기 소스, 드레인 전극 및 데이터 라인을 포함한 상기 게이트 절연막 전면에 보호막을 형성하는 단계; 상기 게이트 절연막과 보호막을 선택적으로 제거하여 상기 드레인 전극을 노출시키는 화소 콘택홀과, 상기 공통 라인을 노출시키는 공통 콘택홀을 형성하는 단계; 상기 보호막 상에 상기 화소 콘택홀을 통해 드레인 전극과 접속하며 수평부와 핑거부를 포함하는 화소 전극을 형성하는 단계; 및 상기 보호막 상에 상기 공통 콘택홀을 통해 상기 공통 라인과 접속하며 수평부와 핑거부를 포함하여 상기 화소 전극과 교번하는 공통 전극을 형성하는 단계를 포함하며, 상기 공통 전극을 형성하는 단계는 상기 공통 콘택홀을 통해 상기 공통 라인과 접속되는 시작점으로부터 상기 데이터 라인과 중첩되는 끝점까지 연장 형성한다.
상기 보호막을 감광성 수지로 형성한다.
상기 게이트 라인을 경계로 인접한 화소 영역간의 공통 라인을 연결하는 공통 라인 연결부를 형성하는 단계를 더 포함한다.
상기 공통 라인 연결부를 형성하는 단계는 상기 게이트 절연막과 보호막을 선택적으로 제거하여 상기 공통 라인을 노출시키는 연결 콘택홀을 형성하는 단계; 상기 연결 콘택홀을 통해 인접한 화소 영역간의 상기 공통 라인을 연결하는 단계를 포함한다.
상기 공통 라인 연결부는 상기 화소 전극과 동시에 형성한다.
상기와 같은 본 발명의 박막 트랜지스터 기판 및 이의 제조 방법은 데이터 라인과 중첩되는 영역의 공통 전극과 공통 콘택홀 사이의 저항을 증가시켜, 데이터 라인과 공통 전극이 접속하는 DCS(Data Vcom short) 불량이 선 결함이 아닌 점 결함으로 나타난다. 따라서, 불량이 발생한 위치를 쉽게 검출할 수 있으며, 불량을 쉽게 리페어(Repair)하여 박막 트랜지스터 기판의 제조 수율을 개선할 수 있다.
도 1a 내지 도 1d는 데이터 라인이 노출되는 것을 도시하는 공정 단면도.
도 2는 DCS(Data Vcom short) 불량이 선 결함으로 발생한 사진.
도 3a는 본 발명의 박막 트랜지스터 기판의 평면도.
도 3b는 도 3a에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단한 단면도.
도 4는 데이터 라인과 중첩되는 공통 전극과 공통 콘택홀 사이의 저항에 따른 데이터 라인의 전압 강하를 나타낸 그래프.
도 5a 내지 도 5d는 본 발명의 박막 트랜지스터 기판의 공정 평면도.
도 6a 내지 도 6d는 본 발명의 박막 트랜지스터 기판의 공정 단면도.
이하, 본 발명의 박막 트랜지스터 기판을 설명하면 다음과 같다.
도 3a는 본 발명의 박막 트랜지스터 기판의 평면도이며, 도 3b는 도 3a에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단한 단면도이다. 그리고, 도 4는 데이터 라인과 중첩되는 공통 전극과 공통 콘택홀 사이의 저항에 따른 데이터 라인의 전압 강하를 나타낸 그래프이다.
도 3a와 3b를 참조하면, 본 발명의 박막 트랜지스터 기판은, 투명한 절연 기판(200) 상에 일 방향으로 형성된 게이트 라인(GL), 게이트 전극(210a) 및 게이트 라인(GL)과 평행한 방향으로 형성된 공통 라인(CL)을 포함한다. 그리고, 게이트 라인(GL)과 수직하게 교차하는 데이터 라인(DL)이 형성되며, 게이트 라인(GL)과 데이터 라인(DL)이 교차하여 화소 영역이 정의된다.
이 때, 게이트 전극(210a)은 게이트 라인(GL)의 일측에서 돌출 형성될 수도 있으나, 도면에서는 게이트 전극(210a)이 게이트 라인(GL)의 일부 영역으로 정의되는 것을 도시하였다. 그리고, 공통 라인(CL)은 데이터 라인(DL)의 신호가 화소 영역에 영향을 미치는 것을 방지하기 위해, 공통 라인(CL)에서 연장 형성되어 화소 영역 가장자리를 따라 폐루프 형상으로 형성되는 공통 패턴(210b)을 포함한다.
게이트 라인(GL) 상에는 박막 트랜지스터가 형성되며, 박막 트랜지스터는 게이트 라인(GL)에 공급되는 스캔 신호에 응답하여 데이터 라인(DL)에 공급되는 화소 신호가 화소 전극(270a)에 충전되어 유지되게 한다. 이를 위해 박막 트랜지스터는 게이트 라인(GL)과 접속된 게이트 전극(210a), 데이터 라인(DL)과 접속된 소스 전극(240a), 화소 전극(270)과 접속된 드레인 전극(240b), 게이트 전극(210a)과 게이트 절연막(220)을 사이에 두고 중첩되며, 소스 전극(240a) 및 드레인 전극(240b) 사이에 채널을 형성하는 반도체층(230a), 소스 전극(240a) 및 드레인 전극(240b)과 반도체층(230a)과의 오믹 접촉을 위한 오믹 접촉층(230b)을 포함하여 이루어진다.
소스 전극(240a)은 데이터 라인(DL)과 접속되어 데이터 라인(DL)의 화소 신호를 공급받는다. 그리고, 드레인 전극(240b)은 공통 라인(CL)까지 연장 형성되며, 반도체층(230a)의 채널을 사이에 두고 소스 전극(240a)과 마주하도록 형성되어 데이터 라인(DL)으로부터의 화소 신호를 화소 전극(270a)에 공급한다.
반도체층(230a)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 형성된 게이트 절연막(220)을 사이에 두고 게이트 전극(210a)과 중첩된다. 반도체층(230a) 상에 형성된 오믹 콘택층(230b)은 소스, 드레인 전극(240a, 240b)과 반도체층(230a) 사이의 전기 접촉 저항을 감소시키는 역할을 한다. 그리고, 소스, 드레인 전극(240a, 240b)의 이격된 구간에 대응되는 오믹 콘택층(230b)영역이 제거되어 채널이 형성된다.
제 2 보호막(260)은 노광되지 않은 영역이 제거되는 네가티브(Negative)형 감광성 수지 또는 노광된 영역이 제거되는 포지티브(Positive)형 감광성 수지로 형성된다. 감광성 수지는 유전율이 낮아 공통 전극(280b)과 데이터 라인(DL)이 중첩되어 야기되는 기생 용량이 줄어든다.
네가티브형 감광성 수지는 아크릴(Acryl) 계열, 벤조시클로부탄(BenzoCycloButane; BCB) 및 폴리이미드(Polyimide)와 같은 수지에 네거티브형 감광제를 혼입하여 형성된다. 특히, 네가티브형 감광성 수지로 제 2 보호막(260)을 형성할 경우, 포지티브형 감광성 수지에 비해 광 투과율을 향상시켜 고휘도를 달성할 수 있다.
그리고, 제 2 보호막(260) 상에 형성된 화소 전극(270)과 공통 전극(280)은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide: ITZO) 등과 같은 투명 전도성 물질층으로 형성된다.
화소 전극(270)은 제 1, 제 2 보호막(250, 260)을 선택적으로 제거하여 드레인 전극(240b)을 노출시키는 화소 콘택홀(260a)을 통해 드레인 전극(240b)과 전기적으로 접속한다. 그리고, 공통 전극(280)은 게이트 절연막(220), 제 1, 제 2 보호막(250, 260)을 선택적으로 제거하여 공통 패턴(210b)을 노출시키는 공통 콘택홀(260b)을 통해 공통 패턴(210b)과 전기적으로 접속한다.
구체적으로, 화소 전극(270)은 게이트 라인(GL)과 평행한 방향의 수평부(270a)와, 수평부(270a) 사이에 형성되며 수평부(270a)에서 분기된 핑거부(270b)를 포함한다. 그리고, 공통 전극(280) 또한 수평부(280a)와 핑거부(280b)를 포함하여 이루어져, 화소 전극(270)과 교번하여 형성된다. 이 때, 공통 전극(280)의 수평부(280a)는 화소 전극(270)의 수평부(270a)와 평행하고, 공통 전극(280)의 핑거부(280b) 역시 화소 전극(270)의 핑거부(270b)와 평행하다.
특히, 공통 전극(280)은 공통 콘택홀(260b)을 통해 공통 라인(CL)에서 연장된 공통 패턴(210b)과 접속되는 공통 전극(280)의 시작점으로부터 데이터 라인(DL)과 중첩되는 공통 전극(280)의 끝점까지 연장 형성된다. 따라서, 공통 콘택홀(260b)과 데이터 라인(DL)과 중첩되는 공통 전극(280) 사이의 저항이 증가하여, 데이터 라인(DL) 상에서 공통 전극(280)과 데이터 라인(DL)이 접속하는 DCS 불량이 발생하여도 데이터 라인(DL)의 전압 강하가 일어나지 않는다.
구체적으로, 일반적인 박막 트랜지스터 기판은 상술한 바와 같이, 데이터 라인과 공통 전극이 접속하는 DSC(Data Vcom short) 불량이 발생하면, 공통 전극과 접속된 데이터 라인의 전압 강하로 인해 DCS 불량이 선결함으로 발생한다. 따라서, 데이터 라인과 공통 전극이 접속한 정확한 위치를 검출하는 것뿐만 아니라 불량을 리페어(Repair)하는 데에도 많은 어려움이 있다. 그리고, 불량 위치를 검출하기 위한 별도의 장비를 구비하여야 하므로 제조 비용이 증가한다.
그러나, 본 발명의 박막 트랜지스터 기판의 공통 전극(280)이 공통 콘택홀(260b)부터 데이터 라인(DL)과 중첩되는 영역까지 길게 연장 형성함으로써, 데이터 라인(DL)과 중첩되는 영역과 공통 콘택홀(260b)과 데이터 라인(DL)과 중첩되는 공통 전극(280) 사이의 저항이 증가한다. 따라서, 데이터 라인(DL) 상에서 공통 전극(280)과 데이터 라인(DL)이 접속하는 DCS 불량이 발생하여도 데이터 라인(DL)의 전압 강하가 일어나지 않는다.
도 4를 참조하면, 공통 전극과 데이터 라인이 접속하는 DCS(Data Vcom short) 불량이 발생하였을 때, DCS 불량이 발생한 위치와 공통 콘택홀 사이의 저항이 클수록 큰 폭으로 데이터 라인의 전압 강하가 발생한다. 예를 들어, DCS 불량이 발생한 위치와 공통 콘택홀 사이의 저항이 0.1KΩ인 경우에는 데이터 라인의 전압이 약 7.5로 작아지나, DCS 불량이 발생한 위치와 공통 콘택홀 사이의 저항이 0.1MΩ인 경우에는 데이터 라인의 전압이 거의 변하지 않는다.
따라서, 상기와 같은 본 발명의 박막 트랜지스터 기판은, DCS 불량이 발생하여도 데이터 라인의 전압 강하가 발생하지 않으므로, DCS 불량이 선 결함으로 발생하지 않고 DCS 불량이 발생한 화소 영역만 불량으로 나타나는 점 결함이 발생하므로, 정확한 위치를 검출할 수 있으며, 불량을 리페어하기 쉽다.
그리고, 게이트 패드(GP)는 게이트 드라이버(미도시)로부터 스캔 신호를 게이트 라인(GL)에 공급한다. 게이트 패드(GP)는 게이트 라인(GL)과 접속된 게이트 패드 하부 전극(210c)과, 게이트 절연막(220)과 제 1, 제 2 보호막(250, 260, 80)을 관통하는 게이트 콘택홀(260c)을 통해 게이트 패드 하부 전극(210c)과 접속된 게이트 패드 상부 전극(290a)을 포함한다.
또한, 데이터 패드(DP)는 데이터 드라이버(미도시)로부터의 화소 신호를 데이터 라인(DL)에 공급한다. 데이터 패드(DP)는 데이터 라인(GL)과 접속된 데이터 패드 하부 전극(240c)과, 제 1, 제 2 보호막(250, 260)을 관통하는 데이터 콘택홀(260d)을 통해 데이터 패드 하부 전극(240c)과 접속된 데이터 패드 상부 전극(290b)을 포함한다.
특히, 도면에서는 데이터 패드 하부 전극(240c)이 데이터 라인(DL)과 동일 층에 형성된 것을 도시하였으나, 데이터 패드 하부 전극(240c)은 게이트 라인(GL)과 동일 층에 형성될 수 있으며, 이 경우에는 데이터 패드 하부 전극(240c)과 데이터 라인(DL)을 전기적으로 접속시키기 위한 링크부를 더 형성할 수도 있다.
한편, 본 발명의 공통 라인(CL)은 공통 라인 연결부(290c)를 통해 게이트 라인(GL)을 경계로 인접한 화소 영역의 공통 라인(CL)과 전기적으로 접속된다. 구체적으로, 공통 라인 연결부(290c)는 게이트 절연막(220)과 제 1, 제 2 보호막(250, 260)을 선택적으로 제거하여 공통 라인(CL)을 노출시키는 연결 콘택홀(260e)을 통해 인접한 화소 영역간의 공통 라인(CL)을 연결하며, 공통 라인 연결부(260e)는 화소 전극(270)과 동일한 물질로 형성되는 것이 바람직하다.
이하, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.
도 5a 내지 도 5d는 본 발명의 박막 트랜지스터 기판의 공정 평면도이며, 도 6a 내지 도 6d는 본 발명의 박막 트랜지스터 기판의 공정 단면도이다.
먼저, 도 5a와 도 6a를 참조하면, 기판(200) 상에 스퍼터링(Sputtering) 방법 등의 증착 방법으로 불투명 전도성 물질층을 형성하고, 이를 패터닝하여 게이트 전극(210a), 게이트 라인(GL) 및 게이트 패드 하부 전극(210c)을 형성한다. 그리고, 게이트 라인(GL)과 평행한 방향으로 형성된 공통 라인(CL)을 형성한다.
불투명 전도성 물질층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조이거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.
그리고, 게이트 전극(210a)은 게이트 라인(GL)의 일측에서 돌출 형성될 수도 있으나, 도면에서는 게이트 전극(210a)이 게이트 라인(GL)의 일부 영역으로 정의되는 것을 도시하였다. 그리고, 공통 라인(CL)은 공통 라인(CL)에서 연장 형성되어 화소 영역 가장자리를 따라 폐루프 형상으로 형성되는 공통 패턴(210b)을 포함한다. 이는 후술할 데이터 라인(DL)의 신호가 화소 영역에 영향을 미치는 것을 방지하기 위한 것이다.
게이트 라인(GL), 게이트 전극(210a), 게이트 패드 하부 전극(210c), 공통 라인(CL) 및 공통 패턴(210b)을 포함한 기판(200) 전면에 게이트 절연막(220)을 형성한다.
도 5b와 6b를 참조하면, 게이트 전극(210a)에 대응되는 게이트 절연막(220) 상에 반도체층(230a)과 오믹 콘택층(230b)이 차례로 적층된 구조의 액티브층(230)을 형성한다. 그리고, 액티브층(230)을 포함한 게이트 절연막(220) 상에 스퍼터링 방법 등의 증착 방법으로 불투명 전도성 물질층을 형성한다. 불투명 전도성 물질층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조이거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.
그리고, 불투명 전도성 물질층을 패터닝하여 데이터 라인(DL), 일정 간격 이격된 소스, 드레인 전극(240a, 240b) 및 데이터 패드 하부 전극(240c)을 형성하고, 소스, 드레인 전극(240a, 240b) 사이의 이격된 구간에 노출된 오믹 콘택층(230b)을 제거하여 채널을 형성한다.
한편, 도면에서는 데이터 패드 하부 전극(240c)이 데이터 라인(DL)과 동일 층에 형성된 것을 도시하였으나, 데이터 패드 하부 전극(240c)은 게이트 라인(GL)과 동일 층에 형성될 수 있으며, 이 경우에는 데이터 패드 하부 전극(240c)과 데이터 라인(DL)을 전기적으로 접속시키기 위한 링크부를 더 형성할 수도 있다.
도 5c와 도 6c를 참조하면, 소스, 드레인 전극(240a, 240b) 및 데이터 라인(DL)을 포함한 게이트 절연막(220) 전면에 제 1, 제 2 보호막(250, 260)을 형성한다. 그리고, 제 1, 제 2 보호막(250, 260)을 선택적으로 제거하여 각각 드레인 전극(240b), 공통 패턴(210b), 게이트 패드 하부 전극(210c) 및 데이터 패드 하부 전극(240c)에 대응되는 제 1 보호막(250)을 노출시키는 화소 콘택홀(260a), 공통 콘택홀(260b), 게이트 콘택홀(260c) 및 데이터 콘택홀(260d)을 형성한다.
특히, 제 2 보호막(260)은 노광되지 않은 영역이 제거되는 네가티브(Negative)형 감광성 수지 또는 노광된 영역이 제거되는 포지티브(Positive)형 감광성 수지로 형성한다. 도면에서는 네가티브형 감광성 수지로 제 2 보호막(260)을 형성한 것을 도시하였다.
따라서, 제거하고자 하는 영역에 대응되는 영역에만 차단부를 갖는 마스크를 이용한 노광 공정으로 제 2 보호막(260)을 선택적으로 제거할 수 있으며, 제 2 보호막(260)을 포지티브형 감광성 수지로 형성하였을 경우, 제거하고자 하는 영역에 대응되는 영역에만 투과부를 갖는 마스크를 이용하여 제 2 보호막(260)을 선택적으로 제거할 수 있다.
그리고, 노출된 제 1 보호막(250)을 제거하여 드레인 전극(240b)과 게이트 패드 하부 전극(210c)을 노출시키고, 노출된 제 1 보호막(250)과 게이트 절연막(220)을 차례로 제거하여 공통 패턴(210b), 및 데이터 패드 하부 전극(240c)을 노출시킨다. 특히, 게이트 라인(GL)을 경계로 인접한 공통 라인(CL)을 전기적으로 접속시키기 위해, 게이트 절연막(220), 제 1, 제 2 보호막(250, 260)을 선택적으로 제거하여 형성된 연결 콘택홀(260e)을 통해 공통 라인(CL)을 노출시킬 수 있다.
이어, 도 5d와 도 6d와 같이, 제 2 보호막(260) 상에 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide: ITZO) 등과 같은 투명 도전 물질층을 형성하고, 이를 패터닝하여 화소 전극(270), 공통 전극(280), 게이트 패드 상부 전극(290a) 및 데이터 패드 상부 전극(290b)을 형성한다.
동시에, 연결 콘택홀(260e)을 통해 게이트 라인(GL)을 경계로 인접한 화소 영역의 공통 라인(CL)을 접속시키는 공통 라인 연결부(290c)를 형성한다. 공통 라인 연결부(290c) 역시 화소 전극(270)과 같이 투명 도전 물질층으로 형성된다.
화소 전극(270)은 화소 콘택홀(260a)을 통해 드레인 전극(240b)과 전기적으로 접속하며, 게이트 라인(GL)과 평행한 방향의 수평부(270a)와, 수평부(270a) 사이에 형성되며 수평부(270a)에서 분기된 핑거부(270b)를 포함한다. 그리고, 공통 전극(280)은 공통 콘택홀(260b)을 통해 공통 라인(CL)에서 연장된 공통 패턴(210b)과 전기적으로 접속하며, 수평부(280a)와 핑거부(280b)를 포함하여 이루어져, 화소 전극(270)과 교번하여 형성된다. 이 때, 공통 전극(280)의 수평부(280a)는 화소 전극(270)의 수평부(270a)와 평행하고, 공통 전극(280)의 핑거부(280b) 역시 화소 전극(270)의 핑거부(270b)와 평행하다.
특히, 공통 전극(280)은 공통 콘택홀(260b)을 통해 공통 라인(CL)에서 연장된 공통 패턴(210b)과 접속되는 공통 전극(280)의 시작점으로부터 데이터 라인(DL)과 중첩되는 공통 전극(280)의 끝점까지 연장 형성된다. 따라서, 공통 콘택홀(260b)과 데이터 라인(DL)과 중첩되는 공통 전극(280) 사이의 저항이 증가하여 데이터 라인(DL) 상에서 공통 전극(280)과 데이터 라인(DL)이 접속하는 DCS(Data Vcom short) 불량이 발생하여도 데이터 라인(DL)의 전압 강하가 일어나지 않는다.
그리고, 게이트 콘택홀(260c)을 통해 노출된 게이트 패드 하부 전극(210c)과 전기적으로 접속하는 게이트 패드 상부 전극(290a)을 형성하고, 데이터 콘택홀(260d)을 통해 노출된 데이터 패드 하부 전극(240c)과 전기적으로 접속하는 데이터 패드 상부 전극(290b)을 형성한다.
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
CL: 공통 라인 DL: 데이터 라인
GL: 게이트 라인 200: 기판
210a: 게이트 전극 210b: 공통 패턴
210c: 게이트 패드 하부 전극 220: 게이트 절연막
230: 액티브층 230a: 반도체층
30b: 오믹콘택층 240a: 소스 전극
240b: 드레인 전극 240c: 데이터 패드 하부 전극
250: 제 1 보호막 260: 제 2 보호막
260a: 화소 콘택홀 260b: 공통 콘택홀
260c: 게이트 콘택홀 260d: 데이터 콘택홀
260e: 연결 콘택홀 270: 화소 전극
280: 공통 전극 290a: 게이트 패드 상부 전극
290b: 데이터 패드 상부 전극 290c: 공통 라인 연결부

Claims (10)

  1. 기판 상에 화소 영역을 정의하게 위해 서로 수직하게 배열되어 화소 영역을 정의하는 게이트 라인과 데이터 라인;
    상기 게이트 라인과 평행한 방향으로 형성된 공통 라인과 상기 공통 라인에서 연장 형성되어 화소 영역 가장자리를 따라 폐루프 형상으로 형성되는 공통 패턴;
    상기 게이트 라인과 공통 라인의 교차 지점에 형성된 박막 트랜지스터;
    상기 박막 트랜지스터를 포함한 상기 기판 전면에 형성된 보호막;
    상기 보호막 상에 형성되어 상기 박막 트랜지스터의 드레인 전극과 접속하며, 수평부와 핑거부를 포함하는 화소 전극; 및
    상기 화소 전극과 동일층에 형성되며, 상기 보호막을 선택적으로 제거하여 형성된 공통 콘택홀을 통해 상기 공통 라인과 접속하는 공통 전극을 포함하며,
    상기 공통 전극은 수평부와 핑거부를 포함하여 이루어져 상기 화소 전극과 교번하여 형성되며, 상기 공통 콘택홀을 통해 상기 공통 라인과 접속되는 시작점으로부터 상기 데이터 라인과 중첩되는 끝점까지 연장 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 공통 전극의 수평부는 상기 화소 전극의 수평부와 평행하고, 상기 공통 전극의 핑거부는 상기 화소 전극의 핑거부와 평행한 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 보호막은 감광성 수지로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 게이트 라인을 경계로 인접한 화소 영역 간의 공통 라인을 연결하는 공통 라인 연결부를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 공통 라인 연결부는 상기 보호막 상에 형성되며, 상기 게이트 절연막과 보호막을 선택적으로 제거하여 상기 공통 라인을 노출시키는 콘택홀을 통해 인접한 화소 영역 간의 상기 공통 라인을 연결하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 기판 상에 불투명 전도성 물질층을 형성하고 상기 불투명 전도성 물질층을 패터닝하여 게이트 라인, 게이트 전극, 공통 라인 및 공통 라인에서 연장 형성되는 폐루프 형상의 공통 패턴을 형성하는 단계;
    상기 게이트 라인, 게이트 전극, 공통 라인 및 공통 패턴을 포함한 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 전극에 대응되는 상기 게이트 절연막 상에 액티브층을 형성하는 단계;
    상기 액티브층 상에 상기 게이트 라인과 수직 방향의 데이터 라인을 형성하고, 서로 이격된 소스, 드레인 전극을 형성하는 단계;
    상기 소스, 드레인 전극 및 데이터 라인을 포함한 상기 게이트 절연막 전면에 보호막을 형성하는 단계;
    상기 게이트 절연막과 보호막을 선택적으로 제거하여 상기 드레인 전극을 노출시키는 화소 콘택홀과, 상기 공통 라인을 노출시키는 공통 콘택홀을 형성하는 단계;
    상기 보호막 상에 상기 화소 콘택홀을 통해 드레인 전극과 접속하며 수평부와 핑거부를 포함하는 화소 전극을 형성하는 단계; 및
    상기 보호막 상에 상기 공통 콘택홀을 통해 상기 공통 라인과 접속하며 수평부와 핑거부를 포함하여 상기 화소 전극과 교번하는 공통 전극을 형성하는 단계를 포함하며,
    상기 공통 전극을 형성하는 단계는 상기 공통 콘택홀을 통해 상기 공통 라인과 접속되는 시작점으로부터 상기 데이터 라인과 중첩되는 끝점까지 연장 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 보호막을 감광성 수지로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  8. 제 6 항에 있어서,
    상기 게이트 라인을 경계로 인접한 화소 영역간의 공통 라인을 연결하는 공통 라인 연결부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 공통 라인 연결부를 형성하는 단계는 상기 게이트 절연막과 보호막을 선택적으로 제거하여 상기 공통 라인을 노출시키는 연결 콘택홀을 형성하는 단계;
    상기 연결 콘택홀을 통해 인접한 화소 영역 간의 상기 공통 라인을 연결하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  10. 제 8 항에 있어서,
    상기 공통 라인 연결부는 상기 화소 전극과 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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