KR20120011671A - 액정표시장치와 그 리페어 방법 - Google Patents

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Abstract

본 발명은 아일랜드 패턴을 포함한 액정표시장치에 관한 것으로, 서로 교차하는 데이터라인들과 게이트라인들; 상기 데이터라인들과 게이트라인들의 교차부에 형성된 TFT들; 상기 TFT들과 연결되는 화소전극들; 및 상기 게이트라인들과 상기 데이터라인들의 교차부에 형성되는 아일랜드 패턴들을 포함한다. 상기 아일랜드 패턴은 상기 데이터라인들 중 어느 하나와 중첩된다.

Description

액정표시장치와 그 리페어 방법{LIQUID CRYSTAL DISPLAY AND METHOD OF REPAIRING THE SAME}
본 발명은 아일랜드 패턴(Island pattern)을 포함한 액정표시장치와 그 도트 인버젼 제어방법에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 음극선관을 빠르게 대체하고 있다. 액정표시장치는 상하부의 투명 기판들 이방성 유전율을 갖는 액정층을 형성하고, 비디오 데이터에 따라 액정층에 형성되는 전계의 세기를 조정하여 액정 물질의 분자 배열을 변경시켜원하는 화상을 표시한다.
액정표시장치의 제조 공정은 액정표시패널의 기판 세정, 기판 패터닝 공정, 배향막형성/러빙 공정, 기판 합착 및 액정 적하 공정, 구동회로 실장 공정, 검사 공정, 리페어 공정, 액정모듈의 조립공정 등을 포함한다.
기판세정 공정은 액정표시패널의 상부 유리기판과 하부 유리기판 표면에 오염된 이물질을 세정액으로 제거한다. 기판 패터닝 공정은 하부 유리기판에 데이터라인 및 게이트라인을 포함한 신호배선, TFT, 화소전극 등의 각종 박막 재료를 형성하고 패터닝하는 공정과, 상부 유리기판 상에 블랙 매트릭스, 컬러필터, 및 공통전극 등의 각종 박막 재료를 형성하고 패터닝하는 공정을 포함한다. 배향막형성/러빙 공정은 유리기판들 상에 배향막을 도포하고 그 배향막을 러빙포로 러빙하거나 광배향 처리한다. 이러한 일련의 공정을 거쳐 액정표시패널의 하부 유리기판에는 비디오 데이터전압이 공급되는 데이터라인들, 그 데이터라인들과 교차되고 스캔신호 즉, 게이트펄스가 순차적으로 공급되는 게이트라인들, 데이터라인들과 게이트라인들의 교차부에 형성된 TFT들, TFT들에 1 : 1로 접속된 액정셀의 화소전극들 및 스토리지 커패시터(Storage Capacitor) 등을 포함한 TFT 어레이가 형성된다. 액정표시패널의 상부 유리기판에는 블랙매트릭스, 컬러필터 및 공통전극 등을 포함한 컬러필터 어레이가 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성된다. 상부 유리기판과 하부 유리기판 각각에는 편광판과, 그 위에 편광판, 보호필름 등이 부착된다.
기판 합착 및 액정 적하 공정은 액정표시패널의 상부 및 하부 유리기판 중 어느 하나에 실런트를 드로잉하고 다른 기판에 액정을 적하(Dropping)한다.
구동회로 실장공정은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정을 이용하여 데이터 구동회로의 집적회로(Integrated Circuit, IC)를 액정표시패널의 하부 유리기판 상에 실장한다. 게이트 구동회로 IC는 TFT 어레이와 함께 액정표시패널의 하부 유리기판 상에 직접 형성되거나, 구동 회로 실장공정에서 TAB 공정으로 하부 유리기판 상에 부착될 수도 있다. 구동회로 실장공정은 구동회로 IC들과 PCB(printed circuit board)를 FPC(Flexible Printed Circuitboard) 또는 FFC(Flexible Flat Cable)로 연결한다.
이와 같은 제조 공정에서, 게이트라인이나 데이터라인의 단선 또는 단락 불량, TFT 불량, 화소전극 불량 등 다양한 형태의 불량이 발생할 수 있다. 불량은 형태에 따라 점 결함(dot defect), 선 결함(line defect) 또는 표시얼룩 등으로 나뉘어질 수 있다. 점 결함은 주로 TFT나 화소전극 불량으로 인하여 발생된다.
검사 공정은 구동회로 IC들에 대한 검사, TFT 어레이 기판에 형성된 데이터라인과 게이트라인 등의 배선 검사, 화소전극이 형성된 후에 실시되는 검사, 기판 합착 및 액정 적하 공정 후에 실시되는 전기적 검사, 점등 검사 등을 포함하여 상기 결함들을 발견한다. 결함 발생을 능동적으로 대처하기 위한 방법으로 리던던시(redundancy) 및 리페어(repair) 가능한 설계를 TFT 어레이 기판에 적용하고 있다. 리던던시 설계의 예로서, 불량으로 판정된 TFT를 대신하기 위해 하나의 화소에 복수 개의 TFT를 더 배치하는 방법이 있으며, 게이트라인이나 데이터라인이 단선되었을 경우에; 그 배선을 연결하기 위한 리던던시 패턴을 게이트라인이나 데이터라인과 중첩되게 형성하는 방법이 있다. 결함 정도가 심하고, 불량 화소의 개수가 기준치 이상인 경우에는 리페어 공정을 수행하지 않고, 불량 화소의 수가 기준치 이내인 경우에는 리페어 공정이 진행된다. 리페어 공정은 검사 공정에 의해 발견된 점 불량이나 선 불량을 수선한다.
전술한 일련의 공정을 거쳐 완성된 액정표시패널이 완성되면, 액정모듈의 조립공정은 가이드/케이스 부재를 이용하여 액정표시패널의 아래에 백라이트 유닛을 조립한다.
점 결함을 용이하게 암점화하기 위하여, 데이터라인들과의 교차부에서 게이트라인들 각각을 2 중 구조의 리던던시 설계를 적용하는 방안이 있다. 이 경우에, 게이트라인 및 TFT의 게이트전극을 포함한 게이트 금속과, 데이터라인 및 TFT의 소스/드레인전극을 포함한 데이터 금속의 중첩 면적이 커져 게이트-데이터간 기생 용량(Cgd)가 커진다. 그 결과, 기생용량의 증가로 인하여 데이터 부하(data load) 증가와 개구율이 감소한다.
본 발명은 점 결함의 암점화가 용이하고 게이트-데이터간 기생 용량을 줄이고 개구율을 크게 할 수 있는 액정표시장치와 그 리페어 방법을 제공한다.
본 발명의 액정표시장치는 서로 교차하는 데이터라인들과 게이트라인들; 상기 데이터라인들과 게이트라인들의 교차부에 형성된 TFT들; 상기 TFT들과 연결되는 화소전극들; 및 상기 게이트라인들과 상기 데이터라인들의 교차부에 형성되는 아일랜드 패턴들을 포함한다. 상기 아일랜드 패턴은 상기 데이터라인들 중 어느 하나와 중첩된다.
상기 액정표시장치의 리페어 방법은 상기 게이트라인들과 상기 데이터라인들의 교차부에 아일랜드 패턴들을 형성하는 단계; 검사 공정을 통해 점 결함을 판정하는 단계; 상기 점 결함 화소 내의 TFT와 상기 게이트라인의 연결 부분과, 상기 점 결함 화소 내의 TFT와 화소전극의 연결 부분을 단선시키는 단계; 레이저-CVD 공정을 이용하여 상기 게이트라인의 단선 부분의 양측을 상기 아일랜드 패턴의 양측과 중첩되는 금속패턴들을 형성하는 단계; 및 레이저 웰딩 공정으로 상기 게이트라인의 단선 부분의 양측을 상기 아일랜드 패턴의 양측과 연결시키는 단계를 포함한다.
본 발명은 표시라인들 사이에서 이웃하는 한 쌍의 게이트라인들 사이에 아일랜드 패턴을 형성하고 그 아일랜드 패턴을 이용하여 점 결함을 암점화하고 단선된 게이트라인들을 수선할 수 있다. 그 결과, 본 발명은 점 결함의 암점화가 용이하며, 게이트-데이터간 기생 용량을 줄이고 개구율을 크게 할 수 있다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 화소 어레이 일부를 보여 주는 등가 회로도이다.
도 2는 도 1에서 제2 데이터라인과, 제4 및 제5 게이트라인들의 교차부를 상세히 보여 주는 평면도이다.
도 3은 도 2에서 선 "Ⅰ-Ⅰ'"을 따라 절취한 TFT 어레이 기판의 단면도이다.
도 4는 제3 TFT와 제4 게이트라인을 단선시키는 공정을 보여 주는 도면이다.
도 5는 제4 게이트라인과 아일랜드 패턴을 연결시키는 레이저-CVD 공정을 보여 주는 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 본 발명에서 적용 가능한 액정 모드는 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식 혹은, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식이 적용될 수 있고, 이 이외에도 현재 알려진 모든 액정 모드가 적용 가능하다.
본 발명의 액정표시장치에서, 액정표시패널은 TFT 어레이 기판, 컬러필터 어레이 기판, 및 그 기판들 사이에 형성된 액정층을 포함한다. 액정표시패널은 도 1과 같은 화소 어레이에 비디오 데이터를 표시한다.
도 1을 참조하면, 본 발명의 액정표시장치는 데이터라인들(D1~D4), 게이트라인들(G1~G8), 데이터라인들(D1~D4)과 게이트라인들(G1~G8)의 교차부에 형성된 TFT들, TFT들(T1~T4)과 1 : 1로 연결되는 화소전극들(PXL)을 포함한다. 도시하지 않은 데이터 구동회로는 디지털 비디오 데이터를 정극성/부극성 감마보상전압으로 변환하여 데이터전압을 생성하고, 그 데이터전압을 데이터라인들(D1~D4)에 공급한다. 도시하지 않은 게이트 구동회로는 게이트라인들(G1~G8)에 게이트펄스(또는 스캔펄스)를 순차적으로 공급한다. 화소 어레이의 표시라인들(LINE#1~LINE#4) 사이에는 게이트펄스들이 순차적으로 공급되는 한 쌍의 게이트라인들이 배치된다. 도 1에서, "R"은 적색 데이터를 표시하기 위한 적색 서브픽셀의 액정셀이고, "G"는 녹색 데이터를 표시하기 위한 녹색 서브픽셀의 액정셀이다. "B"는 청색 데이터를 표시하기 위한 청색 서브픽셀의 액정셀이다. 좌우로 이웃하는 액정셀들은 TFT(T1~T4)를 경유하여 동일한 데이터라인에 접속되고, 그 데이터라인으로부터 순차적으로 공급되는 데이터전압들을 충전한다. 따라서, 본 발명은 일반적으로 화소 어레이 구조에 비하여 동일 해상도에서 필요한 데이터라인들의 개수와 데이터 구동회로를 줄일 수 있다.
제1 표시라인(LINE#1)에서 제1 데이터라인(D1)의 좌우측에 배치된 2 개의 액정셀들을 제1 및 제2 액정셀들로, 제2 표시라인(LINE#2)에서 제2 데이터라인(D2)의 좌측에 배치된 액정셀을 제3 액정셀로, 제3 표시라인(LINE#3)에서 제2 데이터라인(D2)의 우측에 배치된 액정셀을 제4 액정셀로 정의하여 본 발명의 화소 어레이 구조에 대하여 설명하기로 한다. 제1 TFT(T1)는 제1 게이트라인(G1)으로부터의 제1 게이트펄스에 응답하여 제1 데이터라인(D1)으로부터의 데이터전압을 제1 액정셀의 화소전극(PXL)에 공급한다. 제1 TFT(T1)의 게이트전극은 제1 게이트라인(G1)에 접속되고, 드레인전극은 제1 데이터라인(D1)에 접속된다. 제1 TFT(T1)의 소스전극은 제1 액정셀의 화소전극(PXL)에 접속된다. 제2 게이트펄스는 제1 게이트펄스에 이어서 발생되어 제2 TFT(T2)를 턴-온시킨다. 제2 TFT(T2)는 제2 게이트라인(G2)로부터의 제2 게이트펄스에 응답하여 제1 데이터라인(D1)으로부터의 데이터전압을 제2 액정셀의 화소전극(PXL)에 공급한다. 제2 TFT(T2)의 게이트전극은 제2 게이트라인(G2)에 접속되고, 드레인전극은 제1 데이터라인(D1)에 접속된다. 제2 TFT(T2)의 소스전극은 제2 액정셀의 화소전극(PXL)에 접속된다. 따라서, 제1 데이터라인(D1)의 좌우측에 배치된 제1 및 제2 액정셀들은 제1 데이터라인(D1)을 통해 공급되는 데이터전압들을 순차적으로 충전한다.
제3 TFT(T3)는 제4 게이트라인(G4)으로부터의 제4 게이트펄스에 응답하여 제2 데이터라인(D2)으로부터의 데이터전압을 제3 액정셀의 화소전극에 공급한다. 제3 TFT(T3)의 게이트전극은 제4 게이트라인(G4)에 접속되고, 드레인전극은 제2 데이터라인(D2)에 접속된다. 제3 TFT(T3)의 소스전극은 제3 액정셀의 화소전극에 접속된다. 제5 게이트펄스는 제4 게이트펄스에 이어서 발생되어 제4 TFT(T4)를 턴-온시킨다. 제4 TFT(T4)는 제5 게이트라인(G5)로부터의 제5 게이트펄스에 응답하여 제2 데이터라인(D2)으로부터의 데이터전압을 제4 액정셀의 화소전극에 공급한다. 제4 TFT(T4)의 게이트전극은 제5 게이트라인(G5)에 접속되고, 드레인전극은 제2 데이터라인(D2)에 접속된다. 제4 TFT(T4)의 소스전극은 제4 액정셀의 화소전극따라서, 제2 표시라인(LINE#2)에 배치된 제3 액정셀과, 제3 표시라인(LINE#3)에 배치된 제4 액정셀은 제2 데이터라인(D2)을 통해 공급되는 데이터전압들을 순차적으로 충전한다.
본 발명은 점 결함의 암점화를 용이하게 하기 위하여 데이터라인들과 게이트라인들의 교차부에 도 2와 같은 아일랜드 패턴(ILP)을 적용한다.
도 2는 도 1에서 제2 데이터라인(D2)과, 제4 및 제5 게이트라인들(G4, G5)의 교차부를 상세히 보여 주는 평면도이다. 도 3은 도 2에서 선 "Ⅰ-Ⅰ'"을 따라 절취한 TFT 어레이 기판의 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 TFT 어레이 기판은 기판(SUB) 상에 형성된 게이트 금속 패턴과, 게이트 금속 패턴을 덮는 게이트 절연막(GI), 게이트 절연막 상에 형성된 반도체 패턴 및 소스-드레인 금속패턴을 포함한다. 게이트 금속 패턴은 알루미늄(Al), AlNd, 구리(Cu) 중 어느 하나 또는 그 합금 등의 금속으로 이루어지며, TFT(T3, T4)의 게이트전극(GE), TFT(T3, T4)의 게이트전극(GE)에 연결된 게이트라인(G4, G5), 아일랜드 패턴(ILP) 등을 포함한다. 아일랜드 패턴(ILP)은 화소 어레이에 다수 형성된다. 아일랜드 패턴(ILP)은 데이터라인(D2)과 한 쌍의 게이트라인들(GL)의 교차부에서 한 쌍의 게이트라인들(GL) 사이에 배치된다. 아일랜드 패턴(ILP)은 TFT들(T3, T4) 및 게이트라인들(G4, G5)과 전기적으로 분리된 독립 금속 패턴이다. 이 아일랜드 패턴(ILP)의 선폭은 게이트라인(G3, G4) 및 데이터라인(D2) 각각의 선폭보다 작고, 데이터라인(D2)과 중첩된다.
게이트 절연막(GI)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 절연물질을 포함한다. 반도체 패턴은 비정질 실리콘, 폴리 실리콘 등의 반도체 물질로 이루어지며, 게이트 절연막(GI) 상에 형성된다. 반도체 패턴은 액티브층(ACT)과 오믹접촉층(OHM)을 포함한다. 소스-드레인 금속패턴은 구리(Cu), 알루미늄(Al), AlNd, 몰리브덴(Mo) 중 어느 하나 또는 그 합금 등의 금속으로 이루어지며, 오믹 접촉층(OHM) 상에 형성된다. 소스-드레인 금속 패턴은 TFT(T3, T4)의 드레인전극(DE), TFT(T3, T4)의 드레인전극(DE)에 연결된 데이터라인(D2), TFT의 소스전극(SE) 등을 포함한다.
본 발명의 TFT 어레이 기판은 보호막(PASSI)과, 화소전극(PXL)을 포함한다. 보호막(PASSI)은 게이트 절연막(GI)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB(benzo cyclo butene) 또는 PFCB(perfluorocyclobutane) 등의 유기 절연 물질로서, 소스-드레인 금속 패턴을 덮도록 TFT 어레이 기판의 거의 모든 면에 형성된다. 보호막(PASSI)은 TFT(T3, T4)의 소스전극(SE)을 노출시키는 콘택홀(CNTH)을 포함한다.
화소전극(PXL)은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : IZO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 등의 투명 전도성 물질을 포함하여 보호막(PASSI) 상에 형성된다. 화소전극(PXL)은 콘택홀(CNTH)을 통해 TFT(T3, T4)의 소스전극(SE)에 연결된다.
검사 공정에서, 제3 액정셀의 TFT(T3) 혹은 화소전극(PXL)의 불량이 발생된다고 가정할 때, 도 4 및 도 5를 결부하여 리페어 공정에서 그 제3 액정셀의 암점화 방법을 설명하기로 한다.
도 4는 제3 TFT(T3)와 제4 게이트라인(G4)을 단선시키는 공정을 보여 주는 도면이다. 도 5는 제4 게이트라인(G4)과 아일랜드 패턴(ILP)을 연결시키는 레이저-CVD(Chemical Vapor Deposition) 공정을 보여 주는 도면이다.
도 4 및 도 5를 참조하면, 리페어 공정은 먼저 레이저 빔을 제1 내지 제2 커팅 라이(CUT1~CUT3)에 조사하여 제3 TFT(T3)과 제4 게이트라인(GL)의 연결 부분을 단선시키고, 제3 TFT(T3)와 화소전극(PXL)의 연결 부분을 단선시킨다. 제1 및 제2 커팅 라인(CUT1, CUT1)은 제3 TFT(T3)의 게이트전극(GE)의 양측에 연결된 제4 게이트 라인(G4) 상에 위치한다. 제3 커팅 라인(CUT3)은 제3 TFT(T3)의 소스전극(SE) 상에 위치한다. 그 결과, 제3 TFT(T3)의 게이트전극(GE)과 제4 게이트라인(G4)이 단선도어 제3 TFT(T3)는 동작하지 않는다. 또한, 데이터전압이 높을 수록 투과율이 높아지는 노말리 블랙 모드(Normally black mode)에서, 제3 TFT(T3)와 화소전극(PXL)이 전기적으로 분리되기 때문에 제3 액정셀은 데이터전압에 관계없이 빛을 투과시키지 않는 암점 화소화된다.
도 4와 같은 레이저 단선 공정 직후에 제4 게이트라인(G4)이 단선되기 때문에 도 1에서 제3 액정셀의 우측부터 제2 표시라인(LINE#2) 전체가 선 결함으로 나타날 수 있다. 따라서, 본 발명의 리페어 공정은 도 5와 같이 레이저-CVD 시스템을 이용하여 제4 게이트라인(G4)의 단선부 양측과 아일랜드 패턴(ILP)을 전기적으로 연결한다. 레이저-CVD 시스템은 진공 챔버 내에 TFT 어레이 기판을 배치시킨 후에 TFT 어레이 기판의 표면에 레이저빔을 조사하고 원료 가스를 투입한다. 이 레이저-CVD 공정에서, 레이저빔은 원료가스의 광분해를 유도하여 레이저빔이 조사되는 위치에 제1 및 제2 금속 패턴(CNT1, CNT2)을 형성할 수 있다. 레이저-CVD 시스템은 크롬(Cr), 텅스텐(W), 몰리브덴(Mo) 등의 금속으로 제1 및 제2 금속 패턴(CNT1, CNT2)을 형성할 수 있다. 제1 금속 패턴(CNT1)은 제4 게이트라인(G4)의 단선 부분의 일측과 아일랜드 패턴(ILP)의 일측이 중첩되도록 보호막(PASSI) 상에 증착된다. 제1 금속 패턴(CNT1)은 제4 게이트라인(G4)의 단선 부분의 타측과 아일랜드 패턴(ILP)의 타측이 중첩되도록 보호막(PASSI) 상에 증착된다.
마지막으로, 리페어 공정은 금속 패턴들(CNT1, CNT2)과 제4 게이트라인(G4)이 중첩되는 부분과, 금속 패턴들(CNT1, CNT2)과 아일랜드 패턴(ILP)이 중첩되는 부분에 레이저 빔을 조사한다. 그 결과, 레이저 웰딩(laser welding)에 의해 금속패턴들(CNT1, CNT2)이 보호막(PASSI)을 관통하여 금속 패턴들(CNT1, CNT2)이 제4 게이트라인(G4)과 연결되고 또한, 아일랜드 패턴(ILP)과 연결된다. 따라서, 제4 게이트라인(G4)의 단선 부분은 금속 패턴들(CNT1, CNT2)과 아일랜드 패턴(ILP)으로 다시 연결된다.
전술한 바와 같이, 아일랜드 패턴(ILP)은 게이트라인의 선폭보다 작은 폭을 가지며 한 쌍의 게이트라인들(G4, G5) 사이에 배치된다. 아일랜드 패턴(ILP)은 한 쌍의 게이트라인들(G4, G5) 중 어디에도 연결될 수 있다. 따라서, 본 발명은 게이트 라인의 선폭보다 작은 아일랜드 패턴(ILP)으로 이웃하는 두 개의 게이트라인들(G4, G5)을 수선할 수 있으므로 기존의 리던던시 설계에 비하여 게이트-데이터간 기생 용량(Cgd)을 줄이고 개구율을 크게 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
ILP : 아일랜드 패턴 D1~D4 : 데이터라인
G1~G8 : 게이트라인 T1~T4 : TFT
PXL : 화소전극

Claims (10)

  1. 서로 교차하는 데이터라인들과 게이트라인들;
    상기 데이터라인들과 게이트라인들의 교차부에 형성된 TFT들;
    상기 TFT들과 연결되는 화소전극들; 및
    상기 게이트라인들과 상기 데이터라인들의 교차부에 형성되는 아일랜드 패턴들을 포함하고,
    상기 아일랜드 패턴은 상기 데이터라인들 중 어느 하나와 중첩되는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 게이트라인들은,
    상기 액정표시장치의 표시라인들 사이에서 이웃하는 제1 및 제2 게이트라인을 포함하는 것을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 TFT들은,
    상기 제1 게이트라인으로부터의 제1 게이트펄스에 응답하여 제i(i는 자연수) 데이터라인으로부터의 데이터전압을 제1 화소전극에 공급하는 제1 TFT; 및
    상기 제2 게이트라인으로부터의 제2 게이트펄스에 응답하여 상기 제i 데이터라인으로부터의 데이터전압을 제2 화소전극에 공급하는 제2 TFT를 포함하는 것을 특징으로 하는 액정표시장치.
  4. 제 3 항에 있어서,
    상기 아일랜드 패턴은 상기 제i 데이터라인과, 상기 제1 및 제2 게이트라인들의 교차부에서 상기 제1 및 제2 게이트라인들 사이에 배치되는 것을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 아일랜드 패턴의 선폭은 상기 게이트라인들과 상기 데이터라인들 각각의 선폭보다 작고, 상기 제1 및 제2 TFT들 사이에서 상기 제i 데이터라인과 중첩되는 것을 특징으로 하는 액정표시장치.
  6. 서로 교차하는 데이터라인들과 게이트라인들, 상기 데이터라인들과 게이트라인들의 교차부에 형성된 TFT들, 상기 TFT들과 연결되는 화소전극들을 포함하는 액정표시장치의 리페어 방법에 있어서,
    상기 게이트라인들과 상기 데이터라인들의 교차부에 아일랜드 패턴들을 형성하는 단계;
    검사 공정을 통해 점 결함을 판정하는 단계;
    상기 점 결함 화소 내의 TFT와 상기 게이트라인의 연결 부분과, 상기 점 결함 화소 내의 TFT와 화소전극의 연결 부분을 단선시키는 단계;
    레이저-CVD 공정을 이용하여 상기 게이트라인의 단선 부분의 양측을 상기 아일랜드 패턴의 양측과 중첩되는 금속패턴들을 형성하는 단계; 및
    레이저 웰딩 공정으로 상기 게이트라인의 단선 부분의 양측을 상기 아일랜드 패턴의 양측과 연결시키는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 리페어 방법.
  7. 제 6 항에 있어서,
    상기 게이트라인들은,
    상기 액정표시장치의 표시라인들 사이에서 이웃하는 제1 및 제2 게이트라인을 포함하는 것을 특징으로 하는 액정표시장치의 리페어 방법.
  8. 제 7 항에 있어서,
    상기 TFT들은,
    상기 제1 게이트라인으로부터의 제1 게이트펄스에 응답하여 제i(i는 자연수) 데이터라인으로부터의 데이터전압을 제1 화소전극에 공급하는 제1 TFT; 및
    상기 제2 게이트라인으로부터의 제2 게이트펄스에 응답하여 상기 제i 데이터라인으로부터의 데이터전압을 제2 화소전극에 공급하는 제2 TFT를 포함하는 것을 특징으로 하는 액정표시장치의 리페어 방법.
  9. 제 7 항에 있어서,
    상기 아일랜드 패턴은 상기 제i 데이터라인과, 상기 제1 및 제2 게이트라인들의 교차부에서 상기 제1 및 제2 게이트라인들 사이에 배치되는 것을 특징으로 하는 액정표시장치의 리페어 방법.
  10. 제 9 항에 있어서,
    상기 아일랜드 패턴의 선폭은 상기 게이트라인들과 상기 데이터라인들 각각의 선폭보다 작고, 상기 제1 및 제2 TFT들 사이에서 상기 제i 데이터라인과 중첩되는 것을 특징으로 하는 액정표시장치의 리페어 방법.
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