KR20120140681A

KR20120140681A - 다중―프로세서 시스템에서 1차 프로세서로부터 하나 이상의 2차 프로세서로의 실행 가능 소프트웨어 이미지의 직접적인 분산 로딩

Info

Publication number: KR20120140681A
Application number: KR1020127027503A
Authority: KR
Inventors: 니틴 굽타; 다니엘 에이치. 킴; 이고르 말라만트; 스티브 휀이첸
Original assignee: 콸콤 인코포레이티드
Priority date: 2010-03-22
Filing date: 2011-03-22
Publication date: 2012-12-31
Also published as: CN102812453A; US8838949B2; CN105718419B; EP2550603B1; WO2011119648A1; CN102812453B; EP2550603A1; CN105718419A; US20120072710A1; KR101412173B1; JP2013522803A

Abstract

다중-프로세서 시스템에서, 이미지 헤더 및 분할된 데이터 이미지를 포함하는 실행 가능 소프트웨어 이미지는 제 1 프로세서로부터 제 2 프로세서로 분산 로딩된다. 이미지 헤더는 제 2 프로세서의 메모리로 분산 로딩될 데이터 이미지 세그먼트들에 대한 타겟 위치들을 포함한다. 일단 이미지 헤더가 프로세싱되면, 데이터 세그먼트들은 제 2 프로세서로부터의 추가적인 CPU 개입 없이 제 2 프로세서의 메모리로 직접적으로 로딩될 수 있다.

Description

다중―프로세서 시스템에서 1차 프로세서로부터 하나 이상의 2차 프로세서로의 실행 가능 소프트웨어 이미지의 직접적인 분산 로딩{DIRECT SCATTER LOADING OF EXECUTABLE SOFTWARE IMAGE FROM A PRIMARY PROCESSOR TO ONE OR MORE SECONDARY PROCESSOR IN A MULTI―PROCESSOR SYSTEM}

본 출원은 말라만트 및 그 외의 이름들로 2010년 3월 22일자에 출원된 미국 가특허 출원 제 61/316,369 호, 굽타 및 그 외의 이름들로 2010년 4월 14일자에 출원된 미국 가특허 출원 제 61/324,035 호, 굽타 및 그 외의 이름들로 2010년 4월 14일자에 출원된 미국 가특허 출원 61/324,122 호, 및 굽타 및 그 외의 이름들로 2010년 4월 19일자에 출원된 미국 가특허 출원 제 61/325,519 호의 이점을 청구하고, 그로 인해 상기 미국 가특허 출원들의 개시물들은 인용에 의해 그들의 전체가 본원에 명백히 통합된다.

다음의 설명은 일반적으로 다중-프로세서 시스템들에 관한 것이며, 더욱 상세하게, 1차 프로세서가 전용 휘발성 메모리에 각각 연결된 다중-프로세서 시스템 내의 하나 이상의 다른 프로세서들(본원에서 "2차" 프로세서들로 지칭됨)의 실행 가능 소프트웨어 이미지(들)를 저장하는 비휘발성 메모리에 연결되는 다중-프로세서 시스템들에 관한 것이며, 여기서 실행 가능 소프트웨어 이미지들은 분할된 포맷으로 (예를 들면, 직접적인 분산 로드 프로세스를 사용하여) 1차 프로세서로부터 2차 프로세서(들)로 효율적으로 통신된다.

프로세서들은 동작들을 수행하기 위한 소프트웨어 코드를 실행시킨다. 프로세서들은 부팅 업을 위해 실행될, 일반적으로 부트 코드로서 지칭되는 몇몇의 소프트웨어 코드를 요구할 수 있다. 다중-프로세서 시스템에서, 각각의 프로세서는 부팅 업을 위한 각각의 부트 코드를 요구할 수 있다. 예로서, 애플리케이션 프로세서 및 모뎀 프로세서를 포함하는 스마트폰 디바이스에서, 프로세서들 각각은 부팅 업을 위한 각각의 부트 코드를 가질 수 있다.

다수의 프로세서들(예를 들면, 별개의 모뎀 프로세서 칩과 통합된 자립형 애플리케이션 프로세서 칩)을 통합한 상당한 수의 디바이스들(가령, 스마트 폰들) 상에서 문제점이 존재한다. 각각의 프로세서가 실행 가능 이미지들 및 파일 시스템들의 비휘발성 메모리(예를 들면, 영구 저장소)를 갖기 때문에, 플래시/비휘발성 메모리 컴포넌트는 프로세서들 각각에 대해 사용될 수 있다. 예를 들면, 프로세서의 부트 코드는 프로세서의 각각의 비휘발성 메모리(예를 들면, 플래시 메모리, 판독-전용 메모리(ROM) 등)에 저장될 수 있고, 파워-업할 때, 부트 코드 소프트웨어는 그의 각각의 비휘발성 메모리로부터 프로세서에 의한 실행을 위해 로딩된다. 따라서, 이러한 형태의 아키텍처에서, 프로세서의 부트 코드와 같은 실행 가능 소프트웨어는 시스템 내의 또 다른 프로세서로부터 그 프로세서로 로딩되도록 요구되지 않는다.

그러나, 전용 비휘발성 메모리를 각각의 프로세서에 부가하는 것은 더 많은 회로판 공간을 차지하고, 이로써 회로판 크기를 증가시킨다. 몇몇의 설계들은 판 크기를 감소시키기 위해 랜덤 액세스 메모리(RAM) 및 플래시 메모리(여기서 RAM 및 플래시 디바이스들은 크기를 감소시키기 위해 하나의 패킷으로서 적층됨)에 대한 조합된 칩을 사용할 수 있다. 다중-칩 패킷 해결책들이 요구된 회로판 차지 공간(foot print)을 어느 정도까지 감소시키지만, 이것은 비용들을 증가시킬 수 있다.

일부 다중-프로세서 시스템들에서, 소프트웨어는 또 다른 프로세서로부터 하나의 프로세서로 로딩되도록 요구될 수 있다. 예를 들면, 다중-프로세서 시스템 내의 제 1 프로세서가 그 시스템 내의 하나 이상의 다른 프로세서들에 대한 부트 코드를 그의 비휘발성 메모리에 저장하는 것을 담당한다고 가정하면, 파워-업 시에, 제 1 프로세서는 각각의 부트 코드를 다른 프로세서(들)로 로딩하는 임무를 맡고 있고, 이는 그러한 부트 코드가 다른 프로세서(들)의 비휘발성 메모리에 상주하는 것과 대조적이다. 이러한 형태의 시스템에서, 소프트웨어(예를 들면, 부트 이미지)는 제 1 프로세서로부터 다른 프로세서(들)(예를 들면, 다른 프로세서(들)의 휘발성 메모리)로 다운로딩되고, 이후에 수신 프로세서(들)는 다운로딩된 이미지로 부팅한다.

종종, 로딩될 소프트웨어 이미지는 이진 다중-분할된 이미지이다. 예를 들면, 소프트웨어 이미지는 헤더, 그 다음에 코드의 다수의 세그먼트들을 포함할 수 있다. 소프트웨어 이미지들이 외부 디바이스(예를 들면, 또 다른 프로세서)로부터 타겟 디바이스(예를 들면, 타겟 프로세서)로 로딩될 때, 이진 다중-분할된 이미지가 시스템 메모리로 전송되고, 그후 부트 로더에 의해 타겟 위치들로 전송되는 중간 단계가 존재할 수 있다.

소프트웨어 이미지가 제 1의 "1차" 프로세서로부터 타겟 "2차" 프로세서로 로딩되는 시스템에서, 그러한 로딩을 수행하는 하나의 방법은 각각의 패킷이 수신되는 임시 버퍼를 할당하는 것이고, 각각의 패킷은 페이로드와 함께 연관된 패킷 헤더 정보를 가질 것이다. 이러한 경우에서 페이로드는 실제 이미지 데이터일 것이다. 임시 버퍼로부터, 프로세싱 중 일부는 페이로드에 걸쳐 이루어질 수 있고, 그후 페이로드는 최종 목적지로 다시 복제될 것이다. 임시 버퍼는, 예를 들면, 내부 랜덤-액세스-메모리(RAM) 또는 더블 데이터 레이트(DDR) 메모리와 같은 시스템 메모리 내의 임의의 장소일 것이다.

따라서, 중간 버퍼가 사용되는 경우에, 1차 프로세서로부터 2차 프로세서로 다운로딩되는 데이터는 중간 버퍼로 복제된다. 이러한 방법에서, 버퍼는 1차 프로세서로부터 이미지 데이터의 부분을 수신하는데 사용되고, 버퍼로부터 이미지 데이터는 2차 프로세서의 메모리(예를 들면, 휘발성 메모리)로 분산될 수 있다.

1차 프로세서 및 2차 프로세서에 대한 부트 이미지를 저장하는 그의 비휘발성 메모리는, 2차 프로세서가 구현되는 칩과 상이한 칩 상에서 구현될 수 있다. 따라서, 1차 프로세서의 비휘발성 메모리로부터 2차 프로세서(예를 들면, 2차 프로세서의 휘발성 메모리)로 데이터를 전송하기 위해, 패킷-기반 통신이 사용될 수 있고, 여기서 패킷 헤더는 2차 프로세서로 통신되는 각각의 패킷에 포함된다. 패킷들은 중간 버퍼에 저장되고, 그후, 수신된 패킷들의 일부 프로세싱은 그 데이터가 갈 필요가 있는 곳(예를 들면, 2차 프로세서의 휘발성 메모리 내로)으로 그 데이터가 저장되도록 요구된다.

다중-프로세서 시스템이 제안된다. 상기 시스템은 실행 가능 소프트웨어 이미지의 적어도 일부분을 수신하기 위한 하드웨어 버퍼 및 시스템 메모리를 갖는 2차 프로세서를 포함한다. 2차 프로세서는 실행 가능 소프트웨어 이미지를 하드웨어 버퍼로부터 시스템 메모리로 직접적으로 로딩하기 위한 분산 로더 제어기(scatter loader controller)를 포함한다. 상기 시스템은 또한 메모리와 연결된 1차 프로세서를 포함한다. 메모리는 2차 프로세서에 대한 실행 가능 소프트웨어 이미지를 저장한다. 상기 시스템은 1차 프로세서 및 2차 프로세서를 통신 가능하게 연결하는 인터페이스를 더 포함하고, 인터페이스를 통해 실행 가능 소프트웨어 이미지가 2차 프로세서에 의해 수신된다.

방법이 또한 제안된다. 상기 방법은, 2차 프로세서에서, 칩 간 통신 버스를 통해 1차 프로세서로부터, 1차 프로세서에 연결된 메모리에 저장되는 2차 프로세서에 대한 실행 가능 소프트웨어 이미지에 대한 이미지 헤더를 수신하는 단계를 포함한다. 실행 가능 소프트웨어 이미지는 이미지 헤더 및 적어도 하나의 데이터 세그먼트를 포함한다. 상기 방법은 또한, 제 2 프로세서에 의해, 2차 프로세서가 적어도 하나의 데이터 세그먼트를 저장하도록 연결된 시스템 메모리 내의 적어도 하나의 위치를 결정하기 위해 이미지 헤더를 프로세싱하는 단계를 포함한다. 상기 방법은 또한, 2차 프로세서에서, 칩 간 통신 버스를 통해 1차 프로세서로부터, 적어도 하나의 데이터 세그먼트를 수신하는 단계를 포함한다. 또한, 추가로 상기 방법은, 2차 프로세서에 의해, 적어도 하나의 데이터 세그먼트를 시스템 메모리 내의 결정된 적어도 하나의 위치로 직접적으로 로딩하는 단계를 포함한다.

장치가 제안된다. 상기 장치는, 2차 프로세서에서, 칩 간 통신 버스를 통해 1차 프로세서로부터, 1차 프로세서에 연결된 메모리에 저장되는 2차 프로세서에 대한 실행 가능 소프트웨어 이미지에 대한 이미지 헤더를 수신하기 위한 수단을 포함한다. 실행 가능 소프트웨어 이미지는 이미지 헤더 및 적어도 하나의 데이터 세그먼트를 포함한다. 상기 장치는 또한, 제 2 프로세서에 의해, 2차 프로세서가 적어도 하나의 데이터 세그먼트를 저장하도록 연결된 시스템 메모리 내의 적어도 하나의 위치를 결정하기 위해 이미지 헤더를 프로세싱하기 위한 수단을 포함한다. 상기 장치는, 2차 프로세서에서, 칩 간 통신 버스를 통해 1차 프로세서로부터, 적어도 하나의 데이터 세그먼트를 수신하기 위한 수단을 더 포함한다. 또한, 추가로 상기 장치는, 2차 프로세서에 의해, 적어도 하나의 데이터 세그먼트를 시스템 메모리 내의 결정된 적어도 하나의 위치로 직접적으로 로딩하기 위한 수단을 포함한다.

다중-프로세서 시스템이 제안된다. 상기 시스템은 제 1 비휘발성 메모리와 연결된 1차 프로세서를 포함한다. 제 1 비휘발성 메모리는 1차 프로세서에 배타적으로 연결되고 1차 프로세서에 대한 파일 시스템 및 1차 프로세서 및 2차 프로세서에 대한 실행 가능 이미지들을 저장한다. 상기 시스템은 또한 제 2 비휘발성 메모리와 연결된 2차 프로세서를 포함한다. 제 2 비휘발성 메모리는 2차 프로세서에 배타적으로 연결되고 2차 프로세서에 대한 구성 파라미터들 및 파일 시스템을 저장한다. 상기 시스템은 1차 프로세서 및 2차 프로세서를 통신 가능하게 연결하는 인터페이스를 더 포함하고, 인터페이스를 통해 실행 가능 소프트웨어 이미지가 2차 프로세서에 의해 수신된다.

다중-프로세서 시스템이 제안된다. 상기 시스템은 제 1 비휘발성 메모리와 연결된 1차 프로세서를 포함한다. 제 1 비휘발성 메모리는 1차 프로세서에 배타적으로 연결되고 1차 및 2차 프로세서들에 대한 실행 가능 이미지들 및 파일 시스템들을 저장한다. 상기 시스템은 또한 2차 프로세서를 포함한다. 상기 시스템은 1차 프로세서 및 2차 프로세서를 통신 가능하게 연결하는 인터페이스를 더 포함하고, 인터페이스를 통해 실행 가능 소프트웨어 이미지가 2차 프로세서에 의해 수신된다.

방법이 제안된다. 상기 방법은 1차 프로세서에 연결된 메모리로부터 2차 프로세서에 대한 실행 가능 소프트웨어 이미지를 전송하는 단계를 포함한다. 실행 가능 소프트웨어 이미지는 1차 프로세서 및 2차 프로세서를 통신 가능하게 연결하는 인터페이스를 통해 전송된다. 상기 방법은 또한, 2차 프로세서에서, 실행 가능 소프트웨어 이미지를 수신하는 단계를 포함한다. 상기 방법은, 2차 프로세서에서, 실행 가능 소프트웨어 이미지를 실행시키는 단계를 더 포함한다.

본 교시들의 더 완전한 이해를 위해, 첨부된 도면들과 연관하여 취해진 다음의 설명에 대해 참조가 이제 이루어진다.

도 1은 본 발명의 양상들이 구현될 수 있는 예시적인 디바이스의 예시도.
도 2는 본 발명의 양상들이 구현될 수 있는 예시적인 디바이스의 예시도.
도 3은 본 발명의 일 양상에 따른, 실행 가능 이미지를 1차 프로세서로부터 2차 프로세서로 로딩하기 위한 예시적인 로딩 프로세스에 대한 동작 흐름의 예시도.
도 4는 본 발명의 일 양상에 따른 분산 로딩 방법을 예시한 흐름도.
도 5는 본 발명의 실시예가 이롭게 사용될 수 있는 예시적인 무선 통신 시스템을 도시한 블록도.

단어 "예시"는 본원에서 "예, 사례 또는 실례로서 기능하는 것"을 의미하도록 사용된다. "예시"로서 본원에 기재된 임의의 양상은 다른 양상들에 비해 반드시 바람직하거나 이로운 것으로 해석되지는 않는다.

본원에 개시된 특정 양상들은 다중-프로세서 시스템들에 관한 것이며, 여기서 하나의 1차 프로세서는 상기 시스템 내의 하나 이상의 다른 프로세서들(본원에서 "2차 프로세서들"로 지칭됨)의 실행 가능 이미지들을 저장하는 비휘발성 메모리에 접속된다. 그러한 다중-프로세서 시스템에서, 2차 프로세서들 각각은 실행 가능 이미지들, 실행-시간 데이터, 및 선택적으로 파일 시스템 미러(mirror)를 저장하기 위해 사용되는 전용 휘발성 메모리에 접속될 수 있다.

실행 가능 이미지들은 종종, 각각의 세그먼트가 상이한 메모리 영역으로 로딩될 수 있는 분할된 포맷으로 저장된다. 실행 가능 세그먼트들의 타겟 메모리 위치들은 서로에 관련하여 연속적이거나 연속적이지 않을 수 있다. 다중-분할된 이미지 포맷의 일 예는, 실행 가능 이미지가 다수의 세그먼트들로 분해되도록 허용하는 ELF(Executable and Linking Format)이고, 이러한 세그먼트들 중 각각의 세그먼트는 상이한 시스템 메모리 위치들에 로딩될 수 있다.

하나의 예시적인 양상에서, 분할된 이미지를 1차 프로세서의 비휘발성 메모리로부터 2차 프로세서의 휘발성 메모리로 로딩하기 위한 직접적인 분산 로드 기술이 개시된다. 아래에 추가로 논의되는 바와 같이, 직접적인 분산 로드 기술은 임시 버퍼의 사용을 회피한다. 예를 들면, 일 양상에서, 각각의 헤더를 각각 포함하는 패킷들을 통해 이미지가 통신되는 패킷-기반 통신을 사용하기보다는, 원시(raw) 이미지 데이터는 1차 프로세서로부터 2차 프로세서로 로딩된다. 또 다른 양상에서, 데이터에 대한 타겟 위치 정보를 결정하는데 사용되는 정보를 포함하는 헤더들이 사용된다.

파일 시스템에 대해 중앙 집중된 비휘발성 메모리 및 감소된 로컬화된 비휘발성 메모리를 갖는 예시적인 다중-프로세서 아키텍처

도 1은, 1차 프로세서(애플리케이션 프로세서(104))가 1차 (큰) 비휘발성 메모리(106)(예를 들면, NAND 플래시 메모리)를 호스팅하는 반면에, 2차 프로세서(예를 들면, 모뎀 프로세서(110))가 2차 (감소되거나 최소의) 비휘발성 메모리(114)(예를 들면, NOR 플래시 메모리)를 갖는 제 1 다중-프로세서 아키텍처(102)의 블록도를 예시한다.

통신 디바이스 아키텍처(102)에서, 애플리케이션 프로세서(104)는 1차 비휘발성 메모리(106) 및 애플리케이션 프로세서 휘발성 메모리(108)(예를 들면, 랜덤 액세스 메모리)에 연결된다. 모뎀 프로세서(110)는 2차 비휘발성 메모리(114) 및 모뎀 프로세서 휘발성 메모리(112)에 연결된다. 프로세서 간 통신 버스(134)는 애플리케이션 프로세서(104)와 모뎀 프로세서(110) 사이의 통신들을 허용한다.

모뎀 프로세서(110)에 대한 모뎀 실행 가능 이미지(120)는 AP(application processor) 실행 가능 이미지(118) 및 AP 파일 시스템(116)과 함께 AP 비휘발성 메모리(106)에 저장될 수 있다. 애플리케이션 프로세서(104)는 그의 AP 실행 가능 이미지(118)를 애플리케이션 프로세서 휘발성 메모리(108)로 로딩할 수 있고, AP 실행 가능 이미지(118)를 AP 실행 가능 이미지(122)로서 저장한다. 애플리케이션 프로세서 휘발성 메모리(108)는 또한 AP 실행-시간 데이터(124)를 저장하도록 기능할 수 있다.

모뎀 프로세서(110)는 그의 파일 시스템(128) 저장을 위한 전용 2차(감소되거나 최소의) 비휘발성 메모리(114)(예를 들면, NOR 플래시)를 갖는다. 이러한 2차 (감소되거나 최소의) 비휘발성 메모리(114)는 실행-시간 모뎀 실행 가능 이미지들(120) 및 파일 시스템(128) 양자를 저장할 수 있는 플래시 디바이스보다 더 작고 더 낮은 비용이 든다.

시스템 파워-업 시에, 모뎀 프로세서(110)는 하드웨어 부트 ROM(126)(소형 판독-전용 온-칩 메모리)으로부터 그의 1차 부트 로더(PBL)를 실행시킨다. 모뎀 PBL은 애플리케이션 프로세서(104)로부터 모뎀 실행 가능한 것들(120)을 다운로딩하도록 적응될 수 있다. 즉, 모뎀 실행 가능 이미지(120)(초기에 1차 비휘발성 메모리(106)에 저장됨)는 애플리케이션 프로세서(104)로부터 모뎀 프로세서(110)에 의해 요청된다. 애플리케이션 프로세서(104)는 모뎀 실행 가능 이미지(120)를 리트리브(retrieve)하고, 프로세서 간 통신 버스(134)(예를 들면, 칩-간 통신 버스)를 통해 이것을 모뎀 프로세서(110)에 제공한다. 모뎀 프로세서(110)는, 모뎀 프로세서 RAM(Random Access Memory)(112) 내의 임시 버퍼에 데이터를 복제하지 않고 모뎀 실행 가능 이미지(132)를 최종 목적지에 대한 모뎀 프로세서 RAM(112)에 직접적으로 저장한다. 프로세서 간 통신 버스(134)는, 예를 들면, HSIC 버스(USB-기반 고속 인터-칩), HSI 버스(MIPI 고속 동기식 인터페이스), SDIO 버스(보안 디지털 I/O 인터페이스), UART 버스(유니버셜 비동기식 수신기/전송기), SPI 버스(직렬 주변 장치 인터페이스), I2C 버스(인터-집적 회로), 또는 모뎀 프로세서(110) 및 애플리케이션 프로세서(104) 양자 상에서 이용 가능한 칩 간 통신에 대해 적절한 임의의 다른 하드웨어 인터페이스일 수 있다.

일단 모뎀 실행 가능 이미지(120)가 모뎀 프로세서 RAM(112)로 다운로딩되고 인증되면, 이것은 모뎀 실행 가능 이미지(132)로서 유지된다. 부가적으로, 모뎀 프로세서 휘발성 메모리(112)는 또한 모뎀 실행-시간 데이터(130)를 저장할 수 있다. 그후, 모뎀 부트 ROM 코드(126)는 그 모뎀 실행 가능 이미지(132)로 점프하고, 모뎀 프로세서 RAM(112)으로부터 메인 모뎀 프로그램을 실행시키기 시작할 수 있다. 무선 주파수(RF) 교정 및 시스템 파라미터들과 같은 임의의 영구적인(비휘발성) 데이터는 모뎀 프로세서(110)에 부착된 2차 (감소되거나 최소의) 비휘발성 메모리(114)를 사용하여 모뎀 파일 시스템(128) 상에 저장될 수 있다.

파일 시스템에 대해 중앙 집중된 비휘발성 메모리를 갖고 감소된 로컬화된 비휘발성 메모리를 갖지 않는 예시적인 다중-프로세서 아키텍처

도 2는, 1차 프로세서(애플리케이션 프로세서(204))가 1차 (큰) 비휘발성 메모리(206)(예를 들면, NAND 플래시 메모리)를 호스팅하는 제 2 다중-프로세서 아키텍처(202)의 블록도를 예시한다. 1차 비휘발성 메모리(206)는 2차 프로세서(모뎀 프로세서(210))에 대한 모뎀-실행 가능 이미지(214) 및/또는 모뎀 파일 시스템(220)을 저장할 수 있다. 2차 프로세서(모뎀 프로세서(210))는 1차 프로세서(204)로부터 모뎀-실행 가능 이미지(214) 및/또는 모뎀 파일 시스템(220)을 요청하도록 구성될 수 있다. 그후, 1차 프로세서(204)는 비휘발성 메모리(206)로부터 요청된 모뎀-실행 가능 이미지(214) 및/또는 모뎀 파일 시스템(220)을 리트리브하고, 프로세서 간 통신 버스(234)를 통해 이를 2차 프로세서(210)에 제공한다.

이러한 아키텍처(202)에서, 애플리케이션 프로세서(204)는 비휘발성 메모리(206) 및 애플리케이션 프로세서 휘발성 메모리(208)(예를 들면, 랜덤 액세스 메모리)에 연결된다. 모뎀 프로세서(210)는 모뎀 프로세서 휘발성 메모리(212)에 연결되지만, 그 자신의 비휘발성 메모리를 갖지 않는다. 모뎀 프로세서 휘발성 메모리(212)는 파일 시스템 미러(228), 모뎀 실행 가능 이미지(236), 및 모뎀 실행-시간 데이터(230)를 저장한다. 프로세서 간 통신 버스(234)는 애플리케이션 프로세서(204) 및 모뎀 프로세서(210) 간의 통신들을 허용한다.

모뎀 프로세서(210)로부터의 모든 실행 가능 이미지들(214) 및 파일 시스템(220)은 AP 실행 가능 이미지(218) 및 AP 파일 시스템(216)과 함께 비휘발성 메모리(206)에 저장될 수 있다. 애플리케이션 프로세서(204)는 그의 AP 실행 가능 이미지(218)를 애플리케이션 프로세서 휘발성 메모리(208)에 로딩하고, 이를 AP 실행 가능 이미지(222)로서 저장할 수 있다. 애플리케이션 프로세서 휘발성 메모리(208)는 또한 AP 실행-시간 데이터(224)를 저장하도록 기능할 수 있다. 모뎀 파일 시스템은 프라이버시 보호 및 가입자 아이덴티티 클로닝(cloning)의 방지를 위해 모뎀 프로세서의 비밀 키(private key)로 암호화될 수 있다.

시스템 파워-업 시에, 모뎀 부트 ROM 코드(226)는 애플리케이션 프로세서(204)로부터의 모뎀 실행 가능 이미지(214) 및 모뎀 파일 시스템(220) 모두를 모뎀 프로세서 휘발성 메모리(212)로 다운로딩한다. 정상 동작 동안에, 모뎀 파일 시스템(228)에 대한 양자의 판독 액세스들은 모뎀 프로세서 휘발성 메모리(212)로부터 서비스된다. 임의의 기록 액세스들은 물론 모뎀 프로세서 휘발성 메모리(212)에서 수행된다. 또한, 모뎀 프로세서 휘발성 메모리(212) 내의 파일 시스템(228)의 콘텐츠 및 비휘발성 메모리(206) 상에 저장된 모뎀 파일 시스템(220)을 동기화하기 위해 모뎀 프로세서(210) 및 애플리케이션 프로세서(204) 상에서 실행되는 백그라운드 프로세스가 존재할 수 있다.

1차 및 2차 프로세서들은 2차 프로세서에 대한 휘발성 메모리 내의 파일 시스템과 1차 비휘발성 메모리 내의 대응하는 파일 시스템을 주기적으로 동기화할 수 있다. 모뎀 파일 시스템(228)에 대한 제 1 기록은 모뎀 프로세서(210)에서 타이머(예를 들면, 10 분 타이머)를 시작시킬 수 있다. 이러한 타이머기 실행되는 동안에, 파일 시스템(228)에 대한 모든 기록들은 모뎀 프로세서 휘발성 메모리(212)에 합쳐진다. 타이머의 만료 시에, 모뎀 프로세서(210)는 휘발성 메모리(212)로부터의 파일 시스템 이미지(228)를 복제하고, 이를 암호화하고, 새로운 데이터가 이용 가능하다는 것을 애플리케이션 프로세서(204)에 경보한다. 애플리케이션 프로세서(204)는 암호화된 복제품을 판독하고, 이를 모뎀 파일 시스템(220)으로 비휘발성 메모리(206)에 기록한다. 그후, 애플리케이션 프로세서(204)는 기록 동작이 완료된다는 것을 모뎀 프로세서(210)에 시그널링한다. 동기화 동작이 실패하면, 현재 버전의 모뎀 파일 시스템이 사용될 수 있다. 동기화는 주기적으로(예를 들면, 90 초마다), 또는 모뎀의 파일 시스템으로의 모뎀에 의한 기록 동작 후의 특정 시간 이후에 발생할 수 있다. 갑작스러운 전력 제거와 같은 상황들로부터 변형을 방지하기 위해, 모뎀 파일 시스템(220)의 2 개의 복제품들이 저장될 수 있다.

모뎀 프로세서(210)는 또한 애플리케이션 프로세서의 비휘발성 메모리(206)에 대한 파일 시스템 미러(228)의 "플러시(flush)" 동작을 개시할 수 있다. 이것은, 폰 파워-오프뿐만 아니라 인입하는 SMS 메시지들의 수용 및 저장을 나타내기 위한 확인 응답 메시지를 네트워크로 전송하는 것을 포함하여 다수의 이유들로 발생할 수 있다.

모뎀 프로세서(210) 상의 파일 시스템 판독 동작들은 모뎀 프로세서 휘발성 메모리(212)로부터 서비스되고, 이것은 모뎀 파일 시스템의 현재 상태를 반영한다. 판독 동작들이 기록 동작들보다 더 빈번하고, 기록 동작들이 활동의 "폭주들(bursts)"에서 발생하는 경향이 있기 때문에, 전체 시스템 로드 및 전력 소비가 감소될 수 있다.

애플리케이션 프로세서(204), 모뎀 프로세서(210), 및 부트 로더는, 비휘발성 메모리(206)에서 이용 가능한 적어도 하나의 완전한 파일 시스템 이미지가 항상 존재한다는 것을 보장하기 위한 특정 수단들을 적소에 갖는다. 이것은 전력-손실 또는 기습-리셋 시나리오들에 대한 면역성(immunity)을 제공한다.

본원에 개시된 개념들의 적용은 위에 도시된 예시적인 시스템으로 제한되지 않지만, 마찬가지로 다양한 다른 다중-프로세서 시스템들과 함께 사용될 수 있다.

제로 복제 전송 흐름

본 발명의 양상들은 1차 프로세서의 비휘발성 메모리로부터 2차 프로세서의 휘발성 메모리로 실행 가능 소프트웨어 이미지들을 효율적으로 로딩하기 위한 기술들을 제공한다. 상술된 바와 같이, 종래의 로딩 프로세스들은, 이진 다중-분할된 이미지가 버퍼링(예를 들면, 시스템 메모리로 전송)되고 이어서 나중에 (예를 들면, 부트 로더에 의해) 타겟 위치들로 분산되는 중간 단계를 요구한다. 본 발명의 양상들은 종래의 로딩 프로세스들에서 요구되는 버퍼링의 중간 단계를 완화하는 기술들을 제공한다. 따라서, 본 발명의 양상들은 추가의 메모리 복제 동작들을 회피하고, 이로써 성능을 개선한다(예를 들면, 다중-프로세서 시스템에서 2차 프로세서들을 부팅하는데 요구되는 시간을 감소시킴).

아래에 추가로 논의되는 바와 같이, 본 발명의 하나의 예시적인 양상은 실행 가능 소프트웨어 이미지들을 1차 프로세서의 비휘발성 메모리로부터 2차 프로세서의 휘발성 메모리로 로딩하기 위한 직접적인 분산 로드 기술을 사용한다. 본 발명의 특정 양상들은 또한 인증과 같은 사후-전송 데이터 프로세싱과 동시에 발생하는 이미지 전송들을 가능하게 하고, 이는 추가로 아래에 논의되는 바와 같이 효율을 추가로 개선할 수 있다.

일 양상에서, 호스트 1차 프로세서는 실제 이미지 데이터로부터 임의의 정보를 프로세싱 또는 추출하지 않고, 호스트 1차 프로세서는 패킷에 부착된 임의의 패킷 헤더 없이 "원시" 데이터로서 이미지 데이터를 타겟으로 간단히 전송한다. 타겟 2차 프로세서가 데이터 전송 요청을 개시하기 때문에, 타겟 2차 프로세서는 얼마나 많은 데이터를 수신할지를 정확히 안다. 이것은 호스트가 패킷 헤더 없이 데이터를 전송하고, 타겟이 데이터를 직접적으로 수신 및 저장하는 것을 가능하게 한다. 상기 양상에서, 타겟은 필요에 따라 호스트로부터의 데이터를 요청한다. 타겟이 요청한 제 1 데이터 항목은 정해진 이미지 전송에 대한 이미지 헤더이다. 일단 타겟이 이미지 헤더를 프로세싱하면, 타겟은 이미지 내의 각각의 데이터 세그먼트의 위치 및 크기를 안다. 이미지 헤더는 또한 타겟 메모리에서 이미지의 목적지 어드레스를 지정한다. 이러한 정보를 통해, 타겟은 각각의 세그먼트에 대해 호스트로부터의 데이터를 요청하고, 데이터를 타겟 메모리 내의 적절한 위치로 직접적으로 전송할 수 있다. 애플리케이션 프로세서 상의 칩 간 통신 버스에 대한 하드웨어 제어기는 그 자신의 저레벨 프로토콜 헤더들을 부가할 수 있고, 이것은 모뎀 프로세서에 의해 프로세싱 및 스트립될 것이다. 이러한 저레벨 헤더들은 양자의 프로세서들 상에서 실행되는 소프트웨어에 대해 투명할 수 있다.

본 발명의 일 양상에서, 로딩 프로세스는 도 3에 도시된 예시적인 흐름에 예시된 바와 같이 2 개의 스테이지들로 분할된다. 도 3은 1차 프로세서(자신의 비휘발성 메모리(106 또는 206)를 갖는 도 1 또는 도 2의 애플리케이션 프로세서들(104 또는 204)일 수 있음) 및 2차 프로세서(302)(자신의 휘발성 메모리(112 또는 212)를 갖는 도 1 또는 도 2의 모뎀 프로세서(110 또는 210)일 수 있음)의 블록도를 도시한다. 도 3에서, 2차 프로세서(302)에 대한 예시적인 소프트웨어 이미지는 1차 프로세서(301)의 비휘발성 메모리에 저장된다. 이러한 예에 도시된 바와 같이, 예시적인 소프트웨어 이미지(303)는 다수의 데이터 세그먼트들(이러한 예에서 데이터 세그먼트들(1-5)로서 도시됨) 및 이미지 헤더 부분을 포함하는 다중-세그먼트 이미지이다. 1차 프로세서(301) 및 2차 프로세서(302)는 상이한 물리적 실리콘 칩들(즉, 상이한 칩 패키지) 상에 위치될 수 있거나, 동일한 패키지 상에 위치될 수 있다.

도 3의 예시적인 로딩 프로세스의 제 1 스테이지에서, 이미지 헤더 정보는 2차 프로세서(302)로 전송된다. 1차 프로세서(301)는 1차 프로세서(306)의 비휘발성 메모리로부터 이미지 헤더로 시작하여 데이터 이미지 세그먼트들을 리트리브한다. 1차 프로세서(301)는 1차 프로세서(306)의 비휘발성 메모리로부터 1차 프로세서(307)의 시스템 메모리로 개별적인 이미지 세그먼트들을 로딩하기 위해 이미지 헤더를 파싱한다. 이미지 헤더는, 모뎀 이미지 실행 가능 데이터가 2차 프로세서(305)의 시스템 메모리에 결국 위치되는 곳을 식별하는데 사용되는 정보를 포함한다. 헤더 정보는, 실제 실행 가능 데이터를 수신할 때 분산 로더/직접적인 메모리 액세스 제어기(304)가 수신 어드레스를 프로그래밍하기 위해 2차 프로세서(302)에 의해 사용된다. 그후, 데이터 세그먼트들은 시스템 메모리(307)로부터 1차 하드웨어 전송 메커니즘(308)으로 전송된다. 그후, 세그먼트들은 칩 간 통신 버스(310)(예를 들면, HS-USB 케이블)를 통해 1차 프로세서(301)의 하드웨어 전송 메커니즘(308)으로부터 2차 프로세서(302)의 하드웨어 전송 메커니즘(309)으로 전송된다. 전송된 제 1 세그먼트는, 데이터 세그먼트들을 2차 프로세서(305)의 시스템 메모리 내의 타겟 위치들로 위치시키기 위해 2차 프로세서에 의해 사용되는 정보를 포함하는 이미지 헤더일 수 있다. 이미지 헤더는 데이터에 대한 타겟 위치 정보를 결정하는데 사용되는 정보를 포함할 수 있다.

일 양상에서, 타겟 위치들이 미리 결정되지 않고, 오히려 분산 로딩 프로세스의 부분으로서 2차 프로세서에서 실행되는 소프트웨어에 의해 결정된다. 이미지 헤더로부터의 정보는 타겟 위치들을 결정하는데 사용될 수 있다. 이러한 양상에서, 2차 프로세서의 부트 로더는 먼저 1차 프로세서로부터의 이미지 헤더를 요청한다(1차 프로세서 CPU는 이미지 헤더를 전혀 프로세싱하지 않는다). 2차 프로세서는, 이미지 헤더를 조사함으로써 데이터 세그먼트들이 비휘발성 메모리에 놓이는 방법을 안다(RAM 어드레스/크기 이외에, 헤더는 또한 각각의 세그먼트에 대한 이미지 파일의 시작에 관련하여 비휘발성 메모리 내의 상대적인 위치들을 포함함). 데이터 세그먼트들에 대한 후속 요청들은 2차 프로세서에 의해 구동된다.

또 다른 양상에서, 1차 프로세서는, 이미지 헤더를 파싱하고 그후 이어지는 데이터 세그먼트들을 이미지 헤더에 지시된 특정 어드레스에 배치하도록 2차 프로세서의 제어기를 프로그래밍함으로써 세그먼트들을 2차 프로세서의 휘발성 메모리에 놓는 곳을 나타낼 수 있다. 이것은 2차 프로세서의 제어기의 이러한 외부 제어를 허용하기 위해 추가의 하드웨어를 수반할 수 있다.

이미지 헤더는 일반적으로, 세그먼트들 각각이 2차 프로세서의 시스템 메모리(305)에서 로딩되어야 하는 곳을 규정하는 세그먼트 시작 어드레스들 및 크기들의 리스트를 포함한다. 2차 프로세서(302)는 분산 로더 제어기(304)를 포함하는 하드웨어 전송 메커니즘(309)(예를 들면, USB 제어기)을 포함한다. 로딩 프로세스의 제 2 스테이지에서, 부트 로더는 칩 간 접속 제어기의 엔진이 인입하는 데이터를 수신하고 제 1 스테이지에서 수신된 헤더 정보에 따라 인입하는 데이터를 2차 프로세서의 대응하는 타겟 메모리 영역들(305)로 분산 로딩하도록 프로그래밍한다.

USB 또는 HSIC 버스의 경우에, 이미지의 각각의 세그먼트는 칩 간 통신 버스(310) 상에서 단일 USB 전송으로서 전송될 수 있다. 세그먼트의 크기 및 목적지 어드레스를 아는 것은, 소프트웨어가 2차 프로세서(302)에 의한 최소의 소프트웨어 개입을 통한 (시스템 메모리(305) 내의) 타겟 메모리 위치로의 직접적인 전체 세그먼트의 전송을 위해 2차 프로세서(302)의 분산 로더 제어기(304)를 프로그래밍하도록 허용한다. 이것은, 세그먼트들이 상당히 클 때(예를 들면, 1 메가바이트(MB) 초과) USB/HSIC 버스 상의 증가된 성능을 발생시킬 수 있다.

도 3에 도시된 바와 같이, 이미지 세그먼트들이 반드시 2차 프로세서의 시스템 메모리(305) 내의 연속적인 위치들에 배치되지는 않는다. 대신에, 세그먼트들은 메모리의 상이한 위치들에 널리 퍼질 수 있다. 도 3의 예시적인 로딩 프로세스는 2차 프로세서의 소프트웨어(즉, 이미지(303))의 복제품이 1차 프로세서(301)로부터 2차 프로세서의 시스템 메모리(305) 상의 세그먼트의 최종 목적지로 직접적으로 전송되는 것을 가능하게 한다.

이미지 헤더는 1차 프로세서(301)로부터 2차 프로세서(302)의 분산 로더 제어기(304)로 로딩된다. 그 이미지 헤더는 데이터 세그먼트들이 시스템 메모리(305) 내에 위치되는 곳에 관한 정보를 제공한다. 이에 따라, 분산 로더 제어기(304)는 이미지 세그먼트들을 2차 프로세서의 시스템 메모리(305) 내의 그들 각각의 타겟 위치들로 직접적으로 전송한다. 즉, 일단 2차 프로세서의 CPU가 자신의 메모리(305) 내의 이미지 헤더를 프로세싱하고 분산 로더 제어기(304)를 프로그래밍하면, 분산 로더 제어기(304)는 이미지 세그먼트들이 2차 프로세서의 시스템 메모리(305) 내로 가야할 필요가 있는 곳을 정확히 알고, 따라서 그후, 하드웨어 분산 로더 제어기(304)는 이에 따라 데이터 세그먼트들을 그들의 타겟 목적지들로 직접적으로 전송하도록 프로그래밍된다. 도 3의 예에서, 분산 로더 제어기(304)는 이미지 세그먼트들을 수신하고, 이들을 시스템 메모리(305) 내의 상이한 위치들로 분산시킨다. 일 양상에서, 실행 가능 소프트웨어 이미지는,전체 실행 가능 소프트웨어 이미지가 2차 프로세서의 하드웨어 버퍼에 저장되지 않고 2차 프로세서의 시스템 메모리로 로딩된다.

따라서, 어떠한 추가의 메모리 복제 동작들도 위의 양상의 2차 프로세서에서 발생하지 않는다. 따라서, 전체 이미지에 대한 임시 버퍼, 및 패킷 헤더 처리 등을 사용하는 종래의 기술들은 더 효율적인 직접적인 로딩 프로세스를 위하여 피하게 된다. 따라서, 도 3의 예시적인 로드 프로세스는 소프트웨어 이미지를 1차 프로세서로부터 2차 프로세서로 로딩하는데 통상적으로 요구되는 중간 버퍼 동작들을 요구하지 않는다. 전체 이미지를 유지하는 임시 버퍼로부터의 분산 로딩 대신에, 도 3의 예시적인 로드 프로세스는 이미지 세그먼트들을 하드웨어로부터 시스템 메모리로 직접적으로 그들의 각각의 타겟 목적지들에 직접 분산 로딩하는 것을 허용한다. 일단 이미지 헤더가 프로세싱되면, 실행 가능 이미지는 타겟 메모리로 직접적으로 분산 로딩되어, 추가의 CPU 개입을 피한다.

통상적으로, 외부 인터페이스(예를 들면, 1차 프로세서로부터 2차 프로세서로 이미지 데이터를 통신하는데 사용되는 바와 같음)가 수반될 때, 양자의 프로세서들이 실제 데이터가 무엇인지 및 그 데이터를 어떻게 판독하는지를 알도록 이미지 데이터를 전송하기 위한 몇몇의 메커니즘이 요구된다. 종종, 외부 인터페이스를 통해 전송될 데이터는 패킷화되고, 각각의 패킷은 패킷 내에 포함되는 데이터를 기술하는 헤더를 포함한다. 예를 들면, 데이터가 네트워크를 통해 전송되는 전송 제어 프로토콜/인터넷 프로토콜(TCP/IP) 시스템에서, 패킷 헤더들의 프로세싱과 연관된 오버헤드가 발생한다.

본 발명의 특정 양상들에 따라(예를 들면, 도 3의 예에서와 같이), 원시 이미지 데이터가 전송된다. 예를 들면, 패킷 헤더와 함께 이미지 데이터의 각각의 세그먼트를 전송하기보다는, 도 3의 예시적인 로드 프로세스는 전체 이미지와 연관된 헤더로부터의 데이터에 관한 필요한 정보를 결정한다. 따라서, 이미지 헤더가 초기에 전송될 수 있고, 데이터를 시스템 메모리(305)에 저장할 방법을 결정하기 위한 프로세싱 모두는 (이미지 헤더에 기초하여) 세그먼트들의 전송 전에 발생할 수 있고, 그후 세그먼트들이 전송됨에 따라 각각의 세그먼트에 대한 패킷-헤더의 프로세싱을 요구하기보다는, 세그먼트들이 원시 데이터로서 전송된다. 따라서, 도 3의 예에서, 원시 이미지 데이터는 1차 프로세서로부터 2차 프로세서로 통신되고, 그후 하드웨어에 의해 처리되고, 하드웨어는 임의의 USB 패킷 헤더들 등을 스트립 오프(strip off)할 수 있다. 이러한 예시적인 양상에서, 실제 데이터 세그먼트들 상에서 어떠한 CPU 프로세싱도 이루어지지 않고, 이로써 로드 프로세스의 효율을 개선한다.

다수의 이미지들이 동일한 2차 프로세서의 휘발성 메모리로 로딩되어야 할 때, 도 3의 위의 시퀀스는, 본 발명의 일 양상에 따라 전송되는 이미지들의 수만큼 여러번 반복될 수 있다. 특정 양상들에서, 1차 프로세서(301) 내에서, 비휘발성 메모리로부터 시스템 메모리로의 전송은 1차 프로세서로부터 2차 프로세서로 데이터를 전송하는 것과 동시에 발생할 수 있다.

일 양상에서, 각각의 세그먼트의 전송의 완료 시에, 2차 프로세서(302)는 다음 세그먼트를 전송하기 위해 분산 로더 제어기(304)를 프로그래밍하고 이미 전송된 세그먼트의 인증을 시작한다. 이것은, 2차 프로세서(302)가 인증을 수행하는 동안에 분산 로더 제어기(304)가 데이터를 전송하는 것을 가능하게 한다. 여기서 인증은 일반적으로 수신된 데이터의 무결성 및 진정성(authenticity)을 점검하는 것을 지칭한다. 인증 메커니즘의 세부 사항들은 본 발명의 범위 밖에 있고, 정해진 구현에서 요구될 수 있는 임의의 적절한 인증 메커니즘(당분야에 잘 알려진 것을 포함함)이 사용될 수 있다. 상술된 동시성(parallelism)은 또한, 정해진 구현에서 2차 프로세서에 의해 수행되도록 요구될 수 있는 다른 사후-전송 프로세싱에 적용될 수 있다.

최종 이미지의 최종 세그먼트가 전송되고 인증되자마자, 2차 프로세서(302)는 부트 프로세스를 계속하고, 전송된 이미지를 실행시킬 수 있다.

일 양상에서, 모뎀 (2차) 프로세서(110)는 임베딩된 부트 판독-전용 메모리(ROM)로부터 부트 로더를 실행시킨다. 그러한 양상에서, 하드웨어로부터 부트 ROM을 실행시키는 것은 모뎀 측 상의 플래시 메모리 또는 디바이스에 대한 필요성을 제거한다. ROM 코드는 실리콘 자체에 의해 실행될 수 있다.

도 4는 본 발명의 일 양상에 따른 분산 로딩 방법을 예시한 흐름도이다. 블록(402)에 도시된 바와 같이, 2차 프로세서는, 칩 간 통신 버스를 통해 1차 프로세서로부터, 1차 프로세서에 연결된 메모리에 저장된 2차 프로세서에 대한 실행 가능 소프트웨어 이미지에 대한 이미지 헤더를 수신하고, 실행 가능 소프트웨어 이미지는 이미지 헤더 및 적어도 하나의 데이터 세그먼트를 포함한다. 블록(404)에 도시된 바와 같이, 2차 프로세서는, 2차 프로세서가 적어도 하나의 데이터 세그먼트를 저장하도록 연결된 시스템 메모리 내의 적어도 하나의 위치를 결정하기 위해 이미지 헤더를 프로세싱한다. 블록(406)에 도시된 바와 같이, 2차 프로세서는, 칩 간 통신 버스를 통해 1차 프로세서로부터, 적어도 하나의 데이터 세그먼트를 수신한다. 블록(408)에 도시된 바와 같이, 2차 프로세서는 적어도 하나의 데이터 세그먼트를 시스템 메모리 내의 결정된 적어도 하나의 위치로 직접적으로 로딩한다.

일 양상에서, 장치는 실행 가능 이미지를 수신하기 위한 수단, 이미지 헤더를 프로세싱하기 위한 수단, 데이터 세그먼트를 수신하기 위한 수단, 및 데이터 세그먼트를 로딩하기 위한 수단을 포함한다. 이러한 수단은 1차 프로세서(301), 2차 프로세서(302), 버스 간 통신 버스(310), 메모리(305 또는 307), 비휘발성 메모리(306), 제어기(304), 또는 하드웨어 전송 메커니즘들(308 또는 309)을 포함할 수 있다. 또 다른 양상에서, 상술된 수단은 상술된 수단에 의해 언급된 기능들을 수행하도록 구성된 모듈 또는 임의의 장치일 수 있다.

위를 고려하여, 2차 프로세서의 소프트웨어 이미지는, 소프트웨어 이미지를 2차 프로세서에 접속된 비휘발성 메모리로부터 직접적으로 로딩하는 대신에, HS-USB 또는 고속 상호 접속과 같은 상호 접속 결합들을 통해 1차 프로세서로부터 로딩될 수 있다. 2차 프로세서는 비휘발성 메모리에 직접적으로 접속되지 않을 수 있다. 따라서, 본 발명의 양상들은, 2차 프로세서 이미지들이 1차 프로세서로부터 전송되는 다중-프로세서 시스템에서 2차 프로세서들을 부팅하는데 걸리는 시간을 감소시킬 수 있다. 이러한 감소는, 추가의 메모리 복제 동작들을 회피하고 인증과 같은 백그라운드 데이터 프로세싱과 동시에 발생하는 이미지 전송들을 가능하게 함으로써 성취된다.

도 5는, 본 발명의 실시예가 이롭게 사용될 수 있는 예시적인 무선 통신 시스템(500)을 도시하는 블록도이다. 예시를 목적으로, 도 5는 3 개의 원격 유닛들(520, 530 및 550) 및 2 개의 기지국들(540)을 도시한다. 무선 통신 시스템들이 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인식될 것이다. 원격 유닛들(520, 530 및 550)은, 개시된 MRAM을 포함하는 IC 디바이스들(525A, 525C 및 525B)을 포함한다. 다른 디바이스들이 또한 기지국들, 스위칭 디바이스들, 및 네트워크 장비와 같이 개시된 MRAM을 포함할 수 있다는 것이 인식될 것이다. 도 5는 기지국(540)으로부터 원격 유닛들(520, 530 및 550)로의 순방향 링크 신호들(580) 및 원격 유닛들(520, 530 및 550)로부터 기지국들(540)로의 역방향 링크 신호들(690)을 도시한다.

도 5에서, 원격 유닛(520)은 모바일 텔레폰으로서 도시되고, 원격 유닛(530)은 휴대용 컴퓨터로서 도시되고, 원격 유닛(550)은 무선 로컬 루프 시스템 내의 고정 위치 원격 유닛으로서 도시된다. 예를 들면, 원격 유닛들은 모바일 폰들, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛들, PDA들(personal data assistants)과 같은 휴대용 데이터 유닛들, GPS 가능 디바이스들, 내비게이션 디바이스들, 셋 톱 박스들, 음악 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 결합일 수 있다. 도 5가 본 발명의 교시들에 따른 원격 유닛들을 예시하지만, 본 발명은 이러한 예시적인 예시된 유닛들로 제한되지 않는다. 본 발명의 실시예들은 MRAM을 포함하는 임의의 디바이스에서 적절히 사용될 수 있다.

펌웨어 및/또는 소프트웨어 구현에 대해, 방법들은 본원에 기재된 기능들을 수행하는 모듈들(예를 들면, 절차들, 기능들 등)로 구현될 수 있다. 명령들을 유형으로(tangibly) 포함하는 임의의 기계-판독 가능 매체는 본원에 기재된 방법들을 구현하는데 사용될 수 있다. 예를 들면, 소프트웨어 코드들은 메모리에 저장되고, 프로세서 유닛에 의해 실행될 수 있다. 메모리는 프로세서 유닛 내에서 또는 프로세서 유닛 외부에서 구현될 수 있다. 본원에 사용된 바와 같이, 용어 "메모리"는 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리의 임의의 형태를 지칭하고, 메모리의 임의의 특정 형태, 또는 메모리들의 수, 또는 메모리가 저장되는 매체들의 형태로 제한되지 않는다.

펌웨어 및/또는 소프트웨어로 구현되면, 기능들은 컴퓨터-판독 가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장될 수 있다. 예들은 데이터 구조가 인코딩된 컴퓨터-판독 가능 매체들 및 컴퓨터 프로그램이 인코딩된 컴퓨터-판독 가능 매체들을 포함한다. 컴퓨터-판독 가능 매체들은 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 비제한적인 예로서, 그러한 판독 가능 매체들은, RAM, ROM, EEPROM, CD-ROM 또는 다른 광학적 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있고, 본원에 사용된 바와 같이, 본원에 사용된 바와 같이, 디스크(disk) 및 디스크(disc)는 콤팩트 디스크(CD: compact disc), 레이저 디스크(laser disc), 광학 디스크(optical disc), 디지털 다기능 디스크(DVD: digital versatile disc), 플로피 디스크(floppy disk) 및 블루-레이 디스크(blu-ray disc)를 포함하며, 여기서 디스크(disk)들은 일반적으로 자기적으로 데이터를 재생하는 반면에, 디스크(disc)들은 레이저들을 통해 데이터를 광학적으로 재생한다. 위의 것들의 결합들은 또한 컴퓨터-판독 가능 매체들의 범위 내에 포함되어야 한다.

컴퓨터 판독 가능 매체 상의 저장에 부가하여, 명령들 및/또는 데이터는 통신 장치에 포함된 전송 매체들 상의 신호들로서 제공될 수 있다. 예를 들면, 통신 장치는 명령들 및 데이터를 나타내는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는 하나 이상의 프로세서들로 하여금 청구항들에 개략적으로 서술된 기능들을 구현하게 하도록 구성된다.

특정 회로가 제시되었지만, 본 발명을 실현하기 위해 개시된 회로들 모두가 요구되는 것은 아니라는 것이 당업자에 의해 인식될 것이다. 또한, 임의의 잘 알려진 회로들은 본 발명에 대한 포커스를 유지하기 위해 기재되지 않았다.

본 발명 및 그의 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 규정된 바와 같은 본 발명의 기술로부터 벗어나지 않고 다양한 변화들, 대체들 및 변경들이 본원에서 이루어질 수 있다는 것이 이해되어야 한다. 예를 들면, "위" 및 "아래"와 같은 관계 용어들은 기판 또는 전자 디바이스에 관련하여 사용된다. 물론, 기판 또는 전자 디바이스가 뒤집히면, 위가 아래가 되고, 그 역도 가능하다. 부가적으로, 옆으로 배향되면, 위 및 아래는 기판 또는 전자 디바이스의 측면들을 지칭할 수 있다. 또한, 본 출원의 범위는 본 명세서에 기재된 프로세스, 기계, 제조, 물질의 조성들, 수단, 방법들 및 단계들의 특징 실시예들로 제한되도록 의도되지 않는다. 당업자가 본 발명으로부터 용이하게 인지할 바와 같이, 본원에 기재된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 성취하는, 현재 존재하거나 나중에 개발될 프로세스들, 기계들, 제조, 물질의 조성들, 수단, 방법들 또는 단계들이 본 발명에 따라 활용될 수 있다. 따라서, 첨부된 청구항들은 그러한 프로세스들, 기계들, 제조, 물질의 조성들, 수단, 방법들 또는 단계들을 청구항들의 범위 내에 포함시키도록 의도된다.

Claims

다중-프로세서 시스템으로서,
실행 가능 소프트웨어 이미지의 적어도 일부분을 수신하기 위한 하드웨어 버퍼 및 시스템 메모리를 포함하는 2차 프로세서 ― 상기 2차 프로세서는 상기 실행 가능 소프트웨어 이미지를 상기 하드웨어 버퍼로부터 상기 시스템 메모리로 직접적으로 로딩하기 위한 분산 로더 제어기(scatter loader controller)를 포함함 ― ;
메모리와 연결된 1차 프로세서 ― 상기 메모리는 상기 2차 프로세서에 대한 상기 실행 가능 소프트웨어 이미지를 저장함 ― ; 및
상기 1차 프로세서 및 상기 2차 프로세서를 통신 가능하게 연결하는 인터페이스 ― 상기 인터페이스를 통해 상기 실행 가능 소프트웨어 이미지가 상기 2차 프로세서에 의해 수신됨 ― 를 포함하는,
다중-프로세서 시스템.
제 1 항에 있어서,
상기 분산 로더 제어기는, 상기 2차 프로세서 상의 시스템 메모리 위치들 사이에서 데이터를 복제하지 않고, 상기 실행 가능 소프트웨어 이미지를 상기 하드웨어 버퍼로부터 상기 2차 프로세서의 상기 시스템 메모리로 직접적으로 로딩하도록 구성되는,
다중-프로세서 시스템.
제 1 항에 있어서,
상기 실행 가능 소프트웨어 이미지의 원시(raw) 이미지 데이터는 상기 인터페이스를 통해 상기 2차 프로세서에 의해 수신되는,
다중-프로세서 시스템.
제 1 항에 있어서,
상기 실행 가능 소프트웨어 이미지는 이미지 헤더 및 적어도 하나의 데이터 세그먼트를 포함하는,
다중-프로세서 시스템.
제 4 항에 있어서,
상기 2차 프로세서는, 상기 적어도 하나의 데이터 세그먼트를 저장하기 위한 상기 시스템 메모리 내의 적어도 하나의 위치를 결정하기 위해 상기 이미지 헤더를 수신하고 상기 이미지 헤더를 프로세싱하도록 구성되는,
다중-프로세서 시스템.
제 5 항에 있어서,
상기 2차 프로세서는, 상기 적어도 하나의 데이터 세그먼트를 수신하기 전에, 상기 수신된 이미지 헤더에 기초하여, 상기 적어도 하나의 데이터 세그먼트를 저장하기 위한 상기 시스템 메모리 내의 상기 적어도 하나의 위치를 결정하도록 구성되는,
다중-프로세서 시스템.
제 1 항에 있어서,
상기 2차 프로세서는 상기 2차 프로세서에 대한 상기 실행 가능 소프트웨어 이미지의 전송을 개시하는 부트 로더를 저장하는 비휘발성 메모리를 더 포함하는,
다중-프로세서 시스템.
제 1 항에 있어서,
상기 1차 및 2차 프로세서들은 상이한 칩들 상에 위치되는,
다중-프로세서 시스템.
제 1 항에 있어서,
상기 실행 가능 소프트웨어 이미지의 일부분은, 전체 실행 가능 소프트웨어 이미지가 상기 하드웨어 버퍼에 저장되지 않고, 상기 2차 프로세서의 상기 시스템 메모리로 로딩되는,
다중-프로세서 시스템.
제 1 항에 있어서,
모바일 폰, 셋 톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛 및 고정 위치 데이터 유닛 중 적어도 하나에 통합되는,
다중-프로세서 시스템.
2차 프로세서에서, 칩 간 통신 버스를 통해 1차 프로세서로부터, 상기 1차 프로세서에 연결된 메모리에 저장되는 상기 2차 프로세서에 대한 실행 가능 소프트웨어 이미지에 대한 이미지 헤더를 수신하는 단계 ― 상기 실행 가능 소프트웨어 이미지는 상기 이미지 헤더 및 적어도 하나의 데이터 세그먼트를 포함함 ― ;
상기 2차 프로세서에 의해, 상기 2차 프로세서가 상기 적어도 하나의 데이터 세그먼트를 저장하도록 연결된 시스템 메모리 내의 적어도 하나의 위치를 결정하기 위해 상기 이미지 헤더를 프로세싱하는 단계;
상기 2차 프로세서에서, 상기 칩 간 통신 버스를 통해 상기 1차 프로세서로부터, 상기 적어도 하나의 데이터 세그먼트를 수신하는 단계; 및
상기 2차 프로세서에 의해, 상기 적어도 하나의 데이터 세그먼트를 상기 시스템 메모리 내의 상기 결정된 적어도 하나의 위치로 직접적으로 로딩하는 단계를 포함하는,
방법.
제 11 항에 있어서,
상기 실행 가능 소프트웨어 이미지를 사용하여 상기 2차 프로세서를 부팅하는 단계를 더 포함하는,
방법.
제 11 항에 있어서,
시스템 메모리 위치들 사이에서 데이터를 복제하지 않고, 상기 실행 가능 소프트웨어 이미지를 하드웨어 버퍼로부터 상기 2차 프로세서의 상기 시스템 메모리로 직접적으로 로딩하는 단계를 더 포함하는,
방법.
제 11 항에 있어서,
상기 프로세싱하는 단계는 상기 로딩하는 단계 전에 발생하는,
방법.
제 11 항에 있어서,
상기 1차 및 2차 프로세서들은 상이한 칩들 상에 위치되는,
방법.
제 11 항에 있어서,
모바일 폰, 셋 톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛 및 고정 위치 데이터 유닛 중 적어도 하나에서 상기 수신하는 단계, 프로세싱하는 단계 및 로딩하는 단계를 수행하는 단계를 더 포함하는,
방법.
2차 프로세서에서, 칩 간 통신 버스를 통해 1차 프로세서로부터, 상기 1차 프로세서에 연결된 메모리에 저장되는 상기 2차 프로세서에 대한 실행 가능 소프트웨어 이미지에 대한 이미지 헤더를 수신하기 위한 수단 ― 상기 실행 가능 소프트웨어 이미지는 상기 이미지 헤더 및 적어도 하나의 데이터 세그먼트를 포함함 ― ;
상기 2차 프로세서에 의해, 상기 2차 프로세서가 상기 적어도 하나의 데이터 세그먼트를 저장하도록 연결된 시스템 메모리 내의 적어도 하나의 위치를 결정하기 위해 상기 이미지 헤더를 프로세싱하기 위한 수단;
상기 2차 프로세서에서, 상기 칩 간 통신 버스를 통해 상기 1차 프로세서로부터, 상기 적어도 하나의 데이터 세그먼트를 수신하기 위한 수단; 및
상기 2차 프로세서에 의해, 상기 적어도 하나의 데이터 세그먼트를 상기 시스템 메모리 내의 상기 결정된 적어도 하나의 위치로 직접적으로 로딩하기 위한 수단을 포함하는,
장치.
제 17 항에 있어서,
모바일 폰, 셋 톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛 및 고정 위치 데이터 유닛 중 적어도 하나에 통합되는,
장치.
다중-프로세서 시스템으로서,
제 1 비휘발성 메모리와 연결된 1차 프로세서 ― 상기 제 1 비휘발성 메모리는 상기 1차 프로세서에 연결되고 상기 1차 프로세서에 대한 파일 시스템 및 상기 1차 프로세서 및 2차 프로세서에 대한 실행 가능 이미지들을 저장함 ― ;
제 2 비휘발성 메모리와 연결된 2차 프로세서 ― 상기 제 2 비휘발성 메모리는 상기 2차 프로세서에 연결되고 상기 2차 프로세서에 대한 구성 파라미터들 및 파일 시스템을 저장함 ― ; 및
상기 1차 프로세서 및 상기 2차 프로세서를 통신 가능하게 연결하는 인터페이스 ― 상기 인터페이스를 통해 실행 가능 소프트웨어 이미지가 상기 2차 프로세서에 의해 수신됨 ― 를 포함하는,
다중-프로세서 시스템.
제 19 항에 있어서,
모바일 폰, 셋 톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛 및 고정 위치 데이터 유닛 중 적어도 하나에 통합되는,
다중-프로세서 시스템.
다중-프로세서 시스템으로서,
제 1 비휘발성 메모리와 연결된 1차 프로세서 ― 상기 제 1 비휘발성 메모리는 상기 1차 프로세서에 연결되고 상기 1차 및 2차 프로세서들에 대한 실행 가능 이미지들 및 파일 시스템들을 저장함 ― ;
상기 제 1 비휘발성 메모리에 직접적으로 연결되지 않는 2차 프로세서; 및
상기 1차 프로세서 및 상기 2차 프로세서를 통신 가능하게 연결하는 인터페이스 ― 상기 인터페이스를 통해 실행 가능 소프트웨어 이미지가 상기 2차 프로세서에 의해 수신됨 ― 를 포함하는,
다중-프로세서 시스템.
제 21 항에 있어서,
모바일 폰, 셋 톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛 및 고정 위치 데이터 유닛 중 적어도 하나에 통합되는,
다중-프로세서 시스템.
1차 프로세서에 연결된 메모리로부터, 상기 1차 프로세서 및 2차 프로세서를 통신 가능하게 연결하는 인터페이스를 통해 2차 프로세서에 대한 실행 가능 소프트웨어 이미지를 전송하는 단계;
상기 2차 프로세서에서, 상기 실행 가능 소프트웨어 이미지를 수신하는 단계; 및
상기 2차 프로세서에서, 상기 실행 가능 소프트웨어 이미지를 실행시키는 단계를 포함하는,
방법.
제 23 항에 있어서,
모바일 폰, 셋 톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛 및 고정 위치 데이터 유닛 중 적어도 하나에서 상기 전송하는 단계, 수신하는 단계 및 실행시키는 단계를 수행하는 단계를 더 포함하는,
방법.