KR20120137865A - 발광소자 및 발광소자 패키지 - Google Patents

발광소자 및 발광소자 패키지 Download PDF

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KR20120137865A
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Abstract

본 발명은 발광소자 및 발광소자 패키지에 관한 것이다. 실시예에 따른 발광소자는, 기판; 상기 기판 상의 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상의 활성층; 상기 활성층 상의 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상의 제2 전극; 상기 제2 도전형 반도체층, 상기 활성층, 상기 제1 도전형 반도체층의 일부를 종방향으로 제거하여 드러난 상기 제1 도전형 반도체층 상에 배치된 제1 전극; 을 포함하고, 상기 제1 전극에 인접하여, 상기 제1 도전형 반도체층의 일부의 횡방향으로 트렌치를 포함한다.
실시예에 따른 발광소자 및 발광소자 패키지는 균일한 전류 분포를 통해 발광 효율을 향상시키고, 국소 가열을 방지하여 신뢰성을 향상시킬 수 있다.

Description

발광소자 및 발광소자 패키지{Light emitting device and light emitting device package}
본 발명은 발광소자 및 발광소자 패키지에 관한 것이다.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광다이오드(Lighit Emitting Diode; LED)를 포함하는 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
실시예는 균일한 전류 분포를 통해 발광 효율을 향상시키고, 국소 가열을 방지하여 신뢰성을 향상시킬 수 있는 발광소자 및 발광소자 패키지를 제공한다.
실시예에 따른 발광소자는, 기판; 상기 기판 상의 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상의 활성층; 상기 활성층 상의 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상의 제2 전극; 상기 제2 도전형 반도체층, 상기 활성층, 상기 제1 도전형 반도체층의 일부를 종방향으로 제거하여 드러난 상기 제1 도전형 반도체층 상에 배치된 제1 전극; 을 포함하고, 상기 제1 전극에 인접하여, 상기 제1 도전형 반도체층의 일부의 횡방향으로 트렌치를 포함한다.
또한, 상기 제1 도전형 반도체층의 하단으로부터 상기 트렌치가 형성되는 높이는 상기 제1 도전형 반도체층의 전체 두께의 30 내지 80%이다.
또한, 상기 트렌치의 폭은 상기 제2 도전형 반도체층의 폭의 20 내지 40%이다.
또한, 상기 트렌치의 두께는 제1 도전형 반도체층의 전체 두께의 0.25 내지 25%이다.
또한, 상기 기판과 상기 제1 도전형 반도체층 사이에 배치된 반사층; 을 더 포함한다.
또한, 상기 활성층과 상기 제2 도전형 반도체층 사이의 전자차단층; 을 더 포함한다.
또한, 상기 제1 전극과 상기 제2 전극의 단부 높이는 동일하다.
실시예의 발광소자 패키지는, 패키지 몸체; 상기 패키지 몸체 상에 구비되는 상기발광소자; 상기 패키지 몸체에 구비되고, 상기 발광소자와 전기적으로 연결되는 리드 프레임; 및 상기 발광소자를 포위하는 수지층; 을 포함한다.
또한, 상기 발광소자는 플립칩 본딩에 의해 상기 리드 프레임과 전기적으로 연결된다.
또한, 상기 패키지 몸체에는 캐비티가 형성되고, 상기 발광 소자는 상기 캐비티 내에 실장된다.
또한, 상기 캐비티의 측벽에는 반사판이 배치된다.
또한, 상기 발광소자는 솔더에 의해 상기 리드프레임과 전기적으로 연결된다.
실시예에 따른 발광소자 및 발광소자 패키지는 균일한 전류 분포를 통해 발광 효율을 향상시키고, 국소 가열을 방지하여 신뢰성을 향상시킬 수 있다.
도 1은 실시예에 따른 발광소자를 나타내는 단면도이다.
도 2는 다른 실시예에 따른 발광소자를 나타내는 단면도이다.
도 3은 다른 실시예에 따른 발광소자를 나타내는 단면도이다.
도 4는 다른 실시예에 따른 발광소자를 나타내는 단면도이다.
도 5는 실시예에 따른 발광소자 패키지를 나타낸다.
도 6은 발광모듈을 갖는 조명 장치의 일 실시예를 도시하는 도면이다.
본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
상기의 실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위/상(on)"에 또는 "아래/하(under)"에 형성되는 것으로 기재되는 경우에 있어, "위/상(on)"와 "아래/하(under)"는 "직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 실시예에 따른 발광소자를 나타내는 단면도이다.
발광 소자(100)는, 기판(110)과, 상기 기판(110) 상에 제1 도전형 반도체층(120), 활성층(130), 전자차단층(140) 및 제2 도전형 반도체층(150)을 포함할 수 있다.
기판(110) 상에는 제1 도전형 반도체층(120)이 배치된다. 제1 도전형 반도체층(120)은 InxAlyGa1 -x- yN의 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
제1 도전형 반도체층(120) 상에는 활성층(130)이 배치된다. 활성층(130)은 예를 들어, InxAlyGa1 -x- yN의 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 반도체 재료를 포함하여 형성할 수 있으며, 양자선(Quantum wire) 구조, 양자점(Quantum dot) 구조, 단일양자우물 구조 또는 다중양자우물 구조(Multi Quantum Well; MQW) 중 적어도 하나를 포함할 수 있다. 예를 들어, 활성층(130)은 다중양자우물 구조의 InGaN/GaN층으로 이루어질 수 있다.
활성층(130) 상에는 제2 도전형 반도체층(150)보다 더 큰 에너지 밴드 갭을 갖는 반도체로 이루어진 전자차단층(EBL; 140)이 배치될 수 있다.
전자차단층(140) 상에는 제2 도전형 반도체층(150)이 배치된다. 제2 도전형 반도체층(150)은 InxAlyGa1 -x- yN의 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(150) 상에는 제2 전극(160)이 배치된다. 한편, 제2 도전형 반도체층(150), 전자차단층(140), 활성층(130)의 일부는 식각(etching)에 의해 제거되어, 저면에 제1 도전형 반도체층(120)의 일부가 드러난다. 식각에 의해 드러난 제1 도전형 반도체층(120), 즉 활성층(130)이 형성되지 않은 제1 도전형 반도체층(120) 상에는 제1 전극(170)이 형성된다.
발광소자(100)는 플립칩 본딩(flip chip bonding)에 의해 패키지 몸체(50) 상의 리드프레임(51, 52)에 전기적으로 연결될 수 있다. 즉, 제2 전극(160)과 리드프레임(51) 사이 그리고 제1 전극(170)과 리드프레임(52) 사이에 솔더(solder)(60)가 위치되어 본딩될 수 있다.
제2 전극(160)을 통해 공급된 전류는 제2 도전형 반도체층(150), 전자차단층(140), 활성층(130), 제1 도전형 반도체층(120)을 거쳐 제1 전극(170)으로 흘러간다. 제1 도전형 반도체층(120)의 높은 저항으로 인해 제2 전극(160)을 통해 공급된 전류는 화살표로 도시된 바와 같이, 제2 전극(160)에서 제1 전극(170)으로 이어지는 최단 코스로 더 많이 흐르는 경향이 있다. 따라서, 발광소자(100)에서 제1 전극(170)에 가까운 쪽으로 더 많은 전류가 흐르고, 제1 전극(170)에서 먼 쪽으로는 더 적은 전류가 흐르게 된다.
이러한 전류 흐름의 불균일은 내부양자효율(Internal Quantum Efficiency; IQE)을 저하시키고, 발광소자(100)에서 국소가열을 유발하여 발광소자(100)의 신뢰성을 저하시키는 문제가 있다.
도 2는 다른 실시예에 따른 발광소자를 나타내는 단면도이다.
발광 소자(200)는, 기판(210)과, 상기 기판(210) 상에 제1 도전형 반도체층(220), 활성층(230), 전자차단층(240) 및 제2 도전형 반도체층(250)을 포함할 수 있다.
기판(210)은, 예를 들어, 사파이어(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등이 사용될 수 있다.
기판(210) 상에는 제1 도전형 반도체층(220)이 배치된다. 제1 도전형 반도체층(220)은 InxAlyGa1 -x- yN의 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다. 예를 들어, 제1 도전형 반도체층(220)은 n형 도펀트가 도핑된 GaN층 또는 AlGaN층으로 이루어질 수 있다.
제1 도전형 반도체층(220) 상에는 활성층(230)이 배치된다. 활성층(230)은 예를 들어, InxAlyGa1 -x- yN의 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 반도체 재료를 포함하여 형성할 수 있으며, 양자선(Quantum wire) 구조, 양자점(Quantum dot) 구조, 단일양자우물 구조 또는 다중양자우물 구조(Multi Quantum Well; MQW) 중 적어도 하나를 포함할 수 있다. 예를 들어, 활성층(130)은 다중양자우물 구조의 InGaN/GaN층으로 이루어질 수 있다.
상기 활성층(230)이 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과, InaAlbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다. 상기 우물층은 상기 장벽층의 에너지 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
활성층(230)은 제1 도전형 반도체층(220) 및 제2 도전형 반도체층(250)으로부터 제공되는 전자 및 정공의 재결합(recombination) 과정에서 발생되는 에너지에 의해 광을 방출한다.
기판(210)과 제1 도전형 반도체층(220) 사이에는 반사층(211)이 배치될 수 있다. 반사층(211)은 활성층(230)에서 발생되는 광이 기판(210)에 흡수되는 것을 방지하여 발광소자의 발광효율을 향상시킬 수 있다.
이러한 반사층(211)은 특정 파장 대역의 광을 반사시키는 DBR층(Distributed Bragg Reflector Layer)으로 구성될 수 있다. 상기 DBR층은 굴절율이 다른 두가지 물질을 교대로 쌓은 층으로 구성되어, 제1 파장 대역은 광을 투과시키고, 제2 파장 대역의 광은 반사시킬 수 있다. 또한, 반사층(211)은 포토 솔더 레지스트(Photo Solder Resist; PSR), 특히 화이트 포토 솔더 레지스트(white PSR)로 형성될 수 있다.
활성층(230) 상에는 제2 도전형 반도체층(250)보다 더 큰 에너지 밴드 갭을 갖는 반도체로 이루어진 전자차단층(EBL; 240)이 배치될 수 있다. 실시예에서 이러한 전자차단층(240)은 AlGaN으로 이루어질 수 있다. 전자차단층(240)은 생략될 수 있다.
전자차단층(240)은 제2 도전형 반도체층(250)보다 더 큰 에너지 밴드갭을 갖고 있으므로, 제1 도전형 반도체층(220)으로부터 제공되는 전자가 활성층(230)에서 재결합되지 않고 제2 도전형 반도체층(250)으로 오버플로우되는 것을 효과적으로 방지할 수 있다. 따라서, 전자차단층은 오버플로잉으로 인해 소모되는 전자를 감소시킴으로써 발광 소자의 광효율을 향상시킬 수 있다.
전자차단층(240) 상에는 제2 도전형 반도체층(250)이 배치된다. 제2 도전형 반도체층(250)은 InxAlyGa1 -x- yN의 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다. 예를 들어, 제2 도전형 반도체층(250)은 p형 도펀트가 도핑된 GaN층으로 이루어질 수 있다.
제2 도전형 반도체층(250) 상에는 제2 전극(260)이 배치된다. 한편, 제2 도전형 반도체층(250), 전자차단층(240), 활성층(230)의 일부는 식각(etching)에 의해 제거되어, 저면에 제1 도전형 반도체층(220)의 일부가 드러난다. 식각에 의해 드러난 제1 도전형 반도체층(220), 즉 활성층(230)이 형성되지 않은 제1 도전형 반도체층(220) 상에는 제1 전극(270)이 배치된다.
상기에서 제1 도전형 반도체층(220)은 n형 반도체로 형성되고, 제2 도전형 반도체층(250)은 p형 반도체로 형성되는 것으로 설명하였지만, 반대로 제1 도전형 반도체층(220)이 p형 반도체로 형성되고, 제2 도전형 반도체층(250)이 n형 반도체로 형성될 수도 있다.
발광소자(200)는 뒤집혀져서, 즉 기판(210)이 위로 가고, 제2 도전형 반도체층(250)이 아래로 오도록 패키지 몸체(50) 상에 안착될 수 있다. 발광소자(200)는 플립칩 본딩(flip chip bonding)에 의해 패키지 몸체(50) 상의 리드프레임(51, 52)에 전기적으로 연결될 수 있다. 즉, 제2 전극(260)과 리드프레임(51) 사이 그리고 제1 전극(270)과 리드프레임(52) 사이에 솔더(solder)(60)가 위치되어 본딩될 수 있다. 이때, 제1 전극(270)과 제2 전극(260)의 단부 높이는 동일할 수 있다.
본 실시예에서, 제1 도전형 반도체층(220)에는 제1 전극(270)에 인접하여 제1 도전형 반도체층(220)의 일부를 횡방향으로 제거한 트렌치(trench; 280)가 형성된다.
제1 도전형 반도체층(220)의 하단으로부터 트렌치(280)가 형성되는 높이(h)는 1 내지 2㎛가 될 수 있다. 이러한 높이(h)는 제1 도전형 반도체층(220)의 전체 두께(T)의 30 내지 80%가 될 수 있다.
제2 도전형 반도체층(250)이 100㎛인 경우, 트렌치(280)의 폭(w)은 20 내지 40㎛가 될 수 있다. 이는 제2 도전형 반도체층(250)의 전체 폭의 20 내지 40%가 될 수 있다.
트렌치(280)의 두께(t)는 50 내지 5000Å이 될 수 있다. 이는 제1 도전형 반도체층(220)의 전체 두께(T)의 0.25 내지 25%가 될 수 있다.
이러한 트렌치(280)는 제1 전극(270)에 인접하여 형성되므로, 제2 전극(260)을 통해 공급된 전류가 화살표로 도시된 바와 같이 트렌치(280)를 우회하여 흐르게 한다.
이는 제2 전극(260)을 통해 공급된 전류가 트렌치(280)를 우회하는 과정에서 제1 전극(270)에 가까운 쪽으로 치우치는 경향을 완화하여 균일한 전류 흐름을 가능하게 한다.
이와 같이, 전류 흐름이 균일하게 됨으로써, 발광소자(200)의 내부양자효율(IQE)을 향상시키고, 발광소자(200)의 국소가열에 의한 신뢰성 저하 문제를 해결할 수 있다.
도 3은 다른 실시예에 따른 발광소자를 나타내는 단면도이다.
발광 소자(300)는, 기판(310)과, 상기 기판(310) 상에 제1 도전형 반도체층(320), 활성층(330), 전자차단층(340) 및 제2 도전형 반도체층(350)을 포함할 수 있다. 상기 기판(310), 제1 도전형 반도체층(320), 활성층(330), 전자차단층(340) 및 제2 도전형 반도체층(350)의 구성은 도 2에 도시된 기판(210), 제1 도전형 반도체층(220), 활성층(230), 전자차단층(240) 및 제2 도전형 반도체층(250)과 동일하다.
제2 도전형 반도체층(350) 상에는 제2 전극(360)이 배치된다. 한편, 제2 도전형 반도체층(350), 전자차단층(340), 활성층(330)의 일부는 식각(etching)에 의해 제거되어, 저면에 제1 도전형 반도체층(320)의 일부가 드러난다. 식각에 의해 드러난 제1 도전형 반도체층(320), 즉 활성층(330)이 형성되지 않은 제1 도전형 반도체층(320) 상에는 제1 전극(370)이 배치된다.
발광소자(300)는 와이어(55)에 의해 패키지 몸체(50) 상의 리드프레임(51, 52)에 전기적으로 연결될 수 있다.
상기에서 제1 도전형 반도체층(320)은 n형 반도체로 형성되고, 제2 도전형 반도체층(350)은 p형 반도체로 형성되는 것으로 설명하였지만, 반대로 제1 도전형 반도체층(320)이 p형 반도체로 형성되고, 제2 도전형 반도체층(350)이 n형 반도체로 형성될 수도 있다.
제1 도전형 반도체층(320)에는 제1 전극(370)에 인접하여 제1 도전형 반도체층(320)의 일부를 횡방향으로 제거한 트렌치(380)가 형성된다.
이러한 트렌치(380)는 제1 전극(370)에 인접하여 형성되므로, 제2 전극(360)을 통해 공급된 전류가 화살표로 도시된 바와 같이 트렌치(380)를 우회하여 흐르게 한다.
이는 제2 전극(360)을 통해 공급된 전류가 제1 전극(370)에 가까운 쪽으로 집중되는 경향을 완화하여 균일한 전류 흐름을 가능하게 하여, 발광소자(300)의 내부양자효율(IQE)을 향상시키고, 발광소자(300)의 국소가열에 의한 신뢰성 저하 문제를 해결할 수 있다.
도 4는 다른 실시예에 따른 발광소자를 도시하는 도면이다.
발광 소자(400)는, 기판(410)과, 상기 기판(410) 상에 제1 도전형 반도체층(420), 활성층(430), 전자차단층(440) 및 제2 도전형 반도체층(450)을 포함할 수 있다.
기판(410)은, 예를 들어, 사파이어(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등이 사용될 수 있다.
기판(410) 상에는 반사층(411)이 배치될 수 있다. 반사층(411)은 활성층(430)에서 발생되는 광이 기판(410)에 흡수되는 것을 방지하여 발광소자의 발광효율을 향상시킬 수 있다.
이러한 반사층(411)은 특정 파장 대역의 광을 반사시키는 DBR층(Distributed Bragg Reflector Layer)으로 구성될 수 있다. 상기 DBR층은 굴절율이 다른 두가지 물질을 교대로 쌓은 층으로 구성되어, 제1 파장 대역은 광을 투과시키고, 제2 파장 대역의 광은 반사시킬 수 있다. 또한, 반사층(411)은 포토 솔더 레지스트(Photo Solder Resist; PSR), 특히 화이트 포토 솔더 레지스트(white PSR)로 형성될 수 있다.
반사층(411) 상에는 제1 도전형 반도체층(420)이 배치된다. 제1 도전형 반도체층(420)은 InxAlyGa1 -x- yN의 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다. 예를 들어, 제1 도전형 반도체층(420)은 n형 도펀트가 도핑된 GaN층 또는 AlGaN층으로 이루어질 수 있다.
제1 도전형 반도체층(420) 상에는 활성층(430)이 배치된다. 활성층(430)은 예를 들어, InxAlyGa1 -x- yN의 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 반도체 재료를 포함하여 형성할 수 있으며, 양자선(Quantum wire) 구조, 양자점(Quantum dot) 구조, 단일양자우물 구조 또는 다중양자우물 구조(Multi Quantum Well; MQW) 중 적어도 하나를 포함할 수 있다. 예를 들어, 활성층(130)은 다중양자우물 구조의 InGaN/GaN층으로 이루어질 수 있다.
상기 활성층(430)이 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과, InaAlbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다. 상기 우물층은 상기 장벽층의 에너지 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
활성층(430) 상에는 제2 도전형 반도체층(450)보다 더 큰 에너지 밴드 갭을 갖는 반도체로 이루어진 전자차단층(EBL; 440)이 형성될 수 있다. 실시예에서 이러한 전자차단층(440)은 AlGaN으로 이루어질 수 있다. 전자차단층(440)은 생략될 수 있다.
전자차단층(440) 상에는 제2 도전형 반도체층(450)이 배치된다. 제2 도전형 반도체층(450)은 InxAlyGa1 -x- yN의 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다. 예를 들어, 제2 도전형 반도체층(450)은 p형 도펀트가 도핑된 GaN층으로 이루어질 수 있다.
제2 도전형 반도체층(450) 상에는 제2 전극(460)이 형성된다. 한편, 제2 도전형 반도체층(450), 전자차단층(440), 활성층(430)의 일부는 식각(etching)에 의해 제거되어, 저면에 제1 도전형 반도체층(420)의 일부가 드러난다. 식각에 의해 드러난 제1 도전형 반도체층(420), 즉 활성층(430)이 형성되지 않은 제1 도전형 반도체층(420) 상에는 제1 전극(470)이 배치된다.
제2 도전형 반도체층(450), 전자차단층(440), 활성층(430)은 이격되어 제거됨으로써, 복수 개의 제1 전극(470)이 형성된다. 그에 따라, 제2 전극(460)도 복수 개가 형성된다.
제1 도전형 반도체층(420)에는 제1 전극(470)에 인접하여 제1 도전형 반도체층(420)의 일부를 횡방향으로 제거한 트렌치(480)가 형성된다.
본 실시예에서는, 하나의 발광소자(400)에서 복수 개의 제1 전극(470)과 제2 전극(460)이 형성되어, 제1 전극(470)과 제2 전극(460)이 교대로 형성되는 구조가 된다. 따라서, 제1 전극(470)과 제2 전극(460)을 갖는 단위 발광소자가 복수 개 연결되는 구조가 된다.
하나의 단위 발광소자에서 제1 도전형 반도체층(420)의 양쪽에는 각각 제1 전극(470)이 위치하게 되어, 제1 도전형 반도체층(420)은 양측에 각각 트렌치(480)를 가질 수 있다. 각각의 트렌치(480)의 구성은 도 2에 도시된 트렌치(280)와 같다.
발광소자(400)는 뒤집혀져서 플립칩 본딩(flip chip bonding)에 의해 패키지 몸체(50) 상의 리드프레임(51, 52)에 전기적으로 연결될 수 있다.
상기에서 제1 도전형 반도체층(420)은 n형 반도체로 형성되고, 제2 도전형 반도체층(450)은 p형 반도체로 형성되는 것으로 설명하였지만, 반대로 제1 도전형 반도체층(420)이 p형 반도체로 형성되고, 제2 도전형 반도체층(450)이 n형 반도체로 형성될 수도 있다.
도 5는 실시예에 따른 발광소자 패키지를 나타낸다.
발광소자 패키지(500)는 패키지 몸체(510), 리드 프레임(512, 514), 발광소자(520), 반사판(525), 및 수지층(540)을 포함한다.
패키지 몸체(510)의 상면에는 캐비티(cavity)가 형성될 수 있다. 상기 캐비티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(510)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시예는 패키지 몸체(410)의 재질, 구조 및 형상으로 한정되지 않는다.
리드 프레임(512, 514)은 열 배출이나 발광소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(510)에 배치된다. 발광소자(520)는 리드 프레임(512, 514)과 전기적으로 연결된다. 발광소자(520)는 도 2 내지 도 4의 실시예에 도시된 발광소자일 수 있다.
발광소자(520)는 플립칩 본딩에 의해 패키지 몸체(510) 상의 리드프레임(512, 514)에 전기적으로 연결될 수 있다. 이때, 발광소자(520)는 솔더(521)에 의해 패키지 몸체(510) 상의 리드프레임(512, 514)에 전기적으로 연결될 수 있다.
반사판(525)은 발광소자(520)에서 방출된 빛을 소정의 방향으로 지향시키도록 패키지 몸체(510)의 캐비티 측벽에 형성된다. 반사판(525)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
수지층(540)은 패키지 몸체(510)의 캐비티 내에 위치하는 발광소자(520)를 포위하여 발광소자(520)를 외부 환경으로부터 보호한다. 수지층(540)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어질 수 있다. 수지층(540)에는 발광소자(520)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다.
실시예에 따른 발광소자 패키지는 복수 개가 기판 상에 배열되며, 발광소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다.
또 다른 실시예는 상술한 실시예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 6은 발광모듈을 갖는 조명 장치의 일 실시예를 도시하는 도면이다.
이러한 조명 장치는, 발광모듈(20)과, 발광모듈(20)에서 발광된 빛의 출사 지향각을 안내하는 광가이드(30)를 포함하여 구성될 수 있다.
발광모듈(20)은 인쇄회로기판(printed circuit board; PCB)(21) 상에 구비되는 적어도 하나의 발광소자(22)(발광소자 패키지 포함)를 포함할 수 있으며, 다수의 발광소자(22)가 인쇄회로기판(21) 상에 이격되어 배열될 수 있다. 발광소자는 예를 들어, LED(light emitting diode)일 수 있다.
광가이드(30)는 발광모듈(20)에서 발광되는 광을 집속하여 일정 지향각을 가지고 개구부를 통하여 출사될 수 있도록 하며, 내측면에는 미러면을 가질 수 있다. 여기서, 발광모듈(20)과 광가이드는 일정 간격(d)만큼 이격되어 설치될 수 있다.
이와 같은 조명 장치는 상술한 바와 같이, 다수의 발광소자(22)를 집속하여 빛을 얻는 조명등으로 사용될 수 있는 것으로서, 특히 건물의 천장이나 벽체 내에 매입되어 광가이드(30)의 개구부 측이 노출되는 매입등(다운라이트)으로 이용할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
20 : 조명 장치 21 : 인쇄회로기판
22 : 발광모듈 30 : 광가이드
50 : 패키지 몸체 51, 52 : 리드프레임
60 : 솔더 200 : 발광소자
210 : 기판 211 : 반사층
220 : 제1 도전형 반도체층 230 : 활성층
240 : 전자차단층 250 : 제2 도전형 반도체층
260 : 제2 전극 270 : 제1 전극
500 : 발광소자 패키지 510 : 패키지 몸체
512, 514 : 리드 프레임 520 : 발광소자
525 : 반사판 530 : 와이어
540 : 수지층

Claims (12)

  1. 기판;
    상기 기판 상의 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상의 활성층;
    상기 활성층 상의 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 상의 제2 전극;
    상기 제2 도전형 반도체층, 상기 활성층, 상기 제1 도전형 반도체층의 일부를 종방향으로 제거하여 드러난 상기 제1 도전형 반도체층 상에 배치된 제1 전극;
    을 포함하고,
    상기 제1 전극에 인접하여, 상기 제1 도전형 반도체층의 일부의 횡방향으로 트렌치를 포함하는 발광소자.
  2. 제1항에 있어서,
    상기 제1 도전형 반도체층의 하단으로부터 상기 트렌치가 형성되는 높이는 상기 제1 도전형 반도체층의 전체 두께의 30 내지 80%인 발광소자.
  3. 제1항에 있어서,
    상기 트렌치의 폭은 상기 제2 도전형 반도체층의 폭의 20 내지 40%인 발광소자.
  4. 제1항에 있어서,
    상기 트렌치의 두께는 제1 도전형 반도체층의 전체 두께의 0.25 내지 25%인 발광소자.
  5. 제1항에 있어서,
    상기 기판과 상기 제1 도전형 반도체층 사이에 배치된 반사층;
    을 더 포함하는 발광소자.
  6. 제1항에 있어서,
    상기 활성층과 상기 제2 도전형 반도체층 사이의 전자차단층;
    을 더 포함하는 발광소자.
  7. 제6항에 있어서,
    상기 제1 전극과 상기 제2 전극의 단부 높이는 동일한 발광소자.
  8. 패키지 몸체;
    상기 패키지 몸체 상에 구비되는 제1항 내지 제7항 중 어느 한 항에 따른 발광소자;
    상기 패키지 몸체에 구비되고, 상기 발광소자와 전기적으로 연결되는 리드 프레임; 및
    상기 발광소자를 포위하는 수지층;
    을 포함하는 발광소자 패키지.
  9. 제8항에 있어서,
    상기 발광소자는 플립칩 본딩에 의해 상기 리드 프레임과 전기적으로 연결되는 발광소자 패키지.
  10. 제8항에 있어서,
    상기 패키지 몸체에는 캐비티가 형성되고, 상기 발광 소자는 상기 캐비티 내에 실장되는 발광소자 패키지.
  11. 제10항에 있어서,
    상기 캐비티의 측벽에는 반사판이 배치되는 발광소자 패키지.
  12. 제8항에 있어서,
    상기 발광소자는 솔더에 의해 상기 리드프레임과 전기적으로 연결되는 발광소자 패키지.
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