KR20120136573A - 엑스레이 디텍터 패널 - Google Patents

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KR20120136573A
KR20120136573A KR1020110055581A KR20110055581A KR20120136573A KR 20120136573 A KR20120136573 A KR 20120136573A KR 1020110055581 A KR1020110055581 A KR 1020110055581A KR 20110055581 A KR20110055581 A KR 20110055581A KR 20120136573 A KR20120136573 A KR 20120136573A
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추대호
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(주)세현
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Abstract

광의 센싱효율을 향상시킨 엑스레이 디텍터 패널은 N측 전극, N측 전극 상에 형성된 PIN 다이오드, 및 PIN 다이오드 상에 형성된 P측 투명전극을 포함한다. PIN 다이오드는 N형 반도체 패턴, 진성 반도체 패턴 및 P형 반도체 패턴을 포함한다. N형 반도체 패턴은 N+ a-Si으로 이루어진다. 진성 반도체 패턴은 a-Si으로 이루어진다. P형 반도체 패턴은 P+ a-Si으로 이루어지며, N형 반도체 패턴 및 P측 투명전극보다 얇은 두께를 갖는다. 이와 같이, P형 반도체 패턴은 P+ a-Si으로 이루어지고, N형 반도체 패턴 및 P측 투명전극보다 얇게 형성되어, 외부에서 인가되는 광의 투과율이 높아짐에 따라, PIN 다이오드 내에서의 광의 센싱효율이 보다 향상될 수 있다.

Description

엑스레이 디텍터 패널{X-RAY DETECTOR PANEL}
본 발명은 엑스레이 디텍터 패널에 관한 것으로, 더욱 상세하게는 엑스레이를 검출하여 물체의 내부를 촬영할 수 있는 엑스레이 디텍터 패널에 관한 것이다.
일반적으로, 엑스레이(X-Ray)는 단파장을 갖고 있어 물체를 쉽게 투과할 수 있다. 이러한 엑스레이는 상기 물체 내부의 밀한 정도에 따라 투과되는 양이 결정된다. 즉, 상기 물체의 내부상태는 상기 물체를 투과한 상기 엑스레이의 투과량을 통해 간접적으로 관측될 수 있다.
엑스레이 디텍터 패널은 상기 물체를 투과한 상기 엑스레이의 투과량을 검출하는 장치이다. 상기 엑스레이 디텍터 패널은 상기 엑스레이의 투과량을 검출하여, 상기 물체의 내부상태를 표시장치를 통해 외부로 표시할 수 있다. 상기 엑스레이 디텍터는 일반적으로, 의료용 검사장치, 비파괴 검사장치 등으로 사용될 수 있다.
상기 엑스레이 디텍터 패널은 일반적으로, 외부로부터 인가되는 광을 센싱하는 PIN 다이오드, 상기 PIN 다이오드의 P측 전극과 전기적으로 연결된 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결된 게이트 배선과 데이터 배선, 및 상기 PIN 다이오드의 N측 전극으로 바이어스 전압을 인가하는 바이어스 배선을 포함한다.
상기 PIN 다이오드는 N형 반도체 패턴, 상기 N형 반도체 패턴 상에 형성된 진성 반도체 패턴 및 상기 진성 반도체 패턴 상에 형성된 P형 반도체 패턴을 포함한다. 이때, 외부에서 인가되는 광은 상기 P형 반도체 패턴을 투과한 후, 상기 진성 반도체 패턴에서 흡수되어 전하를 발생시킨다. 그러나, 상기 P형 반도체 패턴에서 상기 광의 일부가 반사되어 상기 광의 센싱효율이 저하되는 문제점이 발생된다.
따라서, 본 발명은 이러한 문제점을 해결하기 위한 것으로, 본 발명의 해결하고자 하는 과제는 광의 센싱효율을 향상시킬 수 있는 엑스레이 디텍터 패널을 제공하는 것이다.
본 발명의 일 실시예에 따른 엑스레이 디텍터 패널은 N측 전극, 상기 N측 전극 상에 형성된 PIN 다이오드, 및 상기 PIN 다이오드 상에 형성된 P측 투명전극을 포함한다.
상기 PIN 다이오드는 상기 N측 전극 상에 형성되고 N+ a-Si으로 이루어진 N형 반도체 패턴, 상기 N형 반도체 패턴 상에 형성되고 a-Si으로 이루어진 진성 반도체 패턴, 및 상기 진성 반도체 패턴 상에 형성되고 P+ a-Si으로 이루어지며 상기 N형 반도체 패턴 및 상기 P측 투명전극보다 얇은 두께를 갖는 P형 반도체 패턴을 포함한다. 이때, 상기 P형 반도체 패턴은 50Å의 10% 오차범위 내의 두께로 형성될 수 있다.
상기 N형 반도체 패턴은 상기 N측 전극보다 얇은 두께로 형성될 수 있다. 이때, 상기 N형 반도체 패턴은 상기 N측 전극과 박리 현상이 발생되지 않을 최소두께인 200Å의 10% 오차범위 내의 두께로 형성될 수 있다.
상기 엑스레이 디텍터 패널은 상기 P형 반도체 패턴 및 상기 P측 투명전극 사이에는 상기 P형 반도체 패턴과 상기 P측 투명전극 사이의 굴절률을 갖는 물질로 이루어진 버퍼패턴을 더 포함할 수 있다. 이때, 상기 버퍼패턴은 상기 P형 반도체 패턴보다 낮은 전기 저항값을 갖는 물질로 이루어질 수 있다.
상기 엑스레이 디텍터 패널은 게이트 배선, 게이트 절연층, 액티브 패턴, 제1 금속패턴, 제1 보호층, 제2 금속패턴, 상기 PIN 다이오드, 상기 P측 투명전극, 제2 보호층 및 제3 금속패턴을 포함할 수 있다.
상기 게이트 배선은 베이스 기판 상에 형성되고, 제1 방향으로 연장된 게이트 주배선 및 상기 게이트 주배선으로부터 분기된 게이트 전극을 포함한다. 상기 게이트 절연층은 상기 게이트 배선을 덮도록 상기 베이스 기판 상에 형성된다. 상기 액티브 패턴은 상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 형성된다. 상기 제1 금속패턴은 상기 게이트 절연층 상에 형성되고, 상기 액티브 패턴의 일부와 중첩되는 소스 전극, 상기 소스 전극과 연결된 소스 연결전극, 상기 소스 전극과 이격되게 상기 액티브 패턴의 일부와 중첩되는 드레인 전극, 및 상기 드레인 전극과 연결된 드레인 연결전극을 포함한다. 상기 제1 보호층은 상기 제1 금속패턴을 덮도록 상기 게이트 절연층 상에 형성된다. 상기 제2 금속패턴은 상기 제1 보호층에 형성된 드레인 콘택홀을 통해 상기 드레인 연결전극과 전기적으로 연결된 상기 N측 전극을 포함한다. 상기 PIN 다이오드는 상기 N측 전극 상에 형성되고, 상기 P측 투명전극은 상기 PIN 다이오드 상에 형성된다. 상기 제2 보호층은 상기 P측 투명전극을 덮도록 상기 제1 보호층 상에 형성된다. 상기 제3 금속패턴은 상기 제2 보호층 상에 형성되고, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고 상기 제1 및 제2 보호층들에 걸쳐 형성된 데이터 콘택홀을 통해 상기 소스 연결전극과 전기적으로 연결된 데이터 배선, 및 상기 데이터 배선과 이격되게 상기 제2 방향을 따라 연장되어 상기 액티브 패턴을 커버하고 상기 제2 보호층에 형성된 P측 콘택홀을 통해 상기 P측 투명전극과 전기적으로 연결된 바이어스 배선을 포함하는 을 포함한다.
이와 같은 엑스레이 디텍터 패널에 따르면, P형 반도체 패턴은 P+ a-Si으로 이루어지고, N형 반도체 패턴 및 P측 투명전극보다 얇게 형성되어, 외부에서 인가되는 광의 투과율이 높아짐에 따라, PIN 다이오드 내에서의 광의 센싱효율이 보다 향상될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 엑스레이 디텍터 패널 중 패드들과 배선들 간의 연결관계를 설명하기 위한 개념도이다.
도 2는 도 1의 엑스레이 디텍터 패널의 일부를 확대해서 도시한 평면도이다.
도 3은 도 2의 I-I'선을 따라 절단한 단면도이다.
도 4는 도 2의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 5는 도 2의 A부분을 확대해서 도시한 평면도이다.
도 6은 도 2의 엑스레이 디텍터 패널과 바이어스 연결배선이 상이한 실시예를 설명하기 위한 평면도이다.
도 7은 도 6의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 8은 도 4에서의 P형 반도체 패턴의 두께에 따른 광전변환 효율을 나타낸 그래프이다.
도 9는 본 발명의 제2 실시예에 따른 엑스레이 디텍터 패널의 일부를 도시한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명한다.
<실시예 1>
도 1은 본 발명의 제1 실시예에 따른 엑스레이 디텍터 패널 중 패드들과 배선들 간의 연결관계를 설명하기 위한 개념도이다.
도 1을 참조하면, 본 실시예에 의한 엑스레이 디텍터 패널은 게이트 배선들(20), 데이터 배선들(112), 센싱픽셀들(미도시), 바이어스 배선들(114), 게이트 패드들(GP), 데이터 패드들(DP), 바이어스 패드들(BP) 및 바이어스 연결배선(BL)을 포함할 수 있다.
상기 게이트 배선들(20)은 실질적으로 서로 평행하도록 제1 방향(D1)을 따라 길게 연장되고, 상기 데이터 배선들(112)은 실질적으로 서로 평행하도록 상기 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 길게 연장된다. 상기 바이어스 배선들(114)은 상기 데이터 배선들(112)과 평행하도록 상기 제2 방향(D2)을 따라 길게 연장된다. 여기서, 상기 제1 및 제2 방향들(D1, D2)은 실질적으로 서로 직교할 수 있다. 한편 도면에는, 상기 게이트 배선들(20), 상기 데이터 배선들(112) 및 상기 바이어스 배선들(114)은 각각 16개씩 도시되었으나, 상기 각 배선의 개수는 증가 또는 감소될 수 있다. 예를 들어, 상기 각 배선의 개수는 3072개일 수 있다.
상기 센싱픽셀들은 상기 게이트 배선들(20) 및 상기 데이터 배선들(112)에 의해 매트릭스 형태로 형성되는 복수의 픽셀영역들 내에 각각 배치된다. 도면에는, 상기 센싱픽셀들은 16 X 16의 매트릭스 형태로 배치된 것을 도시하였으나, 이와 다르게 3072 X 3072의 매트릭스 형태로 배치될 수 있다. 한편, 상기 픽셀영역들 각각은 정사각형 형상을 갖는 것이 바람직하다.
상기 센싱픽셀들 각각은 상기 게이트 배선들(20) 중 하나와 전기적으로 연결되어 게이트 신호를 인가받고, 상기 바이어스 배선들(114) 중 하나와 전기적으로 연결되어 바이어스 전압을 인가받으며, 상기 데이터 배선들(112) 중 하나와 전기적으로 연결되어 내부에 충전된 센싱신호를 전달한다. 이때, 상기 센싱픽셀들 각각은 외부로부터 인가되는 엑스레이를 직접 센싱하거나, 상기 엑스레이가 신틸레이터에 의해 변환되어 출사된 광을 센싱하여, 상기 센싱신호를 생성할 수 있다.
상기 게이트 패드들(GP)은 상기 게이트 배선들(20)의 일단과 각각 전기적으로 연결된다. 상기 게이트 패드들(GP)은 상기 게이트 신호들을 발생시키는 게이트 구동칩(Gate IC, 미도시)과 전기적으로 연결되어 상기 게이트 신호를 인가받는다. 여기서, 상기 게이트 패드들(GP)은 일정 개수가 모여 복수개의 게이트 패드블럭들(GPB)을 형성할 수 있고, 상기 게이트 패드블럭들(GPB) 각각은 하나의 게이트 구동칩이 전기적으로 연결될 수 있다. 한편 도면에는, 16개의 게이트 패드들(GP)이 8개씩 모여 2개의 게이트 패드블럭들(GPB)을 형성한 것을 도시하였으나, 이와 다르게 3072개의 게이트 패드들(GP)이 512개씩 모여 6개의 게이트 패드블럭들(GPB)을 형성할 수 있다.
상기 데이터 패드들(DP)은 상기 데이터 배선들(112)의 일단과 각각 전기적으로 연결된다. 상기 데이터 패드들(DP)은 출력 구동칩(Readout IC, 미도시)과 전기적으로 연결되어 상기 데이터 배선들(112) 각각으로부터 전송되어온 상기 데이터 신호를 전달한다. 여기서, 상기 데이터 패드들(DP)은 일정 개수가 모여 복수개의 데이터 패드블럭들(DPB)을 형성할 수 있고, 상기 데이터 패드블럭들(DPB) 각각은 하나의 출력 구동칩과 전기적으로 연결될 수 있다. 한편 도면에는, 16개의 데이터 패드들(DP)이 4개씩 모여 4개의 데이터 패드블럭들(DPB)을 형성한 것을 도시하였으나, 이와 다르게 3072개의 데이터 패드들(DP)이 256개씩 모여 12개의 게이트 패드블럭들(GPB)을 형성할 수 있다.
상기 바이어스 패드들(BP)은 상기 데이터 패드들(DP)과 이웃하여 배치될 수 있다. 구체적으로 설명하면, 상기 바이어스 패드들(BP)은 상기 데이터 패드블럭들(DPB) 각각의 양측에 하나씩 배치될 수 있다. 즉, 상기 데이터 패드블럭들(DPB) 각각의 좌측에는 제1 바이어스 패드(BP1)가 하나 배치되고, 상기 데이터 패드블럭들(DPB) 각각의 우측에는 제2 바이어스 패드(BP2)가 하나 배치될 수 있다. 여기서, 상기 데이터 패드블럭들(DPB) 각각과 상기 데이터 패드블럭들(DPB) 각각의 양측에 배치된 상기 제1 및 제2 바이어스 패드들(BP1, BP2)은 하나의 출력 구동칩과 전기적으로 연결될 수 있다.
상기 바이어스 연결배선(BL)은 상기 바이어스 배선들(114) 및 상기 바이어스 패드들(BP) 사이에 배치되어 서로 전기적으로 연결시킨다. 구체적으로 설명하면, 상기 바이어스 연결배선(BL)은 바이어스 연결 주배선(BML), 제1 바이어스 연결 패드배선들(BPL1) 및 제2 바이어스 연결 패드배선들(BPL2)을 포함할 수 있다. 상기 바이어스 연결 주배선(BML)은 상기 제1 방향(D1)을 따라 길게 연장되어 상기 바이어스 배선들(114)의 일단과 전기적으로 연결된다. 상기 제1 바이어스 연결 패드배선들(BPL1)은 상기 바이어스 연결 주배선(BML) 및 상기 제1 바이어스 패드들(BP1) 사이를 각각 전기적으로 연결시키고, 상기 제2 바이어스 연결 패드배선들(BPL2)은 상기 바이어스 연결 주배선(BML) 및 상기 제2 바이어스 패드들(BP2) 사이를 각각 전기적으로 연결시킬 수 있다.
본 실시예에서, 상기 제1 바이어스 연결 패드배선들(BPL1)과 상기 제2 바이어스 연결 패드배선들(BPL2)은 상기 제2 방향(D2)과 평행한 상기 데이터 패드블럭들(DPB) 각각에서의 중심선을 기준으로 서로 대칭이 되는 형상을 가질 수 있다. 또한, 서로 인접하게 배치된 상기 제1 및 제2 바이어스 연결 패드배선들(BPL1, BPL2)은 도면과 같이 서로 결합되어 Y-자 형상을 가질 수 있다. 이와 다르게, 서로 인접하게 배치된 상기 제1 및 제2 바이어스 연결 패드배선들(BPL1, BPL2)은 서로 이격되어 배치될 수도 있다.
도 2는 도 1의 엑스레이 디텍터 패널의 일부를 확대해서 도시한 평면도이고, 도 3은 도 2의 I-I'선을 따라 절단한 단면도이며, 도 4는 도 2의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이고, 도 5는 도 2의 A부분을 확대해서 도시한 평면도이다.
도 2, 도 3, 도 4 및 도 5를 참조하면, 상기 엑스레이 디텍터 패널은 베이스 기판(10), 상기 게이트 배선들(20), 게이트 절연층(30), 액티브 패턴들(40), 제1 금속패턴(50), 제1 보호층(60), 제2 금속패턴(70), PIN 다이오드들(80), P측 투명전극들(90), 제2 보호층(100), 제3 금속패턴(110), 제3 보호층(120), 패드 투명전극 패턴(130) 및 유기 절연층(140)을 포함할 수 있다.
상기 베이스 기판(10)은 플레이트 형상을 갖고, 투명한 물질, 예를 들어 유리, 석영, 합성수지 등으로 이루어질 수 있다.
상기 게이트 배선들(20)은 상기 베이스 기판(100) 상에 형성된다. 상기 게이트 배선들(20) 각각은 게이트 주배선(22), 게이트 전극들(24) 및 게이트패드 연결전극(26)을 포함할 수 있다. 상기 게이트 주배선(22)은 예를 들어, 약 7 um의 폭을 가지며 상기 제1 방향(D1)을 따라 길게 연장되고, 상기 게이트 전극들(24)은 상기 제1 방향(D1)을 따라 일정 간격 이격되도록 상기 게이트 주배선(22)로부터 분기되어 상기 제2 방향(D2)으로 돌출되며, 상기 게이트패드 연결전극(26)은 상기 게이트 주배선(22)의 일단과 연결되고 상기 게이트 주배선(22)의 폭보다 넓게 형성될 수 있다. 여기서, 상기 게이트 배선들(20)은 예를 들어, AlNd(약 2500Å)/Mo(약 500Å)의 이중층으로 형성될 수 있다.
상기 게이트 절연층(30)은 상기 게이트 배선들(20)을 덮도록 상기 베이스 기판(10) 상에 형성된다. 이때, 상기 게이트 절연층(110)은 무기물, 예를 들어 SiNx(약 4500Å)으로 이루어질 수 있다.
상기 액티브 패턴들(40)은 상기 게이트 전극들(10)과 각각 중첩되도록 상기 게이트 절연층(110) 상에 형성된다. 예를 들어, 상기 액티브 패턴들(40)은 상기 게이트 전극들(10)의 폭과 동일하게 상기 게이트 전극들(10)을 따라 각각 연장되고, 상기 게이트 전극들(10)의 길이와 동일하거나 짧게 형성될 수 있다. 또한, 상기 액티브 패턴들(40)은 하단의 일부분이 상기 게이트 주배선들(22)과 각각 중첩될 수도 있다. 한편, 상기 액티브 패턴들(20) 각각은 예를 들어 a-Si(4500Å)/N+a-Si(500Å)의 이중층으로 이루어질 수 있다.
상기 제1 금속패턴(50)은 상기 액티브 패턴들(40)의 일부분을 덮도록 상기 게이트 절연층(30) 상에 형성된다. 상기 제1 금속패턴(50)은 소스 전극들(52), 소스 연결전극들(54), 드레인 전극들(56) 및 드레인 연결전극들(58)을 포함할 수 있다. 예를 들어, 상기 제1 금속패턴(50)은 Cr(약 4500Å)/CrNx(약 100~200Å)의 이중층으로 형성될 수 있다.
상기 소스 전극들(52) 각각은 상기 액티브 패턴(40) 상에 형성된 소스 채널부(52a), 및 상기 소스 연결전극(54)과 상기 소스 채널부(52a) 사이를 연결하는 소스 연결부(52b)를 포함할 수 있다.
상기 소스 채널부(52a)는 상기 액티브 패턴(40)의 길이방향, 예를 들어 상기 제2 방향(D2)을 따라 길게 연장되고, 이때 상기 액티브 패턴(40)의 길이와 동일하거나 짧게 형성될 수 있다. 이때, 상기 소스 채널부(52a)의 하단은 상기 게이트 주배선(22)과 인접하거나 일치하게 배치될 수 있고, 일부분이 상기 게이트 주배선(22)과 중첩되게 배치될 수도 있다.
상기 소스 연결부(52b)는 상기 소스 연결전극(54)과 상기 소스 채널부(52b) 사이를 연결시킨다. 이때, 상기 소스 연결부(52b)는 상기 게이트 주배선(22)과 최대한으로 이격되어 상기 제1 방향(D1)을 따라 연장된다. 즉, 상기 소스 연결부(52b)는 상기 게이트 주배선(22)과 반대측인 상기 소스 채널부(52a)의 상단과 연결되고, 예를 들어 ㄱ-자 형상을 갖도록 상기 소스 채널부(52a)와 연결된다.
상기 소스 연결전극들(54) 각각은 상기 게이트 주배선(22)과 중첩되지 않도록 상기 소스 채널부(52a)와 마주보는 위치에 배치되고, 예를 들어 평면적으로 보았을 때 직사각형, 바람직하게는 정사각형 형상으로 형성될 수 있다. 이때, 상기 소스 연결전극(54)은 ㄱ-자 형상을 갖도록 상기 소스 연결부(52b)와 연결될 수 있다.
상기 드레인 전극들(56) 각각은 상기 액티브 패턴(40) 상에 형성된 드레인 채널부(56a), 및 상기 드레인 연결전극(58)과 상기 드레인 채널부(56a) 사이를 연결하는 드레인 연결부(56b)를 포함할 수 있다.
상기 드레인 채널부(56a)는 상기 소스 채널부(52a)와 마주보도록 이격되어 상기 액티브 패턴(40) 상에 배치된다. 상기 드레인 채널부(56a)는 상기 액티브 패턴(40)의 길이방향, 예를 들어 상기 제2 방향(D2)을 따라 길게 연장되고, 상기 소스 채널부(52a)와 동일한 길이로 형성될 수 있다. 또한, 상기 드레인 채널부(56a)의 하단은 상기 게이트 주배선(22)과 인접하거나 일치하게 배치될 수 있고, 일부분이 상기 게이트 주배선(22)과 중첩되게 배치될 수도 있다.
상기 드레인 연결부(56b)는 상기 드레인 연결전극(58)과 상기 드레인 채널부(56b) 사이를 연결시킨다. 이때, 상기 드레인 연결부(56b)는 예를 들어, 상기 제1 방향(D1)을 따라 길게 연장된 형상을 가질 수 있다
상기 드레인 연결전극들(58) 각각은 상기 게이트 주배선(22)과 중첩되지 않도록 배치되고, 예를 들어 평면적으로 보았을 때 직사각형, 바람직하게는 정사각형 형상으로 형성될 수 있다. 상기 드레인 연결전극(58)은 상기 소스 연결부(52b)와 직각이 되도록 연결될 수 있다.
한편, 상기 게이트 전극들(24), 상기 액티브 패턴들(40), 상기 소스 전극들(52) 및 상기 드레인 전극들(56)은 각각 하나씩 모여 하나의 박막 트랜지스터(TFT)를 형성한다. 이때, 상기 소스 채널부(52a) 및 상기 드레인 채널부(56a) 사이에는 상기 박막 트랜지스터(TFT)의 채널이 형성된다. 상기 박막 트랜지스터(TFT)의 채널은 도면과 같이 I-자 형상으로 형성될 수 있다. 구체적으로, 상기 소스 채널부(52a) 및 상기 드레인 채널부(56a) 사이의 이격거리인 상기 박막 트랜지스터(TFT)의 채널의 길이는 공정상의 최소값인 약 3 um이고, 상기 소스 채널부(52a) 또는 상기 드레인 채널부(56a)의 길이와 동일한 상기 박막 트랜지스터(TFT)의 채널의 폭은 약 19um일 수 있다.
상기 제1 보호층(60)은 상기 제1 금속패턴(50)을 덮도록 상기 게이트 절연층(30) 상에 형성된다. 상기 제1 보호층(60)은 무기물, 일례로 SiNx(약 500Å)로 형성될 수 있다. 상기 제1 보호층(60)에는 상기 게이트패드 연결전극들(26)의 일부를 각각 노출시키기 위한 게이트패드 연결홀들(62), 및 상기 드레인 연결전극들(58)의 일부를 각각 노출시키는 드레인 콘택홀들(64)이 형성된다. 이때, 상기 게이트패드 연결홀들(62)은 상기 제1 보호층(60) 및 상기 게이트 절연층(30)에 걸쳐 형성되어 상기 게이트패드 연결전극들(26)의 일부를 각각 노출시킨다.
상기 제2 금속패턴(70)은 상기 제1 보호층(60) 상에 형성되고, 예를 들어 Cr(약 4500Å)/CrNx(약 100~200Å)의 이중층으로 형성될 수 있다. 상기 제2 금속패턴(70)은 N측 전극들(72), 게이트 패드전극들(74), 데이터 패드전극들(76), 바이어스 패드전극들(78) 및 상기 바이어스 연결배선(BL)을 포함할 수 있다.
상기 N측 전극들(72) 각각은 상기 액티브 패턴(40)과 중첩되지 않도록 상기 픽셀영역 내에 각각 형성된다. 상기 N측 전극(72)은 상기 드레인 콘택홀(64)을 통해 상기 드레인 연결전극(58)의 일부와 전기적으로 연결된다.
상기 게이트 패드전극들(74), 상기 데이터 패드전극들(76) 및 상기 바이어스 패드전극들(78)은 상기 엑스레이 디텍터 패널을 엑스레이를 센싱하기 위한 센싱영역과 상기 센싱영역 이외의 비센싱영역으로 구분할 때, 상기 비센싱영역에 형성된다. 예를 들어, 상기 비센싱영역은 상기 센싱영역을 감싸도록 상기 센싱영역의 외곽에 위치할 수 있다.
상기 게이트 패드전극들(74)은 상기 비센싱영역 중 상기 제1 방향(D1)으로의 일측 또는 양측에 형성될 수 있다. 예를 들어, 상기 게이트 패드전극들(74)은 상기 제1 방향(D1)으로 길게 연장된 형상을 갖고, 상기 제2 방향(D2)을 따라 이격되어 병렬로 배치될 수 있다. 상기 게이트 패드전극들(74) 각각의 일단부는 상기 게이트패드 연결전극(26)과 중첩되어, 상기 게이트패드 연결홀(62)을 통해 상기 게이트패드 연결전극(26)과 전기적으로 연결된다.
상기 데이터 패드전극들(76)은 상기 비센싱영역 중 상기 제2 방향(D2)으로의 일측 또는 양측에 형성될 수 있다. 예를 들어, 상기 데이터 패드전극들(76)은 상기 제2 방향(D2)으로 길게 연장된 형상을 갖고, 상기 제1 방향(D1)을 따라 이격되어 병렬로 배치될 수 있다.
상기 바이어스 패드전극들(78)은 상기 비센싱영역 중 상기 제2 방향(D2)으로의 일측 또는 양측에 형성될 수 있다. 예를 들어, 상기 바이어스 패드전극들(78)은 상기 제2 방향(D2)으로 길게 연장된 형상을 갖고, 상기 데이터 패드전극들(76)과 이웃하여 인접하게 배치되어 상기 바이어스 연결배선(BL)과 전기적으로 연결된다. 이때, 상기 바이어스 패드전극들(78)은 상기 데이터 패드전극들(76)과 동일한 길이로 형성될 수 있다.
상기 PIN 다이오드들(80)은 상기 N측 전극들(72) 상에 각각 형성된다. 이때, 상기 PIN 다이오드들(80) 각각은 상기 N측 전극(72)과 동일한 형상으로 약간 작게 형성될 수 있다. 상기 PIN 다이오드들(80) 각각은 상기 N측 전극(72) 상에 형성된 N형 반도체 패턴(82), 상기 N형 반도체 패턴(82) 상에 형성된 진성 반도체 패턴(84), 및 상기 진성 반도체 패턴(84) 상에 형성된 P형 반도체 패턴(86)을 포함한다.
상기 N형 반도체 패턴(82)은 N+a-Si으로 이루어질 수 있고, 상기 N측 전극(72)보다 얇은 두께로 형성된다. 상기 N형 반도체 패턴(82)은 상기 N측 전극(72)과 박리 현상이 발생되지 않을 최소두께로 형성될 수 있고, 예를 들어 200Å의 10% 오차범위, 즉 180 ~ 220Å의 두께로 형성될 수 있다. 상기 진성 반도체 패턴(84)은 외부로부터 인가되는 광을 흡수하여 전하를 발생시키는 역할을 수행하고, a-Si로 이루어질 수 있으며, 예를 들어 약 1.5 um의 두께로 형성될 수 있다. 상기 P형 반도체 패턴(86)은 P+a-Si으로 이루어질 수 있고, 광의 투과율이 보다 향상되도록 상기 N형 반도체 패턴(82) 및 후술될 P측 투명전극(90)보다 얇은 두께를 갖는다. 상기 P형 반도체 패턴(86)은 공정상 구현될 수 있는 최소두께로 형성될 수 있고, 예를 들어 50Å의 10% 오차범위, 즉 45 ~ 55Å의 두께로 형성될 수 있다.
상기 P측 투명전극들(90)은 상기 PIN 다이오드들(80) 상에 각각 형성된다. 이때, 상기 P측 투명전극들(90) 각각은 상기 PIN 다이오드(80)와 동일한 형상으로 약간 작게 형성될 수 있다. 상기 P측 투명전극들(90)은 투명한 도전성 물질로 이루어지고, 예를 들어 ITO(약 400Å)로 형성될 수 있다.
한편, 상기 박막 트랜지스터들(TFT), 상기 N측 전극들(72), 상기 PIN 다이오드들(80), 상기 P측 투명전극들(90)은 각각 하나씩 모여 하나의 센싱픽셀을 형성한다. 즉, 상기 센싱픽셀들 각각은 상기 박막 트랜지스터(TFT), 상기 N측 전극(72), 상기 PIN 다이오드(80) 및 상기 P측 투명전극(90)으로 구성될 수 있다.
상기 제2 보호층(100)은 상기 P측 투명전극들(90)을 덮도록 상기 제1 보호층(60) 상에 형성된다. 상기 제2 보호층(100)은 무기물, 일례로 SiONx(약 14500Å)/SiO2(약 500Å)의 이중층으로 형성될 수 있다. 우선, 상기 제2 보호층(100)에는 상기 P측 투명전극들(90)의 일부를 각각 노출시키는 P측 콘택홀들(101), 및 상기 소스 연결전극들(54)의 일부를 각각 노출시키기 위한 데이터 콘택홀들(102)이 형성된다. 이때, 상기 데이터 콘택홀들(102)은 상기 제1 및 제2 보호층들(60, 100)에 걸쳐 형성되어 상기 소스 연결전극들(54)의 일부를 각각 노출시킨다.
또한, 상기 제2 보호층(100)에는 상기 데이터 패드전극들(76)의 일부를 각각 노출시키는 데이터패드 연결홀들(103), 및 상기 바이어스 연결배선(BL)의 일부를 각각 노출시키는 바이어스 연결홀들(104)이 형성된다. 이때, 상기 데이터패드 연결홀들(103) 각각은 상기 데이터 패드전극(76)의 하단부를 노출시키고, 상기 바이어스 연결홀들(104) 각각은 상기 바이어스 연결 주배선(BML)의 일부를 노출시킨다.
또한, 상기 제2 보호층(100)에는 상기 게이트 패드전극들(74)의 일부를 각각 노출시키는 게이트 패드홀들(105), 상기 데이터 패드전극들(76)의 일부를 각각 노출시키는 데이터 패드홀들(106), 및 상기 바이어스 패드전극들(78)의 일부를 각각 노출시키는 바이어스 패드홀들(107)이 형성된다. 이때, 상기 게이트 패드홀들(105) 각각은 상기 게이트 패드전극(74)보다 작은 폭을 가지며 상기 게이트 패드전극(74)의 길이방향을 따라 상기 게이트 패드전극(74)의 길이보다 짧게 연장될 수 있다. 상기 데이터 패드홀들(106) 각각은 상기 데이터 패드전극(76)보다 작은 폭을 가지며 상기 데이터 패드전극(76)의 길이방향을 따라 상기 데이터 패드전극(76)의 길이보다 짧게 연장될 수 있다. 상기 바이어스 패드홀들(107) 각각은 상기 바이어스 패드전극(78)보다 작은 폭을 가지며 상기 바이어스 패드전극(78)의 길이방향을 따라 상기 바이어스 패드전극(78)의 길이보다 짧게 연장될 수 있다. 한편, 상기 게이트 패드홀(105)은 상기 게이트패드 연결홀(62)과 중첩되지 않는 것이 바람직하고, 상기 데이터 패드홀(106)은 상기 데이터패드 연결홀(103)과 연결되지 않고 이격되어 배치될 수 있다.
상기 제3 금속패턴(110)은 상기 제2 보호층(100) 상에 형성되고, 상기 제2 금속패턴(70)보다 낮은 전기저항값을 갖는 물질로 이루어질 수 있다. 예를 들어, 상기 제3 금속패턴(110)은 Mo(약 500Å)/Al(약 5000Å)/Mo(약 500Å)의 3중층으로 이루어질 수 있다. 상기 제3 금속패턴(110)은 상기 데이터 배선들(112) 및 상기 바이어스 배선들(114)을 포함할 수 있다.
상기 데이터 배선들(112) 각각은 데이터 주배선(112a), 데이터 연결전극들(112b) 및 데이터패드 연결전극(112c)을 포함할 수 있다. 상기 데이터 주배선(112a)은 예를 들어, 10 um의 폭을 가지며 상기 제2 방향(D2)을 따라 길게 연장되고, 상기 데이터 연결전극들(112b) 각각은 상기 소스 연결전극(54)과 중첩되도록 상기 데이터 주배선(112a)로부터 분기된다. 그 결과, 상기 데이터 연결전극(112b)은 상기 데이터 콘택홀(102)을 통해 상기 소스 연결전극(54)과 전기적으로 연결될 수 있다. 상기 데이터패드 연결전극(112c)은 상기 데이터 주배선(112a)의 일단과 연결되고, 예를 들어 상기 데이터 주배선(112a)보다 넓은 폭을 가질 수 있다. 상기 데이터패드 연결전극(112c)은 상기 데이터 패드전극(76)의 하단부와 중첩되도록 배치되어 상기 데이터패드 연결홀(103)을 통해 상기 데이터 패드전극(76)과 전기적으로 연결될 수 있다.
상기 바이어스 배선들(114) 각각은 데이터 주배선(114a), 커버전극들(114b), P측 연결전극들(114c), 리페어선들(114d) 및 바이어스 연결전극(114e)을 포함할 수 있다. 상기 바이어스 주배선(114a)은 예를 들어, 8 um의 폭을 가지며 상기 제2 방향(D2)을 따라 길게 연장된다. 상기 커버전극들(114b) 각각은 상기 박막 트랜지스터(TFT)의 적어도 일부를 커버하도록 배치된다. 예를 들어, 상기 커버전극(114b)은 상기 액티브 패턴(40)을 커버할 수 있도록 상기 액티브 패턴(40)보다 넓은 폭을 가지며 상기 액티브 패턴(40)보다 길게 연장될 수 있다.
상기 P측 연결전극들(114c) 각각은 상기 P측 콘택홀(101)을 통해 상기 P측 투명전극(90)과 전기적으로 연결된다. 상기 P측 연결전극(114c)은 상기 커버전극(114b)과 일체화되도록 연결될 수 있다. 즉, 상기 커버전극(114b) 및 상기 P측 연결전극(114c)은 서로 일체화되어 상기 제2 방향(D2)을 따라 연장된 형상을 가질 수 있다.
상기 리페어선들(114d) 각각은 예를 들어, 상기 제1 방향(D1)을 따라 연장되어 상기 커버전극(114b) 및 상기 바이어스 주배선(114a) 사이를 전기적으로 연결시킨다. 이때, 상기 리페어선들(114d)은 상기 드레인 연결부(56b)와 중첩되지 않도록 이격되어 형성되는 것이 바람직하다. 본 실시예에서, 상기 리페어선(114d)은 상기 PIN 다이오드(80) 또는 상기 박막 트랜지스터(TFT) 등에 불량이 발생하여 정상적으로 동작되지 않을 때, 레이저빔 등에 의해 절단되어 상기 바이어스 주배선(114a)을 통해 인가되는 바이어스 전압이 상기 P측 투명전극(90)으로 인가되는 것을 차단시키는 역할을 수행할 수 있다.
상기 바이어스 연결전극(114e)은 상기 바이어스 주배선(114a)의 일단과 연결되고, 예를 들어 상기 바이어스 주배선(114a)보다 넓은 폭을 가질 수 있다. 상기 바이어스 연결전극(114e)은 상기 바이어스 연결 주배선(BML)의 일부와 중첩되도록 배치되어 상기 바이어스 연결홀(104)을 통해 상기 상기 바이어스 연결 주배선(BML)과 전기적으로 연결될 수 있다.
본 실시예서, 상기 리페어선(114d)이 상기 커버전극(114b) 및 상기 바이어스 주배선(114a) 사이를 연결시켜, 상기 바이어스 주배선(114a)을 통해 인가되는 바이어스 전압을 상기 커버전극(114b)을 경유하여 상기 P측 연결전극(114c)으로 전달시키는 것으로 설명하였으나, 상기 리페어선(114d)은 상기 P측 연결전극(114c) 및 상기 바이어스 주배선(114a) 사이를 직접 연결시킬 수도 있다. 이때, 상기 P측 연결전극(114c)은 상기 커버전극(114b)과 일체화된 형태로 형성되지 않을 수 있다.
또한, 상기 리페어선(114d)은 생략될 수 있고, 상기 P측 연결전극(114c)은 상기 바이어스 주배선(114a)과 일체화된 형태로 형성될 수도 있으며, 상기 커버전극(114b)은 상기 바이어스 주배선(114a)과 이격되어 전기적으로 분리된 상태로 배치될 수도 있다.
한편, 상기 바이어스 배선(114)은 비교적 큰 단차를 갖고 있는 상기 PIN 다이오드(80) 상을 지나가도록 배치되므로, 상기 PIN 다이오드(80)의 단차가 형성된 부분을 지나갈 때에는 다른 부분보다 상대적으로 큰 폭을 가질 수 있다. 예를 들어, 상기 바이어스 주배선(114a)의 일부분과 상기 리페어 배선(114d)의 일부분에서 다른 부분보다 상대적으로 큰 폭을 가질 수 있다. 그 결과, 상기 PIN 다이오드(80)의 단차에 의해 상기 바이어스 배선(114)이 단선되는 것을 방지할 수 있다.
상기 제3 보호층(120)은 상기 게이트 패드홀들(105), 상기 데이터 패드홀들(106) 및 상기 바이어스 패드홀들(107)을 노출시키면서 상기 제3 금속패턴(110)을 덮도록 상기 제2 보호층(100) 상에 형성된다. 즉, 상기 제3 보호층(120)은 상기 제3 금속패턴(110)을 덮도록 상기 제2 보호층(100) 상에 형성되되, 상기 비센싱영역 중 상기 게이트 패드홀들(105), 상기 데이터 패드홀들(106) 및 상기 바이어스 패드홀들(107)이 형성된 부분에는 형성되지 않는다. 한편, 상기 제3 보호층(120)은 무기물, 일례로 SiNx(약 4000Å)으로 이루어질 수 있다.
상기 패드 투명전극 패턴(130)은 상기 제3 보호층(120)에 의해 커버되지 않도록 상기 제2 보호층(100) 상에 형성되고, 예를 들어 ITO(약 400Å)으로 이루어질 수 있다. 상기 패드 투명전극 패턴(130)은 게이트패드 투명전극들(132), 데이터패드 투명전극들(134) 및 바이어스패드 투명전극들(136)을 포함할 수 있다. 상기 게이트패드 투명전극들(132) 각각은 상기 게이트 패드전극(74)과 중첩되도록 상기 게이트 패드전극(74)의 길이방향으로 연장되어, 상기 게이트 패드홀(105)을 통해 상기 게이트 패드전극(74)과 전기적으로 연결될 수 있다. 상기 데이터패드 투명전극들(134) 각각은 상기 데이터 패드전극(76)과 중첩되도록 상기 데이터 패드전극(76)의 길이방향으로 연장되어, 상기 데이터 패드홀(106)을 통해 상기 데이터 패드전극(76)과 전기적으로 연결될 수 있다. 상기 바이어스패드 투명전극(136)은 상기 바이어스 패드전극(78)과 중첩되도록 상기 바이어스 패드전극(78)의 길이방향으로 연장되어, 상기 바이어스 패드홀(107)을 통해 상기 바이어스 패드전극(78)과 전기적으로 연결될 수 있다.
한편, 상기 게이트 패드전극(74) 및 이와 전기적으로 연결된 상기 게이트패드 투명전극(132)은 도 1에서의 게이트 패드(GP)를 형성하고, 상기 데이터 패드전극(76) 및 이와 전기적으로 연결된 상기 데이터패드 투명전극(134)은 도 1에서의 데이터 패드(DP)를 형성하며, 상기 바이어스 패드전극(78) 및 이와 전기적으로 연결된 상기 바이어스패드 투명전극(136)은 도 1에서의 바이어스 패드(BP)를 형성할 수 있다.
상기 유기 절연층(140)은 상기 패드 투명전극 패턴(130)이 노출되도록 상기 제3 보호층(120) 상에 형성되고, 평탄화된 상면을 가질 수 있다. 예를 들어, 상기 유기 절연층(140)은 약 1.2 um의 두께로 형성될 수 있다. 한편, 상기 유기 절연층(140) 상에는 엑스레이를 광을 변환시켜주는 신틸레이터층(미도시)이 부착되거나 증착공정을 통해 형성될 수도 있다.
도 6은 도 2의 엑스레이 디텍터 패널과 바이어스 연결배선이 상이한 실시예를 설명하기 위한 평면도이고, 도 7은 도 6의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 상기 바이어스 연결배선(BL)은 도 2 내지 도 5에서 설명한 것과 같이 상기 제1 보호층(60) 상에 형성되는 것이 아니라, 상기 게이트 배선들(20)과 동일층에 형성될 수 있다. 즉, 상기 바이어스 연결배선(BL)은 상기 베이스 기판(10) 상에 형성되고, 상기 게이트 절연층(30)에 의해 덮여질 수 있다.
그에 따라, 상기 바이어스 연결홀(104)은 상기 제1 및 제2 보호층들(60, 100)과 상기 게이트 절연층(30)에 걸쳐 관통되어 형성되고, 상기 바이어스 연결전극들(114e)은 상기 바이어스 연결홀(104)를 통해 상기 바이어스 연결배선(BL)의 일부와 각각 전기적으로 연결된다.
또한, 상기 바이어스 패드전극들(78) 각각은 상기 바이어스 연결배선(BL)의 단부와 중첩되도록 상기 제2 방향(D2)을 따라 연장되고, 상기 제1 보호층(60) 및 상기 게이트 절연층(30)에 걸쳐 형성된 바이어스패드 연결홀(66)에 의해 상기 바이어스 연결배선(BL)의 단부와 전기적으로 연결될 수 있다.
도 8은 도 4에서의 P형 반도체 패턴의 두께에 따른 광전변환 효율을 나타낸 그래프이다. 여기서, 도 8의 그래프는 P형 반도체 패턴의 두께가 5nm(50Å)에서 25nm(250Å)까지 5nm 간격으로 가변하면서 광전변환 효율을 나타낸 시뮬레이션값이고, 상기 광전변환 효율은 상기 PIN 다이오드(80)로 입사되는 광의 에너지에 대한 출력 에너지의 비를 나타낸다.
도 8을 참조하면, 상기 P형 반도체 패턴(86)의 두께가 5nm(50Å)에서 25nm(250Å)까지 증가할 때, 상기 PIN 다이오드(80)에서의 광전변환 효율이 약 94%에서 약 88%로 감소되는 것을 확인할 수 있다. 따라서, 상기 P형 반도체 패턴(86)의 두께가 최대한 얇게 형성될수록 상기 PIN 다이오드(80)에서의 광전변환 효율이 최대값을 가질 수 있음을 알 수 있다.
그러나, 상기 P형 반도체 패턴(86)의 두께가 과도하게 얇게 형성될 경우, 예를 들어 50Å 이하의 두께를 형성될 경우, 상기 P형 반도체 패턴(86) 전체가 공핍층(depletion layer)이 될 수 있고, 그에 따라 충분한 확산전위(diffusion potential)를 얻을 수 없어 개방전압(open circuit voltage)이 작아질 수 있다. 여기서, 상기 개방전압은 상기 PIN 다이오드(80) 내에서의 전류가 0(zero)일 때, 상기 PIN 다이오드(80)의 양단에 나타나는 전압을 의미한다.
결국, 본 실시예에서, 상기 P형 반도체 패턴(86)은 50Å의 10% 오차범위 내의 두께로 형성되는 것이 바람직하다.
이와 같이 본 실시예에 따르면, 상기 P형 반도체 패턴(86)은 상기 N형 반도체 패턴(82) 및 상기 P측 투명전극(90)보다 얇게 형성되고, 예를 들어 공정상 구현될 수 있는 최소두께로 형성됨에 따라, 상기 P형 반도체 패턴(86)의 광투과율이 증가되어 광의 센싱효율 또는 광전변환 효율이 향상될 수 있다.
상기 N형 반도체 패턴(82)이 상기 N측 전극(72)과 박리 현상이 발생되지 않을 최소두께로 형성됨에 따라, 외부의 광에 의해 상기 진성 반도체 패턴(84) 내에서 생성된 전하가 상기 N형 반도체 패턴(82)을 통해 상기 N측 전극(72)로 보다 효율적으로 이동할 수 있다.
<실시예 2>
도 9는 본 발명의 제2 실시예에 따른 엑스레이 디텍터 패널의 일부를 도시한 단면도이다.
본 실시예에 의한 엑스레이 디텍터 패널은 버퍼패턴(88)을 더 포함하는 것을 제외하면, 도 1 내지 도 8을 통해 설명한 엑스레이 디텍터 패널과 실질적으로 동일하므로, 제1 실시예와 동일한 구성요소들에 대해서는 동일한 참조부호를 부여하고, 이에 대한 자세한 설명은 생략하기로 한다.
도 9를 참조하면, 상기 엑스레이 디텍터 패널은 상기 P형 반도체 패턴들(86) 및 상기 P측 투명전극들(90) 사이에 각각 형성된 버퍼패턴들(88)을 더 포함한다.
상기 버퍼패턴(88)은 상기 P형 반도체 패턴(86)과 상기 P측 투명전극(90) 사이의 굴절률을 갖는 물질로 이루어진다. 예를 들어, 상기 P형 반도체 패턴(86)이 약 4.7의 굴절률을 갖는 P+ a-Si 물질로 이루어지고, 상기 P측 투명전극(90)이 약 2.0의 굴절률을 갖는 ITO 물질로 이루어질 경우, 상기 버퍼패턴(88)은 약 2.0 ~ 4.7 사이의 굴절률을 갖는 물질로 이루어질 수 있다.
또한, 상기 버퍼패턴(88)은 상기 P형 반도체 패턴(86)보다 낮은 전기 저항값을 가지고 광투과율이 상기 P형 반도체 패턴(86)과 유사하거나 높은 물질로 이루어지는 것이 바람직하다. 예를 들어, 상기 버퍼패턴(88)은 약 4.1의 굴절률을 갖는 Poly-Si 물질 또는 약 4.2의 굴절률을 갖는 InGaAs 물질로 이루어질 수 있다.
또한, 상기 버퍼패턴(88)은 광이 쉽게 투과될 수 있는 두께, 예를 들어 상기 P형 반도체 패턴(86)과 동일한 두께로 형성될 수 있다. 한편, 금속 박막이 약 50 ~ 100Å의 두께로 형성될 경우 광투과율이 비교적 높으므로, 상기 버퍼패턴(88)은 얇은 금속 박막으로 형성될 수도 있다. 예를 들어, 상기 버퍼패턴(88)은 약 3.2의 굴절률을 갖는 Cr 물질, 약 3.7의 굴절률을 갖는 Mo 물질 또는 약 3.4의 굴절률을 가진 W 물질로 이루어질 수 있다.
한편, 위에서 설명한 굴절률은 a-Si 물질로 이루어진 상기 진성 반도체 패턴(84)에서 흡수가 잘되는 녹색광(약 560nm의 파장)을 기준으로 표시된 것이다.
이와 같이 본 실시예에 따르면, 상기 P형 반도체 패턴(86) 및 상기 P측 투명전극(90) 사이의 굴절률 차이를 보상하기 위해 상기 P형 반도체 패턴(86) 및 상기 P측 투명전극(90) 사이에 상기 버퍼패턴(88)이 형성됨에 따라, 기 P형 반도체 패턴(86) 및 상기 P측 투명전극(90) 사이의 굴절률 차이에 의해 외부의 광이 기 P형 반도체 패턴(86) 및 상기 P측 투명전극(90) 사이의 경계면에서 반사되는 것을 억제시킬 수 있다. 그 결과, 상기 PIN 다이오드(80)에서의 상기 광의 센싱효율이 향상될 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
TFT : 박막 트랜지스터 GP : 게이트 패드
GPB : 게이트 패드블럭 DP : 데이터 패드
DPB : 데이터 패드블럭 BP : 바이어스 패드
BP1, BP2 : 제1 바이어스 패드, 제2 바이어스 패드
BL : 바이어스 연결배선 BML : 바이어스 연결 주배선
BML1, BML2 : 제1 바이어스 연결 패드배선, 제2 바이어스 연결 패드배선
10 : 베이스 기판 20 : 게이트 배선
22 : 게이트 주배선 24 : 게이트 전극
26 : 게이트패드 연결전극 30 : 게이트 절연층
40 : 액티브 패턴 50 : 제1 금속패턴
52 : 소스 전극 52a : 소스 채널부
52b : 소스 연결부 54 : 소스 연결전극
56 : 드레인 전극 56a : 드레인 채널부
56b : 드레인 연결부 58 : 드레인 연결전극
60 : 제1 보호층 62 : 게이트패드 연결홀
64 : 드레인 콘택홀 70 : 제2 금속패턴
70L : 제2 금속층 72 : N측 전극
74 : 게이트 패드전극 76 : 데이터 패드전극
78 : 바이어스 패드전극 80 : PIN 다이오드
80L : PIN 다이오드층 82 : N형 반도체 패턴
84 : 진성 반도체 패턴 86 : P형 반도체 패턴
90 : P측 투명전극 100 : 제2 보호층
101 : P측 콘택홀 102 : 데이터 콘택홀
103 : 데이터패드 연결홀 104 : 바이어스 연결홀
105 : 게이트 패드홀 106 : 데이터 패드홀
107 : 바이어스 패드홀 110 : 제3 금속패턴
112 : 데이터 배선 112a : 데이터 주배선
112b : 데이터 연결전극 112c : 데이터패드 연결전극
114 : 바이어스 배선 114a : 바이어스 주배선
114b : 커버전극 114c : P측 연결전극
114d : 리페어선 114e : 바이어스 연결전극
120 : 제3 보호층 130 : 패드 투명전극 패턴
132 : 게이트패드 투명전극 134 : 데이터패드 투명전극
136 : 바이어스패드 투명전극 140 : 유기 절연층
66 : 바이어스패드 연결홀 88 : 버퍼패턴

Claims (7)

  1. N측 전극;
    상기 N측 전극 상에 형성된 PIN 다이오드; 및
    상기 PIN 다이오드 상에 형성된 P측 투명전극을 포함하고,
    상기 PIN 다이오드는
    상기 N측 전극 상에 형성되고, N+ a-Si으로 이루어진 N형 반도체 패턴;
    상기 N형 반도체 패턴 상에 형성되고, a-Si으로 이루어진 진성 반도체 패턴; 및
    상기 진성 반도체 패턴 상에 형성되고, N+ a-Si으로 이루어지며, 상기 N형 반도체 패턴 및 상기 P측 투명전극보다 얇은 두께를 갖는 P형 반도체 패턴을 포함하는 것을 특징으로 하는 엑스레이 디텍터 패널.
  2. 제1항에 있어서, 상기 P형 반도체 패턴은
    50Å의 10% 오차범위 내의 두께로 형성된 것을 특징으로 하는 엑스레이 디텍터 패널.
  3. 제1항에 있어서, 상기 N형 반도체 패턴은
    상기 N측 전극보다 얇은 두께로 형성된 것을 특징으로 하는 엑스레이 디텍터 패널.
  4. 제3항에 있어서, 상기 N형 반도체 패턴은
    상기 N측 전극과 박리 현상이 발생되지 않을 최소두께인 200Å의 10% 오차범위 내의 두께로 형성된 것을 특징으로 하는 엑스레이 디텍터 패널.
  5. 제1항에 있어서, 상기 P형 반도체 패턴 및 상기 P측 투명전극 사이에는 상기 P형 반도체 패턴과 상기 P측 투명전극 사이의 굴절률을 갖는 물질로 이루어진 버퍼패턴을 더 포함하는 것을 특징으로 하는 엑스레이 디텍터 패널.
  6. 제5항에 있어서, 상기 버퍼패턴은
    상기 P형 반도체 패턴보다 낮은 전기 저항값을 갖는 물질로 이루어진 것을 특징으로 하는 엑스레이 디텍터 패널.
  7. 제1항에 있어서,
    베이스 기판 상에 형성되고, 제1 방향으로 연장된 게이트 주배선 및 상기 게이트 주배선으로부터 분기된 게이트 전극을 포함하는 게이트 배선;
    상기 게이트 배선을 덮도록 상기 베이스 기판 상에 형성된 게이트 절연층;
    상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 형성된 액티브 패턴;
    상기 게이트 절연층 상에 형성되고, 상기 액티브 패턴의 일부와 중첩되는 소스 전극, 상기 소스 전극과 연결된 소스 연결전극, 상기 소스 전극과 이격되게 상기 액티브 패턴의 일부와 중첩되는 드레인 전극, 및 상기 드레인 전극과 연결된 드레인 연결전극을 포함하는 제1 금속패턴;
    상기 제1 금속패턴을 덮도록 상기 게이트 절연층 상에 형성된 제1 보호층;
    상기 제1 보호층에 형성된 드레인 콘택홀을 통해 상기 드레인 연결전극과 전기적으로 연결된 상기 N측 전극을 포함하는 제2 금속패턴;
    상기 N측 전극 상에 형성된 상기 PIN 다이오드;
    상기 PIN 다이오드 상에 형성된 상기 P측 투명전극;
    상기 P측 투명전극을 덮도록 상기 제1 보호층 상에 형성된 제2 보호층; 및
    상기 제2 보호층 상에 형성되고, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고 상기 제1 및 제2 보호층들에 걸쳐 형성된 데이터 콘택홀을 통해 상기 소스 연결전극과 전기적으로 연결된 데이터 배선, 및 상기 데이터 배선과 이격되게 상기 제2 방향을 따라 연장되어 상기 액티브 패턴을 커버하고 상기 제2 보호층에 형성된 P측 콘택홀을 통해 상기 P측 투명전극과 전기적으로 연결된 바이어스 배선을 포함하는 제3 금속패턴을 포함하는 것을 특징으로 하는 엑스레이 디텍터 패널.
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