KR20120129019A - 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법 - Google Patents

오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법 Download PDF

Info

Publication number
KR20120129019A
KR20120129019A KR1020110047017A KR20110047017A KR20120129019A KR 20120129019 A KR20120129019 A KR 20120129019A KR 1020110047017 A KR1020110047017 A KR 1020110047017A KR 20110047017 A KR20110047017 A KR 20110047017A KR 20120129019 A KR20120129019 A KR 20120129019A
Authority
KR
South Korea
Prior art keywords
data
counter
oversampling
counting
digital clock
Prior art date
Application number
KR1020110047017A
Other languages
English (en)
Other versions
KR101249513B1 (ko
Inventor
이강윤
부영건
박형구
박준성
Original Assignee
건국대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 건국대학교 산학협력단 filed Critical 건국대학교 산학협력단
Priority to KR1020110047017A priority Critical patent/KR101249513B1/ko
Publication of KR20120129019A publication Critical patent/KR20120129019A/ko
Application granted granted Critical
Publication of KR101249513B1 publication Critical patent/KR101249513B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법에 대한 것으로서, 보다 상세하게는 클록 주파수를 데이터 레이트(Data rate)에 비해 빠르게 오버샘플링이 이루어지도록 하는 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법에 관한 것이다.
본 발명은 초기에 프리앰블 데이터(Preamble Data)가 인가될 경우, 데이터 카운터(Data Counter)가 카운팅한 값을 메인 카운터(Main Counter)에 저장하는 단계와, 실제 데이터가 들어올 경우, 상기 카운팅 된 값을 주파수 정보로 사용하여 상기 메인 카운터에서 카운팅을 진행하는 단계와, 데이터 레지스터(Data Register)가 카운팅을 결정하는 단계와, 상기 각 데이터의 Counter 출력을 통해 1과 0의 데이터를 복원하는 단계로 이루어진 것을 특징으로 한다.

Description

오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법{Variable Data Rate All Digital clock-data recovery system using oversampling method and the method thereof}
본 발명은 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법에 대한 것으로서, 보다 상세하게는 클록 주파수를 데이터 레이트(Data rate)에 비해 빠르게 오버샘플링이 이루어지도록 하는 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법에 관한 것이다.
도1에서 보는 바와 같이 일반적으로 디지털 클록-데이터 복원 회로는 패러랠 샘플러(parallel samplers)와 페이즈 디텍션 로직(phase detection logic)으로 구성되어, 시리어 데이터 스트림(serial data stream)을 복원 데이터(recovered data)로 복원하는 회로이다.
즉 디지털 클록-데이터 복원 회로는 직렬 데이터를 받아 멀티플 페이즈 클록(Multiple Phase Clock)을 만들어 샘플링 후에 비트 바운더리(Bit boundary)를 확인하여 데이터를 선택하는 방식으로 구성되어 있다.
또한 상술한 종래 기술의 경우 직렬 데이터를 처리하기 위해 멀티플 페이즈 클록을 만들어 내야 하며, 이를 아날로그 회로로 구성한다.
따라서 종래 기술은 다양한 데이터 레이트(Data rate)에 따른 동작이 지원되지 않는다는 문제를 가지고 있다.
상술한 문제점을 해결하기 위하여 본 발명은 다양한 데이터 레이트(Data rate)에 따른 동작이 지원되도록 클록 주파수를 데이터 레이트(Data rate)에 비해 빠르게 하여, 오버샘플링이 이루어지도록 하는 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법을 제공하는 데 목적이 있다.
본 발명은 초기에 프리앰블 데이터(Preamble Data)가 인가될 경우, 데이터 카운터(Data Counter)가 카운팅한 값을 메인 카운터(Main Counter)에 저장하는 단계와, 실제 데이터가 들어올 경우, 상기 카운팅 된 값을 주파수 정보로 사용하여 상기 메인 카운터에서 카운팅을 진행하는 단계와, 데이터 레지스터(Data Register)가 카운팅을 결정하는 단계와, 상기 각 데이터의 Counter 출력을 통해 1과 0의 데이터를 복원하는 단계로 이루어진다.
상기 초기에 프리앰블 데이터가 인가될 경우, 데이터 카운터(Data Counter)가 카운팅 한 값을 메인 카운터(Main Counter)에 저장하는 단계는, 상기 데이터 카운터를 사용하여 오버샘플링(Oversampling) 클록에 의해서 주파수 정보를 얻는 단계이다.
상기 데이터 레지스터(Data Register)는 카운팅을 결정하는 단계는, 상기 데이터 레지스터(Data Register)는 데이터가 1인 구간에서 카운팅을 하고, 0인 구간에서 카운팅하지 않는 단계이다.
본 발명은 초기에 프리앰블 데이터가 인가될 경우, 데이터 카운터(Data Counter)가 카운팅 한 값을 저장하고, 실제 데이터가 들어올 경우, 상기 카운팅 된 값을 주파수 정보로 사용하여 카운팅을 진행하는 메인 카운터(Main Counter)와, 카운팅을 결정하는 데이터 레지스터(Data Register)와, 상기 각 데이터의 Counter 출력을 통해 1과 0의 데이터를 복원하는 다수결 보우터(Majority voter)로 구성된다.
상기 데이터 카운터는 오버샘플링(Oversampling) 클록에 의해서 주파수 정보를 얻는다.
상기 데이터 레지스터(Data Register)는 데이터가 1인 구간에서 카운팅을 하고, 0인 구간에서 카운팅하지 않는다.
본 발명은 초기에 프리앰블 데이터가 인가될 경우 전달받는 프리앰블 카운터;를 더 포함하여 구성된다.
상기 프리앰블 데이터의 라이징(Rising)에서 카운트하는 P_COUNT 신호가 10일 때 Lock이 0에서 1이 된다.
상기 프리앰블 데이터에서 얻은 주파수 정보(n)가 D_COUNT 신호이고, COUNT_OUT 신호는 실제 데이터가 들어올 때 계속해서 카운팅되지 않고, n까지만 카운트 되도록 만들어 주는 신호이며, M_COUNT 신호는 상기 COUNT_OUT 신호가 n까지 카운트했을 때의 값이다.
본 발명에 따르면 초기에 주파수 정보를 저장하기 때문에, 다양한 주파수에 대해 동작이 가능하다는 장점을 가집니다.
또한 본 발명에 따르면 클록 주파수를 데이터 레이트(Data rate)에 비해 빠르게 하여, 오버샘플링이 이루어져 면적(모든 블록을 디지털 회로로 구성) 및 전류 소비 면에서 장점을 가지게 됩니다.
또한 본 발명은 데이터를 선택할 때 비트 바운더리 디텍팅(Bit Boundary Detecting)을 통해 데이터의 위치를 통해 값을 선택하는 방식이 아니라, 초기 주파수 정보에서 저장된 카운트값을 기준으로 큰지 작은지를 비교하여 데이터를 선택하여 복원하는 방식을 사용하여 유용하다.
도 1은 종래 발명에 따른 일반적인 디지털 클록-데이터 복원 회로 구성을 보여주는 도면.
도 2는 본 발명에 따른 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템의 구성을 보여주는 도면.
도 3은 본 발명에 따른 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 방법을 보여주는 시뮬레이션 결과 도면.
도 4는 본 발명에 따른 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 방법을 보여주는 타이밍 다이어그램.
이하 본 발명의 실시를 위한 구체적인 내용을 도면을 참조하여 자세히 설명한다.
본 발명에 따른 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템은 메인 카운터(Main Counter)(20)와 데이터 카운터(Data Counter)(10)와 데이터 레지스터(Data Register)(30)와 다수결 보우터(Majority voter)(40)로 크게 구성된다.
상기 메인 카운터(20)는 초기에 프리앰블 데이터(Preamble Data)가 인가될 경우, 데이터 카운터(10)가 카운팅 한 값을 저장하고, 실제 데이터가 들어올 경우, 상기 카운팅 된 값을 주파수 정보로 사용하여 카운팅을 진행하는 장치이다.
즉 본 발명은 초기에 주파수 정보를 저장하기 때문에, 다양한 주파수에 대해 동작이 가능하다.
여기에서 상기 데이터 카운터(10)는 오버샘플링(Oversampling) 클록에 의해서 주파수 정보를 얻는다.
즉 본 발명은 클록 주파수를 데이터 레이트(Data rate)에 비해 빠르게 하여, 오버샘플링이 이루어져 모든 블록을 디지털로 구성할 수 있어 면적 및 전류 소비 면에서 장점을 가질 수 있는 것이다.
상기 데이터 레지스터(30)는 카운팅을 결정하는 레지스터로서, 데이터가 1인 구간에서 카운팅을 하고, 0인 구간에서 카운팅하지 않는다.
상기 다수결 보우터(40)는 상기 각 데이터 카운터(10) 출력을 통해 1과 0의 데이터를 복원하는 모듈로서, 데이터 신호가 과반수인지를 판단하는 다수결 판정회로이다.
즉 본 발명은 데이터를 선택할 때 비트 바운더리 디텍팅(Bit Boundary Detecting)을 통해 데이터의 위치를 통해 값을 선택하는 방식이 아니라, 초기 주파수 정보에서 저장된 카운트값을 기준으로 큰지 작은지를 비교하여 데이터를 선택한다.
이외에도 본 발명은 초기에 프리앰블 데이터가 인가될 경우 전달받는 프리앰블 카운터를 더 포함한다.
이하 본 발명의 실시를 위한 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 방법에 대하여 도면을 참조하여 자세히 설명한다.
도3에서 보는 바와 같이 먼저 초기에 인풋 데이터(Input data)인 프리앰블 데이터가 들어올 때, 데이터 카운터는 오버 샘플링(Oversampling) 클록에 의해서 카운팅된 값을 메인 카운터에 저장하게 된다.
그리고 실제 데이터가 들어올 때 상기 카운팅된 값을 주파수 정보(COUNT_OUT)로 사용하여 메인 카운터에서 카운팅(M_COUNT)을 진행하며, 데이터 레지스터에서 데이터가 1인 구간에서는 카운팅을 하고, 0인 구간에서는 카운팅하지 않도록 하여 각 데이터 카운터 출력을 통해 1과 0의 데이터를 복원(Recovered Data)하게 된다.
즉 초기에 프리앰블 데이터가 인가될 때 데이터카운터를 사용하여 주파수 정보를 얻고, 실제 데이터 인가 시 주파수 정보를 통해 데이터 카운터로 1 또는 0을 분석하여 데이터를 복원하는 것이다.
다시 말해 도4에서 보는 바와 같이 Preamble Data의 Rising에서 카운트를 하는 P_COUNT 신호가 10일 때 Lock이 0에서 1이 된다.
그리고 D_COUNT는 상기 Preamble Data에서 얻은 주파수 정보(n)이며, COUNT_OUT은 실제 Data가 들어올 때 계속해서 카운팅이 되지 않고, n까지만 카운트가 되도록 만들어 주는 신호이며, M_COUNT는 COUNT_OUT이 n까지 카운트했을 때의 값을 의미한다.
예를 들어 D[1]에 대해 COUNT_OUT이 n까지 카운트를 하면, 그 정보는 M_COUNT로 보내지고 D_COUNT/2와 비교하여 큰 값인지 작은 값인지를 통해 1과 0을 판단하게 된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. 따라서 본 발명에서 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
본 발명의 보호 범위는 아래의 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 데이터 카운터(Data Counter)
20 : 메인 카운터(Main Counter)
30 : 데이터 레지스터(Data Register)
40 : 다수결 보우터(Majority voter)

Claims (9)

  1. 초기에 프리앰블 데이터(Preamble Data)가 인가될 경우, 데이터 카운터(Data Counter)가 카운팅한 값을 메인 카운터(Main Counter)에 저장하는 단계와;
    실제 데이터가 들어올 경우, 상기 카운팅 된 값을 주파수 정보로 사용하여 상기 메인 카운터에서 카운팅을 진행하는 단계와;
    데이터 레지스터(Data Register)가 카운팅을 결정하는 단계와;
    상기 각 데이터 카운터의 출력을 통해 1과 0의 데이터를 복원하는 단계;
    로 이루어지는 것을 특징으로 하는 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 방법.
  2. 제1항에 있어서,
    상기 초기에 프리앰블 데이터가 인가될 경우, 데이터 카운터(Data Counter)가 카운팅 한 값을 메인 카운터(Main Counter)에 저장하는 단계는,
    상기 데이터 카운터를 사용하여 오버샘플링(Oversampling) 클록에 의해서 주파수 정보를 얻는 단계인 것을 특징으로 하는 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 방법.
  3. 제1항에 있어서,
    상기 데이터 레지스터(Data Register)가 카운팅을 결정하는 단계는,
    상기 데이터 레지스터(Data Register)는 데이터가 1인 구간에서 카운팅을 하고, 0인 구간에서 카운팅하지 않는 단계인 것을 특징으로 하는 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 방법.
  4. 초기에 프리앰블 데이터가 인가될 경우, 데이터 카운터(Data Counter)가 카운팅 한 값을 저장하고, 실제 데이터가 들어올 경우, 상기 카운팅 된 값을 주파수 정보로 사용하여 카운팅을 진행하는 메인 카운터(Main Counter)와;
    카운팅을 결정하는 데이터 레지스터(Data Register)와;
    상기 각 데이터 카운터의 출력을 통해 1과 0의 데이터를 복원하는 다수결 보우터(Majority voter);
    로 구성되는 것을 특징으로 하는 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템.
  5. 제4항에 있어서,
    상기 데이터 카운터는 오버샘플링(Oversampling) 클록에 의해서 주파수 정보를 얻는 것을 특징으로 하는 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템.
  6. 제4항에 있어서,
    상기 데이터 레지스터(Data Register)는 데이터가 1인 구간에서 카운팅을 하고, 0인 구간에서 카운팅하지 않는 것을 특징으로 하는 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템.
  7. 제4항에 있어서,
    초기에 프리앰블 데이터가 인가될 경우 전달받는 프리앰블 카운터;를 더 포함하여 구성되는 것을 특징으로 하는 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템.
  8. 제4항에 있어서,
    상기 프리앰블 데이터의 라이징(Rising)에서 카운트하는 P_COUNT 신호가 10일 때 Lock이 0에서 1이 되는 것을 특징으로 하는 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템.
  9. 제4항에 있어서,
    상기 프리앰블 데이터에서 얻은 주파수 정보(n)가 D_COUNT 신호이고, COUNT_OUT 신호는 실제 데이터가 들어올 때 계속해서 카운팅되지 않고, n까지만 카운트 되도록 만들어 주는 신호이며, M_COUNT 신호는 상기 COUNT_OUT 신호가 n까지 카운트했을 때의 값인 것을 특징으로 하는 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템.
KR1020110047017A 2011-05-18 2011-05-18 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법 KR101249513B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110047017A KR101249513B1 (ko) 2011-05-18 2011-05-18 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110047017A KR101249513B1 (ko) 2011-05-18 2011-05-18 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법

Publications (2)

Publication Number Publication Date
KR20120129019A true KR20120129019A (ko) 2012-11-28
KR101249513B1 KR101249513B1 (ko) 2013-04-01

Family

ID=47513581

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110047017A KR101249513B1 (ko) 2011-05-18 2011-05-18 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법

Country Status (1)

Country Link
KR (1) KR101249513B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9356772B2 (en) 2014-07-14 2016-05-31 Samsung Electronics Co., Ltd. Hybrid clock and data recovery circuit and system including the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3109587B2 (ja) * 1998-03-12 2000-11-20 日本電気株式会社 オーバーサンプリング型クロックリカバリ回路
JP3573734B2 (ja) * 2001-03-19 2004-10-06 Ｎｅｃエレクトロニクス株式会社 オーバーサンプリングクロックリカバリ回路
KR100473395B1 (ko) * 2003-07-10 2005-03-14 학교법인 인하학원 위상선택 방법을 이용한 2엑스-오버샘플링 클록 및 데이터복원회로
KR100715701B1 (ko) * 2004-11-29 2007-05-09 인하대학교 산학협력단 4배속 오버 샘플링 방식 위상 검출기를 사용하는클럭/데이터 복원 회로 및 그 제어 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9356772B2 (en) 2014-07-14 2016-05-31 Samsung Electronics Co., Ltd. Hybrid clock and data recovery circuit and system including the same

Also Published As

Publication number Publication date
KR101249513B1 (ko) 2013-04-01

Similar Documents

Publication Publication Date Title
US9923710B2 (en) Digital oversampling clock and data recovery circuit
CN1980156B (zh) 限定的异常检测方法和装置
US10013581B2 (en) Detection of fault injection attacks
EP2445109B1 (en) Clock detection method and device
EP2871494B1 (en) Phase-alignment between clock signals
KR20020018488A (ko) 클럭 스큐에 의한 에러를 최소화하는 데이타 복원 장치 및그 방법
KR20090016086A (ko) 클럭 스위칭 회로에서 글리치를 방지하기 위한 장치 및방법
CN107306178A (zh) 时脉数据回复装置与方法
CN105262489A (zh) 一种用于差分曼彻斯特解码的延时电路及方法
US7069481B2 (en) Data recovery circuit for minimizing power consumption by non-integer times oversampling
EP2856648B1 (en) Distortion tolerant clock and data recovery system
KR101249513B1 (ko) 오버샘플링 방법을 적용한 베리어블 데이터 레이트 올 디지털 클록-데이터 복원 시스템 및 그 방법
CN104579295A (zh) 时钟动态切换电路及方法
CN111913038B (zh) 一种多路时钟信号频率检测装置和方法
US20020008548A1 (en) Device for detecting abnormality of clock signal
CN103811021B (zh) 一种解析波形的方法和装置
JP6503795B2 (ja) 受信装置、判定方法および判定プログラム
US8588355B2 (en) Timing recovery controller and operation method thereof
JP2013070254A (ja) Ｃｄｒ回路
KR101515360B1 (ko) 저 레이턴시 직렬 상호 접속 아키텍처에서의 피드백 루프의 제공
CN102769430B (zh) 时钟产生方法、无参考频率接收器以及无晶体振荡器系统
CN101944009A (zh) 一种集成电路中除法器商的处理装置
KR101488597B1 (ko) 멀티채널 인터페이스 장치
CN108616270B (zh) 恢复电路和接收设备
CN105103063B (zh) 噪声判定装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170320

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee